JP3640486B2 - メモリ・セルおよびメモリ・セル構造を製造する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的には、集積回路ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、より具体的には、ＤＲＡＭセル・サイズの低減を達成するプロセス・シーケンス、セル構造、およびセル・レイアウトに関する。
【０００２】
【従来の技術】
半導体デバイスの製造は、デバイス基板の表面上にコンピュータ支援設計（ＣＡＤ）で生成したパターンを正確に転写することに依存している。通常、転写プロセスは、光リソグラフィとそれに続く様々な減法プロセス（エッチング）、加法プロセス（付着）、材料改変プロセス（たとえば、酸化、イオン注入など）を使用して行われる。光リソグラフィのパターン化は、金属層にエッチングしたコンピュータ生成パターンの拡大イメージを含むフォトマスクと呼ばれる金属被覆水晶板の照射を行うものである。この照射を施したイメージは、サイズが低減され、デバイス基板上の感光充填物ムにパターン化される。
【０００３】
必要な密度を達成するため、１Ｇビット時代のＤＲＡＭでは、リソグラフィ・フィーチャサイズの２乗の約８倍の面積のセルが必要になる。従来の「８平方」折返しビット線ＤＲＡＭセルでは、リソグラフィ・フィーチャ１つ分のトランスファ・デバイス・チャネル長を必要とする。しかし、トランスファ・デバイス・チャネル長がこの時間フレーム内でリソグラフィ・フィーチャ１つ分（約０．１８μｍ）にスケーリングする見込みはなさそうである。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の一目的は、リソグラフィ・フィーチャ２つ分のトランスファ・デバイス・チャネル長を可能にする８平方折返しビット線ＤＲＡＭセル用のプロセス・シーケンス、セル構造、およびセル・レイアウトを提供することにある。
【０００５】
また、本発明の一目的は、深いトレンチのカラー（collar）またはキャップの付着の解消、あるいはワード線間キャパシタンスの低減を可能にするような、プロセス・シーケンスを提供することにもある。
【０００６】
【課題を解決するための手段】
本発明によれば、リソグラフィ・フィーチャ２つ分のトランスファ・デバイス・チャネル長を可能にする８平方折返しビット線ＤＲＡＭセル用のプロセス・シーケンス、セル構造、およびセル・レイアウトが提供される。本発明の方法によって作成されるセルでは、８平方折返しビット線ＤＲＡＭセル中に２リソグラフィ・フィーチャのトランスファ・デバイス・チャネル長が可能になる。この方法では、スペーサ定義のフィーチャのない従来の処理技法を使用し、従来の構造を使用する。このセルは、１つの追加マスク（ゲート・ポリ・コンタクト（ＧＰＣ）マスク）と最小限の追加処理のみ必要とする。
【０００７】
プロセス・シーケンスは、深いトレンチ（ＤＴ）の処理と、それに続くＳｉＯ2の付着、平坦化、およびパッド・ストリップの付着から始まる。次に、ゲートＳｉＯ2、ポリシリコン、パッドが付着される。この構造は、浅いトレンチ分離マスクを使用してエッチングされ、ＳｉＯ2が充填される。平坦化後、薄い絶縁体が付着され、ゲート・ポリ・コンタクト・マスクによってもう一度この構造がエッチングされる。次に、ゲート導体が付着される。最終エッチング後、配線が追加される。
【０００８】
【発明の実施の形態】
プロセス・シーケンスの概要を以下に示す。注入マスクのように本発明にとって重要ではない所与のステップは省略されており、適宜、挿入することができる。
【０００９】
次に添付図面、特に図１を参照すると、同図には本発明のステップを示す流れ図が示されている。まず、ブロック１では、セルに対して深いトレンチ（ＤＴ）の処理が施される。これは、ＮウェルとＰウェルを形成し、続いて研磨止めとして保護窒化物を付着することによって、達成される。基板に深いトレンチをエッチングし、トレンチ表面に沿って絶縁体を形成することによって、トレンチ・キャパシタが形成される。トレンチは、ドーピングしたポリシリコンで充填される。このポリシリコンは第１のレベルまでくぼみが設けられ、絶縁カラー（collar）が付着され、エッチングされる。第１のレベルの上に、導電ポリシリコンの第２の層が付着され、くぼみが設けられる。このくぼみのために、ストラップを形成できるように、表面の下までポリシリコンがエッチングされる。
【００１０】
この第１のステップ後の構造を図２に示す。図２には、深いトレンチの処理後のセルの断面図が示されている。また、周辺１１領域とアレイ１２領域の両方が示されている。アレイ領域１２では、Ｐウェル１３とＮ＋埋込みプレート１４がトレンチ１５を取り囲んでいる。Ｐウェル１３の上にはパッド１６が付着されている。トレンチ１５内には、ノード誘電体１７とポリシリコン充填物１８が付着されている。カラー（collar）１９と第２のポリシリコン充填物２０はトレンチ１５の次の領域を充填している。トレンチ１５の一番上の層には、ストラップ・ポリシリコン２１が付着されている。
【００１１】
図１に戻ると、次にブロック２に示すように、ＳｉＯ2トレンチ・キャップ付着、平坦化、パッド・ストリップが行われる。このステップ後の構造を図３に示す。図３では、ポリシリコン２１の上のトレンチ１５内にＳｉＯ2トレンチ・キャップ２２が付着されている。トレンチ・キャップ２２の付着後、トレンチ・キャップ２２が平坦化され、パッド１６が除去される。図１のブロック３に示す第３のステップでは、ゲートＳｉＯ2、ゲート・ポリシリコン、パッドが付着される。図４では、ゲートＳｉＯ2２３とゲート・ポリシリコン２４が付着されている。新しいパッド２５が構造全体を覆っている。
【００１２】
図１のブロック４に示す第４のステップは、浅いトレンチ分離（ＳＴＩ）マスクによるエッチング、ＳｉＯ2による充填、平坦化、パッド・ストリップの追加である。この第４のステップについては図５に示す。この場合、構造のエッチングの際にＳＴＩマスクが使用されている。このエッチング後、ＳＴＩ ＳｉＯ2充填物２６が付着され、平坦化される。パッド２５は除去されている。ストラップ・ポリシリコン２１の付着後の熱処理により、ドーパントがトレンチから外に拡散し、Ｎストラップ外方拡散２７が形成される。この拡散は、ＤＲＡＭセルのノード拡散として機能する。
【００１３】
図１のブロック５に示す第５のステップでは、薄い絶縁体（３０ｎｍのＳｉＯ2）が付着され、ゲート・ポリ・コンタクト（ＧＰＣ）マスクによってエッチングされる。図６では、薄い絶縁体２８が付着されている。ＧＰＣマスクは、周辺領域から薄い絶縁体２８を完全に除去し、標準のＣＭＯＳ構造の形成を可能にするように設計されている。アレイ内のＧＰＣマスクは、１辺あたりリソグラフィ・フィーチャが約２つ分の大きさで、ビット線コンタクトになる部分の上に中心が置かれた四角い領域から薄い絶縁体２８を除去するように設計されている。
【００１４】
図１のブロック６に示す第６のステップでは、ゲート導体（ＧＣ、ポリシリコン、またはＷＳｉx）とＧＣキャップ（Ｓｉ3Ｎ4）が付着される。この第６のステップについては図７に示す。ゲート導体２９とゲート導体キャップ３０が付着されている。この時点でアレイの表面は、ほぼ薄い絶縁体２８の厚さ分（３０ｎｍ）だけ周辺領域の表面より高くなっている。この厚さは、後続処理で障害が発生しないように十分薄くなるように選ばれている。
【００１５】
図１のブロック７に示す第７のステップでは、ＧＣマスクを使用してゲート導体がエッチングされる。これについては図８に示す。まず、ＧＣマスクを使用してゲート導体キャップ３０がエッチングされる。次に、マスキング・フォトレジストが除去され、ゲート導体２９とゲート・ポリシリコン２４が選択的にＳｉ3Ｎ4およびＳｉＯ2までエッチングされる。この構造の各種領域では、このエッチングがゲート・キャップ３０、ゲートＳｉＯ2２３、薄い絶縁体２８、またはＳＴＩ充填物２６で停止する。
【００１６】
ブロック８に示す最終ステップは、スペーサ、接合部、不動態層、コンタクトの追加である。これについては図９に示す。ゲートの側壁上にＳｉＯ2／Ｓｉ3Ｎ4のスペーサ３３が構築される。注入／拡散によってソース／ドレイン拡散３２が形成される。不動態／エッチ・ストップ層（Ｓｉ3Ｎ4）３６と第１の絶縁体（ＳｉＯ2）３５が付着される。この第１の絶縁体３５によりビット線コンタクト開口部がエッチングされ、不動態／エッチ・ストップ層３６で止まる。次に、この不動態／エッチ・ストップ層がエッチングされ、ビット線コンタクト拡散３２への接触が可能になり、ビット線コンタクト開口部内のゲート側壁上に不動態／エッチ・ストップ材料からなる追加スペーサ３４が残る。
【００１７】
本発明の第２の実施例を図１０に示す。この場合は絶縁体上シリコン（ＳＯＩ）基板から始め、図９に示すセルを構築するために使用したシーケンスを使用する。ＳＯＩ基板の使用により、ＤＴカラーの解消と、プレート、ウェル、分離処理の潜在的な単純化を可能にする。図１０に示すように、この構造は図９の構造と同様であるが、開始基板がＳＯＩ基板である点が異なっている。この場合、ＳＴＩの底部は、デバイス・シリコン層の下部表面と同じくらい浅くすることができ、トレンチ・カラーを解消することもできる。というのは、トレンチの側壁上の垂直寄生電界効果トランジスタ（ＦＥＴ）が除去されているからである。
【００１８】
本発明の第３の実施例を図１１に示す。ＳｉＯ2、ゲート・ポリシリコン、パッドが先に付着され、続いて深いトレンチの処理が行われるように、列挙したプロセス・ステップが再配置されている。図１に示すステップ２は除去され、ワード線間キャパシタンスが減少する。深いトレンチの処理後、プロセス・ステップは図１に示す順にステップ４〜８へ進む。ゲート付着はＤＴ処理の前に置かれているが、これは他の理由（熱供給（thermal budget））から望ましくない場合もある。図１１に示すように、図示の構造は図９の構造と同様であるが、ゲート・ポリシリコンがトレンチの上に重ならない点が異なっている。この違いの結果、ゲート・ポリシリコンと通過ワード線との間の重なり領域が低減され、ワード線と通過ワード線との間のキャパシタンスが低減される。
【００１９】
第４の実施例では、プロセス・ステップがもう一度再配置されている。プロセス・ステップは、図１のステップ１のように深いトレンチの処理から始まる。次に、図１のステップ４のように、セルが浅いトレンチ分離マスクでエッチングされ、ＳｉＯ2で充填される。ただし、ＳＴＩ充填物はＳｉ表面よりかなり上のレベルまで平坦化され（たとえば、１００ｎｍで、１５ｎｍ程度まで可能である）、ゲートＳｉＯ2とゲート・ポリシリコンが付着され、ゲート・ポリシリコンはＳＴＩの最上部まで平坦化される（周辺部については平坦化マスクが必要な場合もある）。前述のステップから理解できるように、ＳＴＩ充填物が平坦化される高さによって、ポリシリコンの高さが決まる。次に、プロセスは図１のステップ５〜８の通りに進む。
【００２０】
本発明の方法によって構築したセルにとって有利な点は数多くある。本発明の方法によって作成されたセルでは、８平方折返しビット線ＤＲＡＭセル中に２リソグラフィ・フィーチャのトランスファ・デバイス・チャネル長が可能になる。このセルは、側壁イメージ技法を使用せずに、従来のプレーナ・デバイスを使用して製造される。この方法では、スペーサ定義のフィーチャのない従来の処理技法を使用し、従来の構造（たとえば、垂直デバイスなし）を使用する。周辺領域には、従来の相補型金属酸化膜半導体（ＣＭＯＳ）構造が構築される。このセルは、１つの追加マスク（ＧＰＣ）と最小限の追加処理のみ必要とする。
【００２１】
ＤＴ内で第２および第３のポリシリコンくぼみエッチングを行う際に、ＳＴＩ平坦化パッドが所定の位置に存在しない。したがって、ＤＴ側壁上の埋込みストラップ開口部の深さがより制御しやすくなる。また、この特徴により、ＳＴＩの深さをより浅くすることもできる。ＳＴＩは、Ｓｉ表面よりかなり上のレベルまで平坦化されるので、この構造の特性はＳＴＩ平坦化許容誤差に対する感度が低くなる。ゲート・ポリシリコンはデバイスのＳＴＩバウンド・エッジを取り囲んでいないので、この取り囲みの深さに対するデバイス特性の依存状態が解消される。ＳＴＩ充填後、ＳＴＩバウンド拡散エッジは露出されないので、接合エッジ不動態の改善が期待できる。ビット線コンタクト（ＣＢ）エッチ・ストップＳｉ3Ｎ4はＳＴＩバウンド接合エッジの上に重ならないので、エッチ保護の上のＣＢの増加が期待できる。また、ノード拡散は埋込みストラップ外方拡散によってのみ形成され、ノードへの接合注入がまったくないので、このセルの保持特性は、ノード拡散の縮小とノード拡散での注入損傷なしという２つの理由から改善される可能性がある。
【００２２】
好ましい実施例に関して本発明を説明してきたが、当業者には、特許請求の範囲の精神および範囲内で変更して本発明を実施することができることが分かるだろう。
【００２３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２４】
［１］基板に備えられ、ＭＯＳトランジスタ、深いトレンチに形成されたキャパシタ、及び、前記深いトレンチの前記ＭＯＳトランジスタが形成されている領域とは反対側の側面部に交わる、メモリ・セル間の分離のためのトレンチであって、前記深いトレンチよりも深さが浅いトレンチに形成された分離領域を含む、８平方折返しビット線ダイナミック・ランダム・アクセス・メモリを構成するメモリ・セルであって、
前記深いトレンチはその上表面にＳｉＯ 2 トレンチ・キャップを有し、前記分離領域は前記基板の上表面より突出した側壁を有し、前記キャパシタから外の前記基板へドーパントが拡散されることにより形成され及び前記ＭＯＳトランジスタのソース又はドレイン拡散層の一方を兼ねるＮストラップを備え、
前記基板の上表面上にゲートＳｉＯ 2 を介して形成され、前記分離領域の前記ＭＯＳトランジスタが形成されている領域側の前記側壁から前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方まで、前記トレンチ・キャップの上、及び前記Ｎストラップの上に重なり、かつ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体の下、隣接するメモリ・セルのＭＯＳトランジスタのゲート導体の下、及び前記両ゲート導体の間の領域の下を通って延びるゲート・ポリシリコン層をさらに含み、前記隣接するメモリ・セルのＭＯＳトランジスタのゲート導体は絶縁体層を介して前記ゲート・ポリシリコン層上に備えられ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体は、前記ゲート・ポリシリコン層上に前記ゲート・ポリシリコン層と接して備えられ、
前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方にビット線が接続されていることを特徴とするメモリ・セル。
［２］前記基板がＳＯＩ基板であり、前記分離領域の底部が前記ＳＯＩ基板を構成する埋め込みＳｉＯ 2 層上面とほぼ同じ深さに位置することを特徴とする［１］記載のメモリ・セル。
［３］基板に備えられ、ＭＯＳトランジスタ、深いトレンチに形成されたキャパシタ、及び、前記深いトレンチの前記ＭＯＳトランジスタが形成されている領域とは反対側の側面部に交わる、メモリ・セル間の分離のためのトレンチであって、前記深いトレンチよりも深さが浅いトレンチに形成された分離領域を含む、８平方折返しビット線ダイナミック・ランダム・アクセス・メモリを構成するメモリ・セルであって、
前記分離領域の上表面部分が、前記深いトレンチの上表面全面を覆うように前記浅いトレンチから延長して形成され、且つ、前記基板の上表面より突出した側壁を有し、前記キャパシタから外の前記基板へドーパントが拡散されることにより形成され及び前記ＭＯＳトランジスタのソース又はドレイン拡散層の一方を兼ねるＮストラップを備え、
前記基板の上表面上にゲートＳｉＯ 2 を介して形成され、前記分離領域の前記ＭＯＳトランジスタが形成されている領域側の前記側壁から前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方まで、前記Ｎストラップの上に重なり、かつ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体の下、隣接するメモリ・セルのＭＯＳトランジスタのゲート導体の下、及び前記両ゲート導体の間の領域の下を通って延びるゲート・ポリシリコン層をさらに含み、
前記隣接するメモリ・セルのＭＯＳトランジスタのゲート導体は絶縁体層を介して前記ゲート・ポリシリコン層上に備えられ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体は、前記ゲート・ポリシリコン層上に前記ゲート・ポリシリコン層と接して備えられ、
前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方にビット線が接続されていることを特徴とするメモリ・セル。
［４］上記［１］記載のメモリ・セル構造を製造する方法であって、
（１）深いトレンチに形成されたキャパシタと、浅いトレンチに形成された、隣接するメモリ・セルとの分離領域と、ゲートＳｉＯ 2 及び前記ゲートＳｉＯ 2 上のゲート・ポリシリコン層で覆われた活性領域と、前記深いトレンチに形成されたキャパシタから外の前記活性領域へドーパントが拡散されることにより形成されたＮストラップとを備える基板を 用意するステップと、
（２）前記ゲート・ポリシリコン層上に薄い絶縁体層を付着するステップと、
（３）ゲート・ポリシリコン・コンタクト・マスクを用いて、ビット線コンタクトになる部分の上に中心が置かれた１辺がリソグラフィ・フィーチャ２つ分の大きさの四角い領域の前記絶縁体層をエッチングにより除去するステップと、
（４）ゲート導体及びゲート導体キャップをこの順序で付着するステップと、
（５）前記ゲート導体、前記ゲート導体キャップ、及び前記絶縁体層で覆われていない部分の前記ゲート・ポリシリコン層をゲート導体マスクにより前記ゲートＳｉＯ 2 でエッチングが止まるまでエッチングするステップと、
（６）前記エッチング後に残ったゲート導体、ゲート導体キャップおよびゲート・ポリシリコン層の側壁上にスペーサ絶縁体層を形成し、ソース又はドレイン拡散層のいずれかとなる接合部を形成し、エッチ・ストップ層及び層間絶縁体層をこの順序で形成し、前記エッチ・ストップ層及び前記層間絶縁体層にビット線コンタクト開口部を形成し、前記ビット線コンタクト開口部を介して前記ソース又はドレイン拡散層に接続する配線を形成するステップとを、この順序で含む方法。
［５］前記基板を用意する前記（１）のステップが、
（ｉ）基板に形成された深いトレンチにキャパシタを形成し、その上表面にＳｉＯ 2 トレンチ・キャップを形成するステップと、
（ｉｉ）前記分離領域、前記活性領域及び前記トレンチ・キャップ上に前記ゲートＳｉＯ 2 、前記ゲート・ポリシリコン層、及びパッドをこの順序で付着するステップと、
（ｉｉｉ）浅いトレンチ分離マスクを使用して基板に浅いトレンチをエッチングするステップと、
（ｉｖ）前記浅いトレンチにＳｉＯ 2 充填物を付着し、平坦化するステップとを、この順序で含むことを特徴とする、［４］に記載のメモリ・セル構造を製造する方法。
【図面の簡単な説明】
【図１】本発明のステップを示す流れ図である。
【図２】深いトレンチの処理後のセル構造の断面図である。
【図３】ＳｉＯ2トレンチ・キャップ付着、平坦化、パッド・ストリップ後のセル構造の断面図である。
【図４】ゲートＳｉＯ2、ゲート・ポリシリコン、パッドの付着後のセル構造の断面図である。
【図５】浅いトレンチ分離エッチング、平坦化、パッド・ストリップ後のセル構造の断面図である。
【図６】薄い絶縁体付着と、ゲート・ポリシリコン・コンタクト（ＧＰＣ）マスクおよびエッチング後のセル構造の断面図である。
【図７】ゲート導体およびゲート・キャップ付着後のセル構造の断面図である。
【図８】ゲート導体マスクおよびエッチング後のセル構造の断面図である。
【図９】スペーサ、接合部、不動態層、コンタクト、配線後のセル構造の断面図である。
【図１０】本発明の代替実施例により構築したセル構造の断面図である。
【図１１】本発明の第２および第３の代替実施例により構築したセル構造の断面図である。
【図１２】本発明の実施例によるセル・レイアウトを示す図である。
【符号の説明】
１１ 周辺
１２ アレイ
１３ Ｐウェル
１４ Ｎ＋埋込みプレート
１５ トレンチ
１６ パッド
１７ ノード誘電体
１８ ポリシリコン
１９ カラー
２０ 第２のポリシリコン充填物
２１ ストラップ・ポリシリコン
２２ ＳｉＯ2トレンチ・キャップ
２３ ゲートＳｉＯ2
２４ ゲート・ポリシリコン
２５ パッド
２６ ＳＴＩ ＳｉＯ2充填物
２７ Ｎストラップ外方拡散
２８ 薄い絶縁体
２９ ゲート導体
３０ キャップ
３１ ＧＣマスク／エッチング
３２ ソース／ドレイン拡散
３３ スペーサ
３４ 追加スペーサ
３５ 第１の絶縁体
３６ 不動態／エッチ・ストップ層
【発明の属する技術分野】
本発明は、一般的には、集積回路ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関し、より具体的には、ＤＲＡＭセル・サイズの低減を達成するプロセス・シーケンス、セル構造、およびセル・レイアウトに関する。
【０００２】
【従来の技術】
半導体デバイスの製造は、デバイス基板の表面上にコンピュータ支援設計（ＣＡＤ）で生成したパターンを正確に転写することに依存している。通常、転写プロセスは、光リソグラフィとそれに続く様々な減法プロセス（エッチング）、加法プロセス（付着）、材料改変プロセス（たとえば、酸化、イオン注入など）を使用して行われる。光リソグラフィのパターン化は、金属層にエッチングしたコンピュータ生成パターンの拡大イメージを含むフォトマスクと呼ばれる金属被覆水晶板の照射を行うものである。この照射を施したイメージは、サイズが低減され、デバイス基板上の感光充填物ムにパターン化される。
【０００３】
必要な密度を達成するため、１Ｇビット時代のＤＲＡＭでは、リソグラフィ・フィーチャサイズの２乗の約８倍の面積のセルが必要になる。従来の「８平方」折返しビット線ＤＲＡＭセルでは、リソグラフィ・フィーチャ１つ分のトランスファ・デバイス・チャネル長を必要とする。しかし、トランスファ・デバイス・チャネル長がこの時間フレーム内でリソグラフィ・フィーチャ１つ分（約０．１８μｍ）にスケーリングする見込みはなさそうである。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の一目的は、リソグラフィ・フィーチャ２つ分のトランスファ・デバイス・チャネル長を可能にする８平方折返しビット線ＤＲＡＭセル用のプロセス・シーケンス、セル構造、およびセル・レイアウトを提供することにある。
【０００５】
また、本発明の一目的は、深いトレンチのカラー（collar）またはキャップの付着の解消、あるいはワード線間キャパシタンスの低減を可能にするような、プロセス・シーケンスを提供することにもある。
【０００６】
【課題を解決するための手段】
本発明によれば、リソグラフィ・フィーチャ２つ分のトランスファ・デバイス・チャネル長を可能にする８平方折返しビット線ＤＲＡＭセル用のプロセス・シーケンス、セル構造、およびセル・レイアウトが提供される。本発明の方法によって作成されるセルでは、８平方折返しビット線ＤＲＡＭセル中に２リソグラフィ・フィーチャのトランスファ・デバイス・チャネル長が可能になる。この方法では、スペーサ定義のフィーチャのない従来の処理技法を使用し、従来の構造を使用する。このセルは、１つの追加マスク（ゲート・ポリ・コンタクト（ＧＰＣ）マスク）と最小限の追加処理のみ必要とする。
【０００７】
プロセス・シーケンスは、深いトレンチ（ＤＴ）の処理と、それに続くＳｉＯ2の付着、平坦化、およびパッド・ストリップの付着から始まる。次に、ゲートＳｉＯ2、ポリシリコン、パッドが付着される。この構造は、浅いトレンチ分離マスクを使用してエッチングされ、ＳｉＯ2が充填される。平坦化後、薄い絶縁体が付着され、ゲート・ポリ・コンタクト・マスクによってもう一度この構造がエッチングされる。次に、ゲート導体が付着される。最終エッチング後、配線が追加される。
【０００８】
【発明の実施の形態】
プロセス・シーケンスの概要を以下に示す。注入マスクのように本発明にとって重要ではない所与のステップは省略されており、適宜、挿入することができる。
【０００９】
次に添付図面、特に図１を参照すると、同図には本発明のステップを示す流れ図が示されている。まず、ブロック１では、セルに対して深いトレンチ（ＤＴ）の処理が施される。これは、ＮウェルとＰウェルを形成し、続いて研磨止めとして保護窒化物を付着することによって、達成される。基板に深いトレンチをエッチングし、トレンチ表面に沿って絶縁体を形成することによって、トレンチ・キャパシタが形成される。トレンチは、ドーピングしたポリシリコンで充填される。このポリシリコンは第１のレベルまでくぼみが設けられ、絶縁カラー（collar）が付着され、エッチングされる。第１のレベルの上に、導電ポリシリコンの第２の層が付着され、くぼみが設けられる。このくぼみのために、ストラップを形成できるように、表面の下までポリシリコンがエッチングされる。
【００１０】
この第１のステップ後の構造を図２に示す。図２には、深いトレンチの処理後のセルの断面図が示されている。また、周辺１１領域とアレイ１２領域の両方が示されている。アレイ領域１２では、Ｐウェル１３とＮ＋埋込みプレート１４がトレンチ１５を取り囲んでいる。Ｐウェル１３の上にはパッド１６が付着されている。トレンチ１５内には、ノード誘電体１７とポリシリコン充填物１８が付着されている。カラー（collar）１９と第２のポリシリコン充填物２０はトレンチ１５の次の領域を充填している。トレンチ１５の一番上の層には、ストラップ・ポリシリコン２１が付着されている。
【００１１】
図１に戻ると、次にブロック２に示すように、ＳｉＯ2トレンチ・キャップ付着、平坦化、パッド・ストリップが行われる。このステップ後の構造を図３に示す。図３では、ポリシリコン２１の上のトレンチ１５内にＳｉＯ2トレンチ・キャップ２２が付着されている。トレンチ・キャップ２２の付着後、トレンチ・キャップ２２が平坦化され、パッド１６が除去される。図１のブロック３に示す第３のステップでは、ゲートＳｉＯ2、ゲート・ポリシリコン、パッドが付着される。図４では、ゲートＳｉＯ2２３とゲート・ポリシリコン２４が付着されている。新しいパッド２５が構造全体を覆っている。
【００１２】
図１のブロック４に示す第４のステップは、浅いトレンチ分離（ＳＴＩ）マスクによるエッチング、ＳｉＯ2による充填、平坦化、パッド・ストリップの追加である。この第４のステップについては図５に示す。この場合、構造のエッチングの際にＳＴＩマスクが使用されている。このエッチング後、ＳＴＩ ＳｉＯ2充填物２６が付着され、平坦化される。パッド２５は除去されている。ストラップ・ポリシリコン２１の付着後の熱処理により、ドーパントがトレンチから外に拡散し、Ｎストラップ外方拡散２７が形成される。この拡散は、ＤＲＡＭセルのノード拡散として機能する。
【００１３】
図１のブロック５に示す第５のステップでは、薄い絶縁体（３０ｎｍのＳｉＯ2）が付着され、ゲート・ポリ・コンタクト（ＧＰＣ）マスクによってエッチングされる。図６では、薄い絶縁体２８が付着されている。ＧＰＣマスクは、周辺領域から薄い絶縁体２８を完全に除去し、標準のＣＭＯＳ構造の形成を可能にするように設計されている。アレイ内のＧＰＣマスクは、１辺あたりリソグラフィ・フィーチャが約２つ分の大きさで、ビット線コンタクトになる部分の上に中心が置かれた四角い領域から薄い絶縁体２８を除去するように設計されている。
【００１４】
図１のブロック６に示す第６のステップでは、ゲート導体（ＧＣ、ポリシリコン、またはＷＳｉx）とＧＣキャップ（Ｓｉ3Ｎ4）が付着される。この第６のステップについては図７に示す。ゲート導体２９とゲート導体キャップ３０が付着されている。この時点でアレイの表面は、ほぼ薄い絶縁体２８の厚さ分（３０ｎｍ）だけ周辺領域の表面より高くなっている。この厚さは、後続処理で障害が発生しないように十分薄くなるように選ばれている。
【００１５】
図１のブロック７に示す第７のステップでは、ＧＣマスクを使用してゲート導体がエッチングされる。これについては図８に示す。まず、ＧＣマスクを使用してゲート導体キャップ３０がエッチングされる。次に、マスキング・フォトレジストが除去され、ゲート導体２９とゲート・ポリシリコン２４が選択的にＳｉ3Ｎ4およびＳｉＯ2までエッチングされる。この構造の各種領域では、このエッチングがゲート・キャップ３０、ゲートＳｉＯ2２３、薄い絶縁体２８、またはＳＴＩ充填物２６で停止する。
【００１６】
ブロック８に示す最終ステップは、スペーサ、接合部、不動態層、コンタクトの追加である。これについては図９に示す。ゲートの側壁上にＳｉＯ2／Ｓｉ3Ｎ4のスペーサ３３が構築される。注入／拡散によってソース／ドレイン拡散３２が形成される。不動態／エッチ・ストップ層（Ｓｉ3Ｎ4）３６と第１の絶縁体（ＳｉＯ2）３５が付着される。この第１の絶縁体３５によりビット線コンタクト開口部がエッチングされ、不動態／エッチ・ストップ層３６で止まる。次に、この不動態／エッチ・ストップ層がエッチングされ、ビット線コンタクト拡散３２への接触が可能になり、ビット線コンタクト開口部内のゲート側壁上に不動態／エッチ・ストップ材料からなる追加スペーサ３４が残る。
【００１７】
本発明の第２の実施例を図１０に示す。この場合は絶縁体上シリコン（ＳＯＩ）基板から始め、図９に示すセルを構築するために使用したシーケンスを使用する。ＳＯＩ基板の使用により、ＤＴカラーの解消と、プレート、ウェル、分離処理の潜在的な単純化を可能にする。図１０に示すように、この構造は図９の構造と同様であるが、開始基板がＳＯＩ基板である点が異なっている。この場合、ＳＴＩの底部は、デバイス・シリコン層の下部表面と同じくらい浅くすることができ、トレンチ・カラーを解消することもできる。というのは、トレンチの側壁上の垂直寄生電界効果トランジスタ（ＦＥＴ）が除去されているからである。
【００１８】
本発明の第３の実施例を図１１に示す。ＳｉＯ2、ゲート・ポリシリコン、パッドが先に付着され、続いて深いトレンチの処理が行われるように、列挙したプロセス・ステップが再配置されている。図１に示すステップ２は除去され、ワード線間キャパシタンスが減少する。深いトレンチの処理後、プロセス・ステップは図１に示す順にステップ４〜８へ進む。ゲート付着はＤＴ処理の前に置かれているが、これは他の理由（熱供給（thermal budget））から望ましくない場合もある。図１１に示すように、図示の構造は図９の構造と同様であるが、ゲート・ポリシリコンがトレンチの上に重ならない点が異なっている。この違いの結果、ゲート・ポリシリコンと通過ワード線との間の重なり領域が低減され、ワード線と通過ワード線との間のキャパシタンスが低減される。
【００１９】
第４の実施例では、プロセス・ステップがもう一度再配置されている。プロセス・ステップは、図１のステップ１のように深いトレンチの処理から始まる。次に、図１のステップ４のように、セルが浅いトレンチ分離マスクでエッチングされ、ＳｉＯ2で充填される。ただし、ＳＴＩ充填物はＳｉ表面よりかなり上のレベルまで平坦化され（たとえば、１００ｎｍで、１５ｎｍ程度まで可能である）、ゲートＳｉＯ2とゲート・ポリシリコンが付着され、ゲート・ポリシリコンはＳＴＩの最上部まで平坦化される（周辺部については平坦化マスクが必要な場合もある）。前述のステップから理解できるように、ＳＴＩ充填物が平坦化される高さによって、ポリシリコンの高さが決まる。次に、プロセスは図１のステップ５〜８の通りに進む。
【００２０】
本発明の方法によって構築したセルにとって有利な点は数多くある。本発明の方法によって作成されたセルでは、８平方折返しビット線ＤＲＡＭセル中に２リソグラフィ・フィーチャのトランスファ・デバイス・チャネル長が可能になる。このセルは、側壁イメージ技法を使用せずに、従来のプレーナ・デバイスを使用して製造される。この方法では、スペーサ定義のフィーチャのない従来の処理技法を使用し、従来の構造（たとえば、垂直デバイスなし）を使用する。周辺領域には、従来の相補型金属酸化膜半導体（ＣＭＯＳ）構造が構築される。このセルは、１つの追加マスク（ＧＰＣ）と最小限の追加処理のみ必要とする。
【００２１】
ＤＴ内で第２および第３のポリシリコンくぼみエッチングを行う際に、ＳＴＩ平坦化パッドが所定の位置に存在しない。したがって、ＤＴ側壁上の埋込みストラップ開口部の深さがより制御しやすくなる。また、この特徴により、ＳＴＩの深さをより浅くすることもできる。ＳＴＩは、Ｓｉ表面よりかなり上のレベルまで平坦化されるので、この構造の特性はＳＴＩ平坦化許容誤差に対する感度が低くなる。ゲート・ポリシリコンはデバイスのＳＴＩバウンド・エッジを取り囲んでいないので、この取り囲みの深さに対するデバイス特性の依存状態が解消される。ＳＴＩ充填後、ＳＴＩバウンド拡散エッジは露出されないので、接合エッジ不動態の改善が期待できる。ビット線コンタクト（ＣＢ）エッチ・ストップＳｉ3Ｎ4はＳＴＩバウンド接合エッジの上に重ならないので、エッチ保護の上のＣＢの増加が期待できる。また、ノード拡散は埋込みストラップ外方拡散によってのみ形成され、ノードへの接合注入がまったくないので、このセルの保持特性は、ノード拡散の縮小とノード拡散での注入損傷なしという２つの理由から改善される可能性がある。
【００２２】
好ましい実施例に関して本発明を説明してきたが、当業者には、特許請求の範囲の精神および範囲内で変更して本発明を実施することができることが分かるだろう。
【００２３】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２４】
［１］基板に備えられ、ＭＯＳトランジスタ、深いトレンチに形成されたキャパシタ、及び、前記深いトレンチの前記ＭＯＳトランジスタが形成されている領域とは反対側の側面部に交わる、メモリ・セル間の分離のためのトレンチであって、前記深いトレンチよりも深さが浅いトレンチに形成された分離領域を含む、８平方折返しビット線ダイナミック・ランダム・アクセス・メモリを構成するメモリ・セルであって、
前記深いトレンチはその上表面にＳｉＯ 2 トレンチ・キャップを有し、前記分離領域は前記基板の上表面より突出した側壁を有し、前記キャパシタから外の前記基板へドーパントが拡散されることにより形成され及び前記ＭＯＳトランジスタのソース又はドレイン拡散層の一方を兼ねるＮストラップを備え、
前記基板の上表面上にゲートＳｉＯ 2 を介して形成され、前記分離領域の前記ＭＯＳトランジスタが形成されている領域側の前記側壁から前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方まで、前記トレンチ・キャップの上、及び前記Ｎストラップの上に重なり、かつ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体の下、隣接するメモリ・セルのＭＯＳトランジスタのゲート導体の下、及び前記両ゲート導体の間の領域の下を通って延びるゲート・ポリシリコン層をさらに含み、前記隣接するメモリ・セルのＭＯＳトランジスタのゲート導体は絶縁体層を介して前記ゲート・ポリシリコン層上に備えられ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体は、前記ゲート・ポリシリコン層上に前記ゲート・ポリシリコン層と接して備えられ、
前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方にビット線が接続されていることを特徴とするメモリ・セル。
［２］前記基板がＳＯＩ基板であり、前記分離領域の底部が前記ＳＯＩ基板を構成する埋め込みＳｉＯ 2 層上面とほぼ同じ深さに位置することを特徴とする［１］記載のメモリ・セル。
［３］基板に備えられ、ＭＯＳトランジスタ、深いトレンチに形成されたキャパシタ、及び、前記深いトレンチの前記ＭＯＳトランジスタが形成されている領域とは反対側の側面部に交わる、メモリ・セル間の分離のためのトレンチであって、前記深いトレンチよりも深さが浅いトレンチに形成された分離領域を含む、８平方折返しビット線ダイナミック・ランダム・アクセス・メモリを構成するメモリ・セルであって、
前記分離領域の上表面部分が、前記深いトレンチの上表面全面を覆うように前記浅いトレンチから延長して形成され、且つ、前記基板の上表面より突出した側壁を有し、前記キャパシタから外の前記基板へドーパントが拡散されることにより形成され及び前記ＭＯＳトランジスタのソース又はドレイン拡散層の一方を兼ねるＮストラップを備え、
前記基板の上表面上にゲートＳｉＯ 2 を介して形成され、前記分離領域の前記ＭＯＳトランジスタが形成されている領域側の前記側壁から前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方まで、前記Ｎストラップの上に重なり、かつ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体の下、隣接するメモリ・セルのＭＯＳトランジスタのゲート導体の下、及び前記両ゲート導体の間の領域の下を通って延びるゲート・ポリシリコン層をさらに含み、
前記隣接するメモリ・セルのＭＯＳトランジスタのゲート導体は絶縁体層を介して前記ゲート・ポリシリコン層上に備えられ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体は、前記ゲート・ポリシリコン層上に前記ゲート・ポリシリコン層と接して備えられ、
前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方にビット線が接続されていることを特徴とするメモリ・セル。
［４］上記［１］記載のメモリ・セル構造を製造する方法であって、
（１）深いトレンチに形成されたキャパシタと、浅いトレンチに形成された、隣接するメモリ・セルとの分離領域と、ゲートＳｉＯ 2 及び前記ゲートＳｉＯ 2 上のゲート・ポリシリコン層で覆われた活性領域と、前記深いトレンチに形成されたキャパシタから外の前記活性領域へドーパントが拡散されることにより形成されたＮストラップとを備える基板を 用意するステップと、
（２）前記ゲート・ポリシリコン層上に薄い絶縁体層を付着するステップと、
（３）ゲート・ポリシリコン・コンタクト・マスクを用いて、ビット線コンタクトになる部分の上に中心が置かれた１辺がリソグラフィ・フィーチャ２つ分の大きさの四角い領域の前記絶縁体層をエッチングにより除去するステップと、
（４）ゲート導体及びゲート導体キャップをこの順序で付着するステップと、
（５）前記ゲート導体、前記ゲート導体キャップ、及び前記絶縁体層で覆われていない部分の前記ゲート・ポリシリコン層をゲート導体マスクにより前記ゲートＳｉＯ 2 でエッチングが止まるまでエッチングするステップと、
（６）前記エッチング後に残ったゲート導体、ゲート導体キャップおよびゲート・ポリシリコン層の側壁上にスペーサ絶縁体層を形成し、ソース又はドレイン拡散層のいずれかとなる接合部を形成し、エッチ・ストップ層及び層間絶縁体層をこの順序で形成し、前記エッチ・ストップ層及び前記層間絶縁体層にビット線コンタクト開口部を形成し、前記ビット線コンタクト開口部を介して前記ソース又はドレイン拡散層に接続する配線を形成するステップとを、この順序で含む方法。
［５］前記基板を用意する前記（１）のステップが、
（ｉ）基板に形成された深いトレンチにキャパシタを形成し、その上表面にＳｉＯ 2 トレンチ・キャップを形成するステップと、
（ｉｉ）前記分離領域、前記活性領域及び前記トレンチ・キャップ上に前記ゲートＳｉＯ 2 、前記ゲート・ポリシリコン層、及びパッドをこの順序で付着するステップと、
（ｉｉｉ）浅いトレンチ分離マスクを使用して基板に浅いトレンチをエッチングするステップと、
（ｉｖ）前記浅いトレンチにＳｉＯ 2 充填物を付着し、平坦化するステップとを、この順序で含むことを特徴とする、［４］に記載のメモリ・セル構造を製造する方法。
【図面の簡単な説明】
【図１】本発明のステップを示す流れ図である。
【図２】深いトレンチの処理後のセル構造の断面図である。
【図３】ＳｉＯ2トレンチ・キャップ付着、平坦化、パッド・ストリップ後のセル構造の断面図である。
【図４】ゲートＳｉＯ2、ゲート・ポリシリコン、パッドの付着後のセル構造の断面図である。
【図５】浅いトレンチ分離エッチング、平坦化、パッド・ストリップ後のセル構造の断面図である。
【図６】薄い絶縁体付着と、ゲート・ポリシリコン・コンタクト（ＧＰＣ）マスクおよびエッチング後のセル構造の断面図である。
【図７】ゲート導体およびゲート・キャップ付着後のセル構造の断面図である。
【図８】ゲート導体マスクおよびエッチング後のセル構造の断面図である。
【図９】スペーサ、接合部、不動態層、コンタクト、配線後のセル構造の断面図である。
【図１０】本発明の代替実施例により構築したセル構造の断面図である。
【図１１】本発明の第２および第３の代替実施例により構築したセル構造の断面図である。
【図１２】本発明の実施例によるセル・レイアウトを示す図である。
【符号の説明】
１１ 周辺
１２ アレイ
１３ Ｐウェル
１４ Ｎ＋埋込みプレート
１５ トレンチ
１６ パッド
１７ ノード誘電体
１８ ポリシリコン
１９ カラー
２０ 第２のポリシリコン充填物
２１ ストラップ・ポリシリコン
２２ ＳｉＯ2トレンチ・キャップ
２３ ゲートＳｉＯ2
２４ ゲート・ポリシリコン
２５ パッド
２６ ＳＴＩ ＳｉＯ2充填物
２７ Ｎストラップ外方拡散
２８ 薄い絶縁体
２９ ゲート導体
３０ キャップ
３１ ＧＣマスク／エッチング
３２ ソース／ドレイン拡散
３３ スペーサ
３４ 追加スペーサ
３５ 第１の絶縁体
３６ 不動態／エッチ・ストップ層
Claims (5)
- 基板に備えられ、ＭＯＳトランジスタ、深いトレンチに形成されたキャパシタ、及び、前記深いトレンチの前記ＭＯＳトランジスタが形成されている領域とは反対側の側面部に交わる、メモリ・セル間の分離のためのトレンチであって、前記深いトレンチよりも深さが浅いトレンチに形成された分離領域を含む、８平方折返しビット線ダイナミック・ランダム・アクセス・メモリを構成するメモリ・セルであって、
前記深いトレンチはその上表面にＳｉＯ2トレンチ・キャップを有し、前記分離領域は前記基板の上表面より突出した側壁を有し、前記キャパシタから外の前記基板へドーパントが拡散されることにより形成され及び前記ＭＯＳトランジスタのソース又はドレイン拡散層の一方を兼ねるＮストラップを備え、
前記基板の上表面上にゲートＳｉＯ 2 を介して形成され、前記分離領域の前記ＭＯＳトランジスタが形成されている領域側の前記側壁から前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方まで、前記トレンチ・キャップの上、及び前記Ｎストラップの上に重なり、かつ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体の下、隣接するメモリ・セルのＭＯＳトランジスタのゲート導体の下、及び前記両ゲート導体の間の領域の下を通って延びるゲート・ポリシリコン層をさらに含み、前記隣接するメモリ・セルのＭＯＳトランジスタのゲート導体は絶縁体層を介して前記ゲート・ポリシリコン層上に備えられ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体は、前記ゲート・ポリシリコン層上に前記ゲート・ポリシリコン層と接して備えられ、
前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方にビット線が接続されていることを特徴とするメモリ・セル。 - 前記基板がＳＯＩ基板であり、前記分離領域の底部が前記ＳＯＩ基板を構成する埋め込みＳｉＯ 2 層上面とほぼ同じ深さに位置することを特徴とする請求項１記載のメモリ・セル。
- 基板に備えられ、ＭＯＳトランジスタ、深いトレンチに形成されたキャパシタ、及び、前記深いトレンチの前記ＭＯＳトランジスタが形成されている領域とは反対側の側面部に交わる、メモリ・セル間の分離のためのトレンチであって、前記深いトレンチよりも深さが浅いトレンチに形成された分離領域を含む、８平方折返しビット線ダイナミック・ランダム・アクセス・メモリを構成するメモリ・セルであって、
前記分離領域の上表面部分が、前記深いトレンチの上表面全面を覆うように前記浅いトレンチから延長して形成され、且つ、前記基板の上表面より突出した側壁を有し、前記キャパシタから外の前記基板へドーパントが拡散されることにより形成され及び前記ＭＯＳトランジスタのソース又はドレイン拡散層の一方を兼ねるＮストラップを備え、
前記基板の上表面上にゲートＳｉＯ 2 を介して形成され、前記分離領域の前記ＭＯＳトランジスタが形成されている領域側の前記側壁から前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方まで、前記Ｎストラップの上に重なり、かつ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体の下、隣接するメモリ・セルのＭＯＳトランジスタのゲート導体の下、及び前記両ゲート導体の間の領域の下を通って延びるゲート・ポリシリコン層をさらに含み、
前記隣接するメモリ・セルのＭＯＳトランジスタのゲート導体は絶縁体層を介して前記ゲート・ポリシリコン層上に備えられ、当該メモリ・セルの前記ＭＯＳトランジスタのゲート導体は、前記ゲート・ポリシリコン層上に前記ゲート・ポリシリコン層と接して備えられ、
前記ＭＯＳトランジスタのソース又はドレイン拡散層の他方にビット線が接続されていることを特徴とするメモリ・セル。 - 請求項１記載のメモリ・セル構造を製造する方法であって、
（１）深いトレンチに形成されたキャパシタと、浅いトレンチに形成された、隣接するメモリ・セルとの分離領域と、ゲートＳｉＯ2 及び前記ゲートＳｉＯ 2 上のゲート・ポリシリコン層で覆われた活性領域と、前記深いトレンチに形成されたキャパシタから外の前記活性領域へドーパントが拡散されることにより形成されたＮストラップとを備える基板を用意するステップと、
（２）前記ゲート・ポリシリコン層上に薄い絶縁体層を付着するステップと、
（３）ゲート・ポリシリコン・コンタクト・マスクを用いて、ビット線コンタクトになる部分の上に中心が置かれた１辺がリソグラフィ・フィーチャ２つ分の大きさの四角い領域の前記絶縁体層をエッチングにより除去するステップと、
（４）ゲート導体及びゲート導体キャップをこの順序で付着するステップと、
（５）前記ゲート導体、前記ゲート導体キャップ、及び前記絶縁体層で覆われていない部分の前記ゲート・ポリシリコン層をゲート導体マスクにより前記ゲートＳｉＯ2でエッチングが止まるまでエッチングするステップと、
（６）前記エッチング後に残ったゲート導体、ゲート導体キャップおよびゲート・ポリシリコン層の側壁上にスペーサ絶縁体層を形成し、ソース又はドレイン拡散層のいずれかとなる接合部を形成し、エッチ・ストップ層及び層間絶縁体層をこの順序で形成し、前記エッチ・ストップ層及び前記層間絶縁体層にビット線コンタクト開口部を形成し、前記ビット線コンタクト開口部を介して前記ソース又はドレイン拡散層に接続する配線を形成するステップとを、この順序で含む方法。 - 前記基板を用意する前記（１）のステップが、
（ｉ）基板に形成された深いトレンチにキャパシタを形成し、その上表面にＳｉＯ 2 トレンチ・キャップを形成するステップと、
（ｉｉ）前記分離領域、前記活性領域及び前記トレンチ・キャップ上に前記ゲートＳｉＯ2、前記ゲート・ポリシリコン層、及びパッドをこの順序で付着するステップと、
（ｉｉｉ）浅いトレンチ分離マスクを使用して基板に浅いトレンチをエッチングするステップと、
（ｉｖ）前記浅いトレンチにＳｉＯ2充填物を付着し、平坦化するステップとを、この順序で含むことを特徴とする、
請求項４に記載のメモリ・セル構造を製造する方法。
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| TW425718B (en) * | 1997-06-11 | 2001-03-11 | Siemens Ag | Vertical transistor |
| US6100131A (en) * | 1997-06-11 | 2000-08-08 | Siemens Aktiengesellschaft | Method of fabricating a random access memory cell |
| US6020091A (en) * | 1997-09-30 | 2000-02-01 | Siemens Aktiengesellschaft | Hard etch mask |
| US6177299B1 (en) | 1998-01-15 | 2001-01-23 | International Business Machines Corporation | Transistor having substantially isolated body and method of making the same |
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| US6066526A (en) * | 1998-01-22 | 2000-05-23 | International Business Machines Corporation | Method of making trench DRAM |
| US5831301A (en) * | 1998-01-28 | 1998-11-03 | International Business Machines Corp. | Trench storage dram cell including a step transfer device |
| US6107135A (en) * | 1998-02-11 | 2000-08-22 | Kabushiki Kaisha Toshiba | Method of making a semiconductor memory device having a buried plate electrode |
| US5945707A (en) * | 1998-04-07 | 1999-08-31 | International Business Machines Corporation | DRAM cell with grooved transfer device |
| US6037620A (en) | 1998-06-08 | 2000-03-14 | International Business Machines Corporation | DRAM cell with transfer device extending along perimeter of trench storage capacitor |
| US6034877A (en) * | 1998-06-08 | 2000-03-07 | International Business Machines Corporation | Semiconductor memory array having sublithographic spacing between adjacement trenches and method for making the same |
| US6074909A (en) * | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
| US6110792A (en) * | 1998-08-19 | 2000-08-29 | International Business Machines Corporation | Method for making DRAM capacitor strap |
| US6451648B1 (en) | 1999-01-20 | 2002-09-17 | International Business Machines Corporation | Process for buried-strap self-aligned to deep storage trench |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| US6184107B1 (en) | 1999-03-17 | 2001-02-06 | International Business Machines Corp. | Capacitor trench-top dielectric for self-aligned device isolation |
| US6724088B1 (en) | 1999-04-20 | 2004-04-20 | International Business Machines Corporation | Quantum conductive barrier for contact to shallow diffusion region |
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| US6406970B1 (en) * | 2001-08-31 | 2002-06-18 | Infineon Technologies North America Corp. | Buried strap formation without TTO deposition |
| US6716734B2 (en) | 2001-09-28 | 2004-04-06 | Infineon Technologies Ag | Low temperature sidewall oxidation of W/WN/poly-gatestack |
| DE10208774B4 (de) * | 2002-02-28 | 2005-09-15 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzelle |
| US6936512B2 (en) * | 2002-09-27 | 2005-08-30 | International Business Machines Corporation | Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric |
| TWI222720B (en) | 2003-09-19 | 2004-10-21 | Promos Technologies Inc | DRAM process and structure |
| US6979613B1 (en) * | 2003-11-16 | 2005-12-27 | Nanya Technology Corp. | Method for fabricating a trench capacitor of DRAM |
| KR100734088B1 (ko) * | 2006-05-30 | 2007-07-02 | 주식회사 하이닉스반도체 | 트랜지스터의 제조방법 |
| US8193067B2 (en) | 2009-12-03 | 2012-06-05 | International Business Machines Corporation | Integrated circuit and a method using integrated process steps to form deep trench isolation structures and deep trench capacitor structures for the integrated circuit |
| US8293625B2 (en) | 2011-01-19 | 2012-10-23 | International Business Machines Corporation | Structure and method for hard mask removal on an SOI substrate without using CMP process |
Family Cites Families (29)
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|---|---|---|---|---|
| US3619804A (en) * | 1969-01-23 | 1971-11-09 | Wilcox Electric Co Inc | Frequency discriminator using an intermittently phase-locked loop |
| US4310805A (en) * | 1979-12-13 | 1982-01-12 | General Electric Company | Phase-locked loop stabilized by a crystal oscillator |
| GB2117198A (en) * | 1982-03-19 | 1983-10-05 | Philips Electronic Associated | Frequency synthesiser |
| JPS60126861A (ja) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4860070A (en) * | 1987-01-09 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising trench memory cells |
| JPS63196071A (ja) * | 1987-02-10 | 1988-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0620108B2 (ja) * | 1987-03-23 | 1994-03-16 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US4912535A (en) * | 1987-08-08 | 1990-03-27 | Mitsubishi Denki Kabushiki Kaisha | Trench type semiconductor memory device having side wall contact |
| US5049518A (en) * | 1988-12-20 | 1991-09-17 | Matsushita Electric Industrial Co., Ltd. | Method of making a trench dram cell |
| US5057887A (en) * | 1989-05-14 | 1991-10-15 | Texas Instruments Incorporated | High density dynamic ram cell |
| US5065273A (en) * | 1990-12-04 | 1991-11-12 | International Business Machines Corporation | High capacity DRAM trench capacitor and methods of fabricating same |
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| DE4125199C2 (de) * | 1991-07-30 | 1994-04-28 | Siemens Ag | Kompakte Halbleiterspeicheranordnung, Verfahren zu deren Herstellung und Speichermatrix |
| US5214603A (en) * | 1991-08-05 | 1993-05-25 | International Business Machines Corporation | Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors |
| KR970001894B1 (en) * | 1991-09-13 | 1997-02-18 | Nippon Electric Kk | Semiconductor memory device |
| US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| JPH07112049B2 (ja) * | 1992-01-09 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| JPH06120446A (ja) * | 1992-10-02 | 1994-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5406590A (en) * | 1992-10-23 | 1995-04-11 | Compaq Computer Corporation | Method of and apparatus for correcting edge placement errors in multiplying phase locked loop circuits |
| JPH06209088A (ja) * | 1993-01-11 | 1994-07-26 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5389559A (en) * | 1993-12-02 | 1995-02-14 | International Business Machines Corporation | Method of forming integrated interconnect for very high density DRAMs |
| US5360758A (en) * | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
| US5384277A (en) * | 1993-12-17 | 1995-01-24 | International Business Machines Corporation | Method for forming a DRAM trench cell capacitor having a strap connection |
| US5539229A (en) * | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
| US6252267B1 (en) * | 1994-12-28 | 2001-06-26 | International Business Machines Corporation | Five square folded-bitline DRAM cell |
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