JPS63196071A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、キャパシタに電荷を蓄積して記憶動作を行
なうダイナミック型半導体記憶装置の構造に関するもの
である。

〔従来の技術〕

第４図は従来のダイナミック型半導体記憶装置のメモリ
セルの平面構成図であり、第５図は従来のメモリセルの
断面構造を示したものである。両図において、１はゲー
ト電極（ワードｖＡ）　、７はキャパシタ絶縁膜、９は
キャパシタの対向電極となるセルプレート、１１はＮ゛
不純吻拡散層、１３はゲート絶縁膜、１６は眉間絶縁膜
、１７はビット線を構成する配線層、１８はメモリセル
間の分離用絶縁膜、１９は分離用のＰ゛不純細物敞層で
ある。

次に動作について説明する。

特定のワード線１に電圧が印加されると、このワード線
ｌをゲート電極としているトランジスタが導通状態とな
る。この時、特定のビ・ント線１７に電圧が印加される
と、導通状態となった選択用トランジスタを通して、電
荷Ｑがキャノぐシタ電極となる拡散層１１に蓄積され、
情報の書き込みが行なわれる。情報の読み出しは特定の
ワード［１に電圧が印加され、特定のビット線１７に接
続されているセンスアンプで電気ｉ１Ｑの有無を検出す
ることによって行なわれる。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は以上のように構成されているの
で、さらに高集積化を進める場合に、以下のような問題
点があった。

（１）　　キャパシタが平面的に形成されるため、キャ
パシタ領域の占有面積が大きい。

（２）キャパシタ電極として不純物拡散層が用いられて
いるため、ソフトエラーに弱い構造である。

（３）メモリセルの周囲が、素子分離用の絶縁膜で囲ま
れた構造であるため、素子分離領域の占有面積が大きい
。

（４）　　ピント線のコンタクトが必要であり、この領
域の占有面積が大きい。

この発明は上記のような問題点を解消するためになされ
たもので、より高集積化を図ることができる半導体記憶
装置を得ることを目的とする。

ｃ問題点を解決するための手段〕 この発明に係る半導体記憶装置は、そのメモリセルの構
造を、以下のようにしたものである。

（１）基板主平面上に厚い絶縁膜を、及びその上に半導
体膜を設け、該両膜を突き抜けた所定の深さの溝を上記
基板主平面の一方向に一定の間隔で複数形成し、一対の
メモリセルを構成するメモリセル部を該漠に沿って複数
設けた。

（２）各々メモリセルを構成する２つのキャパシタ電極
を、各々その上端を上記溝の両側の上記半導体膜の一部
に形成した拡散層とコンタクトさせ、かつ上記溝の側面
に対向させて設けた。

（３）上記２つのキャパシタ電掻上及びその周縁の上記
半導体膜上に絶縁膜を介してゲート電極を形成し、該ゲ
ート電極の周囲の上記半導体膜に拡散層を形成してこれ
をビット線とした。

（４）上記ゲート電極を、上記溝と直交する方向の配線
層で接続し、これをワード線とした。

〔作用〕

以上のような手段により、以下に述べる作用が生じる。

（１）１中にキャパシタが形成されるので、キャパシタ
部の占有面積が少なくてすむ。

（２）　　ビット線が厚い絶縁膜上の半導体膜に形成さ
れ、またキャパシタを掻は半導体基板の拡散珊ではない
ので、ソフトエラーに強い構造を有する。

（３）キャパシタ部が素子分ＡＩ　領域を兼ねており、
またビット線領域上の分離が必要ないので、素子分離領
域が少なくてすむ。

（４）　　ビット線のコンタクトは必要とせず、また、
ワード線のコンタクトは、ゲート電極上かつ、素子分Ｉ
ｆｉｌ域の上にあるので、コンタクトの占有面積は無い
に等しい。

（５）　　ビット線が厚い絶縁膜上の半導体膜に形成さ
れるので、ビット線の容量が少なくなる。

このような作用が生じるため、より高集積化された半導
体記憶装置を得ることができる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図は本発明の一実施例による半導体記憶装置を示す
平面構成図であり、図において、１はメモリセル選択用
のゲート電極、２はビット線、３はワード線、４は分離
領域である。第２図ｆａ）は本実施例のメモリセルの一
構成単位を示す平面図、第２図（ｂ）はその側面断面図
であり、両図において、２０はＳｔ基板、１はゲート電
極、２はビット線および選択ゲートのソース・ドレイン
として利用される拡散層、３はワード線として利用され
る配線層、４ａはＳｔ基板２０に形成された溝、６は電
荷が蓄積される、例えばポリシリコンからなるキャパシ
タ電極、５はＳｉ基板２０中に形成された拡散層であり
、キャパシタ電極６の第２の対向電極として使われる。

７．８はキャパシタ絶縁膜、９はキャパシタ電極６の第
１の対向電極（Ｒｔ体）、１０はシリコン酸化膜で形成
された厚い絶縁膜、１１は選択ゲートのソース・ドレイ
ンとして利用される拡散層であり、キャパシタ電極６と
コンタクトしている。１２はｖＡｉＬｔ膜１０上膜形０
上れた単結晶シリコン膜、１３はゲート絶縁膜、１４は
ゲート電極１上、およびビット線として利用される拡散
層２上に自己整合的に形成された高融点金属シリサイド
膜、１５はゲート電極１周辺に形成された絶縁膜のサイ
ドウオール、１６は層間絶縁膜である。

次に、動作について説明する。

特定のワード線３に電圧が印加されると、そのワード線
３に接続された転送ゲート１が導通状態となる。この時
、特定のビット線２に電圧が印加されると、導通状態と
なっている転送ゲート１のうち、電圧が印加されたビッ
ト線２をソース・ドレインとして有する転送ゲート１の
下のキャパシタ電極６に電気量Ｑが蓄積され、情報の書
き込みが行なわれる。情報の読み出しは、特定のワード
線３に電圧が印加され、特定のビット線２に接続されて
いるセンスアンプで電気量Ｑの有無を検出することによ
って行なわれる。

このような構成になる半導体記憶装置では、そのメモリ
セル構造により、高集積化に対して、以下のような利点
が得られる。

（１）キャパシタ電極６が溝４ａ内に形成されるためキ
ャパシタの占有面積が小さく、しかも、キャパシタ電極
６の両面にキャパシタ絶縁膜７．８が形成されるので、
同一容量を得るための溝４ａの深さを浅くできる。

（２）キャパシタ電極６がＳｔ基板２ｏから絶縁されて
おり、またピント線２は絶縁膜１０上に形成された薄い
単結晶シリコンｌ！！１２内に形成されるので、α線に
よって基板中に発生した電子−正孔対の影響を受けず、
ソフトエラーに強い。

（３）　　メモリセル間の分離は、キャパシタ電極６を
分離するだけでよいので、分離領域が少なくてすむ。

（４）従来構造で必要であったビット線のコンタクトは
必要としない。また、ワード線のコンタクトは必要であ
るが、溝４ａの上にとられるので、コンタクトの占有面
積はほとんど必要としない。

（５）　　ビット線が、絶縁１１１１０上の薄い単結晶
シリコン膜１２に形成されるため、ビット線の容量を小
さくすることができる。これは、素子の高速化および、
読み出し信号レベルの増大化に寄与する。

（６）絶縁膜のサイドウオール１５を利用してビット線
の拡散層２上に高融点金属シリサイド膜１４が形成され
ているため、ビット線の低抵抗化を実現でき、素子の高
速化を図れる。

このような作用により、本実施例のメモリセル構造を採
ることによって、より高集積化を図ることができる半導
体記憶装置を得ることができる。

第３図はこの発明の他の実施例による半導体記憶装置を
示す平面構成図である０本実施例は、ビット線２を、該
ビット線２上の配線層３上に溝４ａと平行に設けたＡ１
などの金属配′４ＩＡ３０と、任意の箇所で上記配線層
３及び層間絶縁膜１６を貫通して接続したものであり、
これによりさらにビット線の低抵抗化を実現することが
できる。

なお、上記実施例において、デー１−’ｔｌｉｌ上及び
拡散Ｎ２上の高融点金属シリサイド膜は必ずしも設けな
くてもよく、これによっても高集積化を図ることのでき
る半導体記憶装置を得ることができる。

（発明の効果） 以上のように、この発明の半導体記憶装置によれば、基
板主平面上の厚い絶縁膜及び半導体膜を突き抜けて設け
た溝に沿って複数のメモリセル部を設け、該メモリセル
部を、上記溝に設けた２つのキャパシタ電極と、上記キ
ャパシタ電極上及びその周縁の上記半導体膜上に形成す
るとともにその中央部でワード線とコンタクトさせたゲ
ート電極と、隣接する清の隣接するメモリセル部と共有
されるよう該ゲート電橋周囲の上記半導体膜に形成した
ビット線となる拡散層とにより構成したので、より高集
積化を図ることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置を示
す平面構成図、第２図（ａ）は本実施例装置のメモリセ
ル部を示す平面図、第２図（ｂ）はその側面断面図、第
３図はこの発明の他の実施例による半導体記憶装置を示
す平面構成図、第４図は従来の半導体記憶装置を示す平
面構成図、第５図は従来の半導体記憶装置を示す側面断
面図である。

Claims (7)

【特許請求の範囲】
1. （１）キャパシタ部に電荷を蓄積させて記憶動作を行な
   うダイナミック型の半導体記憶装置において、 基板主平面上に、厚い絶縁膜が、及びその上に半導体膜
   が形成され、 該半導体膜及び厚い絶縁膜を突き抜けた所定の深さの溝
   が上記基板主平面の一方向に一定の間隔で複数形成され
   、 該溝に沿って、一対のメモリセルを構成するメモリセル
   部が複数設けられており、 上記メモリセル部は、 各々その上端が上記溝の両側の上記半導体膜の一部に形
   成された拡散層にコンタクトして上記溝の側面に対向し
   て形成され、各々メモリセルを構成する２つのキャパシ
   タ電極と、 上記２つのキャパシタ電極上及びその周縁の上記半導体
   膜上に絶縁膜を介して形成され、その中央部が、上記溝
   と直交する方向に設けられたワード線となる配線層に接
   続されたゲート電極と、隣接する溝に設けられた隣接す
   るメモリセル部と共有されるよう上記ゲート電極の周囲
   の上記半導体膜に形成されたビット線となる拡散層とを
   備えたものであることを特徴とする半導体記憶装置。
2. （２）上記キャパシタ電極はポリシリコンからなるもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。
3. （３）上記半導体膜は単結晶シリコン膜であることを特
   徴とする特許請求の範囲第１項又は第２項記載の半導体
   記憶装置。
4. （４）上記ビット線となる拡散層は、その表面に高融点
   金属シリサイド膜を有するものであることを特徴とする
   特許請求の範囲第１項ないし第３項のいずれかに記載の
   半導体記憶装置。
5. （５）上記ゲート電極は、その表面に高融点金属シリサ
   イド膜を有するものであることを特徴とする特許請求の
   範囲第１項ないし第４項のいずれかに記載の半導体記憶
   装置。
6. （６）上記各キャパシタ電極は、該キャパシタ電極の対
   向電極として、上記溝を埋めて設けられた導電体と、上
   記厚い絶縁膜下の上記溝の周囲の基板に形成された拡散
   層とを有するものであることを特徴とする特許請求の範
   囲第１項ないし第５項のいずれかに記載の半導体記憶装
   置。
7. （７）上記ビット線となる拡散層は、該ビット線上の上
   記配線層上に上記溝と平行に設けた金属配線に、任意の
   箇所で上記配線層を貫通して接続していることを特徴と
   する特許請求の範囲第１項ないし第６項のいずれかに記
   載の半導体記憶装置。