JPS5910262A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5910262A JPS5910262A JP58114216A JP11421683A JPS5910262A JP S5910262 A JPS5910262 A JP S5910262A JP 58114216 A JP58114216 A JP 58114216A JP 11421683 A JP11421683 A JP 11421683A JP S5910262 A JPS5910262 A JP S5910262A
- Authority
- JP
- Japan
- Prior art keywords
- conductor layer
- misfet
- bit line
- polycrystalline
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ−Ｉｎｓｕｌａｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲ８）型メモリ・セルを対象とする。
ａｌ−Ｉｎｓｕｌａｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲ８）型メモリ・セルを対象とする。
Ｉ ＴＲ８ｍメモリ・セルは記憶手段としてのＭＩｓ容
量素子と、書き込み、読み出し用のスイッチング手段と
してのＭＴＳＦＥＴとにより構成されるものである。こ
のメモリ・セルは半導体集積回路で構成されるところよ
り、メモリ・セルの占有面積を小さくして、集積度の向
上を図ることが望ましい。
量素子と、書き込み、読み出し用のスイッチング手段と
してのＭＴＳＦＥＴとにより構成されるものである。こ
のメモリ・セルは半導体集積回路で構成されるところよ
り、メモリ・セルの占有面積を小さくして、集積度の向
上を図ることが望ましい。
したがって１本発明の目的とするところは、ｌＴＲ８型
メモリ・セルのセル面積を小さくして集積度の向上を図
った半導体メモリ装置を提供することにある。
メモリ・セルのセル面積を小さくして集積度の向上を図
った半導体メモリ装置を提供することにある。
上記目的を達成するための本発明は、そのソース領域が
ビットライン用導電体層に結合されそのゲート電極がゲ
ート配線用導電体層に結合され半導体基板上に形成され
たスイッチングＭＩ ５ＦＥＴと、上記スイッチングＭ
ＩＳＦＥＴに結合された情報蓄積用容量とをもつ半導体
メモリ装置を対象としてなり、上記情報蓄積用容量は上
記ＭＩＳＦＥＴに連ら・なる半導体領域とその上に絶縁
膜を介して形成された容量形成用導電体層とを持ち。
ビットライン用導電体層に結合されそのゲート電極がゲ
ート配線用導電体層に結合され半導体基板上に形成され
たスイッチングＭＩ ５ＦＥＴと、上記スイッチングＭ
ＩＳＦＥＴに結合された情報蓄積用容量とをもつ半導体
メモリ装置を対象としてなり、上記情報蓄積用容量は上
記ＭＩＳＦＥＴに連ら・なる半導体領域とその上に絶縁
膜を介して形成された容量形成用導電体層とを持ち。
上記容量形成用導電体層と上記ビットライン用導電体層
とは上記半導体基板上において互いに平行に延長され、
かつ上記ゲート配線用導電体層は上記容置形成用導電体
層及び上記ビットライン用導電体層と交差する方向に延
長される。
とは上記半導体基板上において互いに平行に延長され、
かつ上記ゲート配線用導電体層は上記容置形成用導電体
層及び上記ビットライン用導電体層と交差する方向に延
長される。
以下、実施例にそって図面を参照し１本発明を具体的に
説明する。
説明する。
第１図ｔａｌ〜（ａｔおよび第２図は本発明の詳細な説
明するための製造工程断面図である。本発明においては
、ｌＴＲ８型メモリ・セルのセル面積な小さくするため
、スイッチング素子としてＣＣＤ（を荷結合素子）の原
理を利用したＭＩＳＦＥＴを用いるものである。具体的
には同図に示すような製造工程によりメモリ・セルを形
成する。
明するための製造工程断面図である。本発明においては
、ｌＴＲ８型メモリ・セルのセル面積な小さくするため
、スイッチング素子としてＣＣＤ（を荷結合素子）の原
理を利用したＭＩＳＦＥＴを用いるものである。具体的
には同図に示すような製造工程によりメモリ・セルを形
成する。
ｔａｌ ｎ−型半導体基板１上にフィールド絶縁膜と
なるＳｉｎ、膜２を形成する。
なるＳｉｎ、膜２を形成する。
（ｂ）スイッチングＭＩｓＦＥＴおよびＭＩｓ容蓋素子
を形成すべき半導体領域上の５ｉｎ２膜２を選択的に除
去し、然る後ゲート絶縁膜となるべき薄い５ｉｎ２膜２
′を形成する。
を形成すべき半導体領域上の５ｉｎ２膜２を選択的に除
去し、然る後ゲート絶縁膜となるべき薄い５ｉｎ２膜２
′を形成する。
（Ｃ１上記５ｉｎ２膜２′のうち、互いに対向させて形
成するスイッチングＭＴＳＦＥＴの共通領域１例えば共
通のソース（ビットラインに接続されるべき領域）を形
成すべき半導体領域上のＳｉｎ、膜２′を選択的に除去
する。
成するスイッチングＭＴＳＦＥＴの共通領域１例えば共
通のソース（ビットラインに接続されるべき領域）を形
成すべき半導体領域上のＳｉｎ、膜２′を選択的に除去
する。
ｆｄｌ 多結晶シリコン層３を上記基体表面のＭＩＳ
容量のゲート電極およびビットラインとなるべき部分に
選択的に形成する。このとき、ビットラインとなるべき
多結晶シリコン層３は、スイッチングＭＩ ５ＦＥＴの
ソース領域となるべき部分において基板１表面と直接接
続されるものとなる。
容量のゲート電極およびビットラインとなるべき部分に
選択的に形成する。このとき、ビットラインとなるべき
多結晶シリコン層３は、スイッチングＭＩ ５ＦＥＴの
ソース領域となるべき部分において基板１表面と直接接
続されるものとなる。
（ｅ＋ 半導体不純物（例えばホウ素）をディポジシ
ョンし、多結晶シリコン層３を導体化する。次に熱処理
によって上記ＭＩＳＦＥＴのソース領域４を拡散形成す
るとともに、導電性多結晶シリコン３′の表面に絶縁性
を有する多結晶シリコン熱版化膜３を形成する。
ョンし、多結晶シリコン層３を導体化する。次に熱処理
によって上記ＭＩＳＦＥＴのソース領域４を拡散形成す
るとともに、導電性多結晶シリコン３′の表面に絶縁性
を有する多結晶シリコン熱版化膜３を形成する。
然る後、第２図に示すように、上記多結晶シリコン熱酸
化膜３″を介して上記同様な導電性多結晶シリコン層に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＴＳ容墓累子
のゲート電極３′およびソース領域４にオーバーラツプ
するように選択的に形成する。次に、ワードラインを構
成するアルミニウム配線層を上記ＭＩＳＦＥＴのゲート
と接続するように形成し１表面保護のためのＰＳＧ膜を
形成する（図示せず）。なお、同図においては２ピット
分のメモリ・セルの断面図を示すものである。
化膜３″を介して上記同様な導電性多結晶シリコン層に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＴＳ容墓累子
のゲート電極３′およびソース領域４にオーバーラツプ
するように選択的に形成する。次に、ワードラインを構
成するアルミニウム配線層を上記ＭＩＳＦＥＴのゲート
と接続するように形成し１表面保護のためのＰＳＧ膜を
形成する（図示せず）。なお、同図においては２ピット
分のメモリ・セルの断面図を示すものである。
以上説明したｌＴＲ８型メモリ・セルにおいては、ＭＩ
Ｓ容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
Ｓ容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
したがって１本発明のようにスイッチングＭＩＳＦＥＴ
の一方の領域１例えばドレイン（ＭＩＳ容量素子に接続
されるべき領域）を省＃！１するものとしても、ＭＩＳ
容量素子のゲート電極とＭＩＳＦＥＴのゲート電極との
間隔が絶縁膜の膜厚であるとにより１両者のゲート電極
による空乏層の拡がりが互いに重なり合うため、上記ド
レイン領域がなくともキャリアの伝達を行なうことがで
き、スイッチング素子として作用する。このことは、Ｃ
ＣＤ（電荷結合素子）の動作原理と同様のものであるこ
とより容易に理解されよう。すなわち０本発明によれば
、上記絶縁膜の膜厚を制Ｈ−ｆることによって容易にメ
モリ・セルとしての機能をもたらすことができる。
の一方の領域１例えばドレイン（ＭＩＳ容量素子に接続
されるべき領域）を省＃！１するものとしても、ＭＩＳ
容量素子のゲート電極とＭＩＳＦＥＴのゲート電極との
間隔が絶縁膜の膜厚であるとにより１両者のゲート電極
による空乏層の拡がりが互いに重なり合うため、上記ド
レイン領域がなくともキャリアの伝達を行なうことがで
き、スイッチング素子として作用する。このことは、Ｃ
ＣＤ（電荷結合素子）の動作原理と同様のものであるこ
とより容易に理解されよう。すなわち０本発明によれば
、上記絶縁膜の膜厚を制Ｈ−ｆることによって容易にメ
モリ・セルとしての機能をもたらすことができる。
以上のことより１本発明に係るメモリ・セルのパターン
は、ＭＩＳ容置素子のゲート電極とＭＩＳＦＥＴのゲー
ト電極とが別工程で形成されるため第３図に示すように
、それらゲート電極をオーバーラツプしてスイッチング
ＭＩＳＦＥＴのドレイン領域を省略できる。それゆえ、
第４図に示すようなＭＩＳ容量累子のゲート電極３′と
ＭＩＳＦＥＴのゲート電極５とが一つの導電性多結晶シ
リコン層のパターニングによって形成されている従来の
メモリ・セルに比して明らかなようにその占有面積が小
さくできる。なお、第３図において、６はアルミニウム
配線により構成されたワードラインであり、Ｃｔ−Ｃｔ
はワードラインとＭＩＳＦＥＴのゲート電極との接続点
である。また、第４図において、ビットラインは拡散層
により構成されるものであるのに対し、第３図に示すよ
うに本発明に係るビットラインは導電性多結晶シリコン
層で構成している。このためビットラインの寄生容置が
小さくできるため１次式（１）から明らかなように出力
検出レベルΔ■が大きくとれる。
は、ＭＩＳ容置素子のゲート電極とＭＩＳＦＥＴのゲー
ト電極とが別工程で形成されるため第３図に示すように
、それらゲート電極をオーバーラツプしてスイッチング
ＭＩＳＦＥＴのドレイン領域を省略できる。それゆえ、
第４図に示すようなＭＩＳ容量累子のゲート電極３′と
ＭＩＳＦＥＴのゲート電極５とが一つの導電性多結晶シ
リコン層のパターニングによって形成されている従来の
メモリ・セルに比して明らかなようにその占有面積が小
さくできる。なお、第３図において、６はアルミニウム
配線により構成されたワードラインであり、Ｃｔ−Ｃｔ
はワードラインとＭＩＳＦＥＴのゲート電極との接続点
である。また、第４図において、ビットラインは拡散層
により構成されるものであるのに対し、第３図に示すよ
うに本発明に係るビットラインは導電性多結晶シリコン
層で構成している。このためビットラインの寄生容置が
小さくできるため１次式（１）から明らかなように出力
検出レベルΔ■が大きくとれる。
ここで、Ｃ８はＭＩＳ容量素子の容量値であり。
ＣＤはビットラインの奇生容量の容量値であり。
Ｑは蓄積電荷量である。このことより、１つのビットラ
インに接続できるメモリ・セルの数を多くすることがで
きるから、上記集積度の向上と合いまって大記憶容量化
が図れる。
インに接続できるメモリ・セルの数を多くすることがで
きるから、上記集積度の向上と合いまって大記憶容量化
が図れる。
本発明は前記実施例に限定されず梱々の実施形態を採る
ことができる。
ことができる。
例えば、ＭＩＳＦＥＴの電極としてはアルミニウム配線
層を用いてもよい。また、ビットラインは拡散層により
構成してもよいが、この場合は前記説明したように奇生
容量が大きくなることに注意しなければならない。
層を用いてもよい。また、ビットラインは拡散層により
構成してもよいが、この場合は前記説明したように奇生
容量が大きくなることに注意しなければならない。
さらに、第３図において、ワードライン６を導電性多結
晶シリコン層で縦方向に構成し、ビットライン３′をア
ルミニウム配線により横方向に構成するものとしてもよ
い。
晶シリコン層で縦方向に構成し、ビットライン３′をア
ルミニウム配線により横方向に構成するものとしてもよ
い。
また、ＭＩ ５ＦＥＴはｎチャンネル型ＭＩＳＦＥＴで
あってもよいことはいうまでもないであろう。
あってもよいことはいうまでもないであろう。
第１図１ａｌ〜（ｅ＋および第２図は本発明に係る半導
体メモリ装置の製造工程断面図の一例を示し、第３図は
その平面図を示し、第４図は従来のｌＴＲ８型メモリ・
セルの平面図の一例を示すものである。 １・・・基板、２．２’・・・Ｓｉｎ、膜、３・・・多
結晶シリコン層、３′・・・導電性多結晶シリコン層、
３″・・・多結晶シリコン熱酸化膜、４・・・ソース、
４′・・・ドレイン。 ５・・・ゲート電ａｉｌｉ（導電性多結晶シリコン層）
、６・・・ワードライン（アルミニウム配線層）。 第 １ 図 ２ 第 ２ 図 第 ３ 図
体メモリ装置の製造工程断面図の一例を示し、第３図は
その平面図を示し、第４図は従来のｌＴＲ８型メモリ・
セルの平面図の一例を示すものである。 １・・・基板、２．２’・・・Ｓｉｎ、膜、３・・・多
結晶シリコン層、３′・・・導電性多結晶シリコン層、
３″・・・多結晶シリコン熱酸化膜、４・・・ソース、
４′・・・ドレイン。 ５・・・ゲート電ａｉｌｉ（導電性多結晶シリコン層）
、６・・・ワードライン（アルミニウム配線層）。 第 １ 図 ２ 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 そのソース領域がピットライン用導電体層に結合されそ
のゲート電極がゲート配線用導電体層に結合され半導体
基板上に形成されたスイッチングＭＴ ５ＦＥＴと、上
記スイッチングＭＴＳＦＥＴに結合された情報蓄積用容
量とをもつ半導体メモリ装置であって、上記情報蓄積用
容量は上記ＭＩＳＦＥＴに連うなる半導体領域とその上
に絶縁膜を介して形成された容量形成用溝、電体層とを
持ち。 上記容置形成用導電体層と上記ピットライン用導電体層
とは上記半導体基板上において互いに平行に延長され、
かつ上記ゲート配線用導電体層は上記容量形成用導電体
層及び上記ビットライン用導電体層と交差する方向に延
長されてなることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114216A JPS5910262A (ja) | 1983-06-27 | 1983-06-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114216A JPS5910262A (ja) | 1983-06-27 | 1983-06-27 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55127226A Division JPS6011813B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910262A true JPS5910262A (ja) | 1984-01-19 |
Family
ID=14632121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114216A Pending JPS5910262A (ja) | 1983-06-27 | 1983-06-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910262A (ja) |
-
1983
- 1983-06-27 JP JP58114216A patent/JPS5910262A/ja active Pending
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN=1972 * |
| IEEE JOURNAL OF SOLID-STATE SIRCUITS=1973 * |
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