JPS596070B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ−工ｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲＳ）型メモリ・セルを対象とする。

ＩＴＲＳ型メモリ・セルは記憶手段としてのＭＩＳ容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の向上
および高速化を図ることが望ましい。したがつて、本発
明の目的とするところは、１ＴＲＳ型メモリ・セルのセ
ル面積を小さくして集積度の向上および書き込み、読み
出しの高速化を図つた半導体メモリ装置を提供すること
にある。

上記目的を達成するための本発明の基本的構成は、半導
体基板上の一部分に形成され、かつ少なくともその一部
が容量素子の一つの電極として用いられる第１導電体層
と、第１導電体層に近接し、かつ半導体基板上の他の部
分に選択的に形成されたスイッチングＭＩＳＦＥＴのゲ
ートのゲート電極として少なくともその一部が用いられ
る第２導電体層と、上記第２導電体層に接続され、かつ
第１導電体層上に延びる第２導電体層とは異なる材料の
第３導電体層とから成ることを特徴とするものである。
以下、実施例にそつて図面を参照し、本発明を具体的に
説明する。

第１図ａ−ｅおよび第２図は本発明の一例を説明するた
めの製造工程断面図である。

本発明においては、ＩＴＲＳ型メモリ・セルのセル面積
を小さくするため、スイッチング素子としてＣＣＤ（電
荷結合素子）の原理を利用したＭＩＳＦＥＴを用いるも
のである。具体的には同図に示すような製造工程により
メモリ・セルを形成する。（ａ）ｎ−型半導体基板１上
にフィールド絶縁膜となる５１０２膜２を形成する。（
ｂ）スイツチングＭｌＳＦＥＴおよびＭｌＳ容量素子を
形成すべき半導体領域上のＳｉＯ２膜２を選択的に除去
し、然る後ゲート絶縁膜となるべき薄いＳｉＯ２膜２′
を形成する。

（ｃ）上記ＳｉＯ２膜ｚのうち、互いに対向させて形成
するスイツチングＭＩＳＦＥＴの共通領域、例えば共通
のソース（ビツトラインに接続されるべき領域）を形成
すべき半導体領域上のＳｉＯ２膜２′を選択的に除去す
る。

（ｄ）多結晶シリコン層３を上記基体表面のＭＩＳ容量
のゲート電極およびビツトラインとなるべき部分に選択
的に形成する。

このとき、ビツトラインとなるべき多結晶シリコン層３
は、スイツチングＭＩＳＦＥＴのソース領域となるべき
部分において基板１表面と直接接続されるものとなる。
（ｅ）半導体不純物（例えばホウ素）をデイポジシヨン
し、多結晶シリコン層３を導体化する。

次に熱処理によつて上記ＭＩＳＦＥＴのソース領域４を
拡散形成するとともに、導電性多結晶シリコン３′の表
面に絶縁性を有する多結晶シリコン熱酸化膜？を形成す
る。然る後、第２図に示すように、上記多結晶シリコン
熱酸化膜ｙを介して上記同様な導電性多結晶シリコン層
によるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素
子のゲート電極３′およびソース領域４にオーバーラツ
プするように選択的に形成する。

次に、ワードラインを構成するアルミニウム配線層すな
わち、ゲート電極５とは材料の異なる比抵抗の小さな配
線層を上記ＭＩＳＦＥＴのゲートと接続するように形成
し、表面保護のためのＰＳＧ膜を形成する（図示せず）
。なお、同図においては２ビツト分のメモリ・セルの断
面図を示すものである。以上説明した１ＴＲＳ型メモリ
・セルにおいては、ＭＩＳ容量素子を構成するゲート電
極には常時所定の電源電圧が印加され、このゲート電極
直下の半導体領域は空乏層化されているものである。

したがつて、本発明のようにスイツチングＭＩＳＦＥＴ
の一方の領域、例えばドレイン（ＭＩＳ容量素子に接続
されるべき領域）を省略するものとしても、ＭＩＳ容量
素子のゲート電極とＭＩＳＦＥＴのゲート電極との間隔
が絶縁膜の膜厚である１０００λ〜２０００入程度しか
離れていないことにより、両者のゲート電極による空乏
層の拡がりが互いに重なり合うため、上記ドレイン領域
がなくともキヤリャの伝達を行なうことができ、スイツ
チング素子として作用する。

このことは、ＣＣＤ（電荷結合素子）の動作原理と同様
のものであることより容易に理解されよう。すなわち、
本発明によれば、上記絶縁膜の膜厚を制御することによ
つて容易にメモリセルとしての機能をもたらすことがで
きる。以上のことより、本発明に係るメモリ・セルのパ
ターンは、ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴ
のゲート電極とが別工程で形成されるため、第３図に示
すようにそれらゲート電極をオーバラツプしてスイツチ
ングＭｌＳＦＥＴのドレイン領域を省略できる。

それゆえ、第４図に示すようなＭＩＳ容量素子のゲート
電極３′とＭＩＳＦＥＴのゲート電極５とが一つの導電
性多結晶シリコン層のパターンニングによつて形成され
ている従来のメモリ・セルに比して明らかなようにその
占有面積が小さくできる。なお、第３図において、６は
アルミニウム配線により構成されたワードラインであり
、Ｃｌ，Ｃ２はワードラインとＭＩＳＦＥＴのゲート電
極との接続点である。また、第４図において、ビツトラ
インは拡散層により構成されるものであるのに対し、第
３図に示すように本発明に係るビツトラインは導電性多
結晶シリコン層で構成している。このためビツトライン
の寄生容量が小さくできるため、次式（１）から明らか
なように出力検出レベル△ｖが大きくとれる。ここで、
ＣｓはＭＩＳ容量素子の容量値であり、ＣＤはビツトラ
インの寄生容量値であり、Ｑは蓄積電荷量である。この
ことより、１つのビツトラインに接続できるメモリ・セ
ルの数を多くすることができるから、上記集積度の向上
と合いまつて大記憶容量化が図れる。上記構成において
は、ソース領域４上にそれと接して多結晶シリコン３′
が形成されているので、ソース領域４の深さそれ自体を
小さくすることが容易となる。

ソース領域４の深さを小さくすることができることによ
つてソース領域４と半導体基板１との間の接合面積を小
さくさせることができ、接合容量を小さくさせることが
できる。その結果、上記と同様に検出レベル△を大きく
とることができる。また、ワードラインは上述したよう
に多結晶シリコン層より比抵抗の小さいアルミニウムか
ら成る金属配線層によつて構成されているためメモリセ
ルの書き込み、読み出しが極めて速い。

したがつて高速半導体メモリ装置が得られる。本発明は
前記実施例に限定されず種々の実施形態を採ることがで
きる。

ビツトラインは拡散層により構成してもよいが、この場
合は前記説明したように寄生容量が大きくなることに注
意しなければならない。

また、ＭＩＳＦＥＴはｎチヤンネル型 ＭＩＳＦＥＴであつてもよいことはいうまでもないであ
ろう。

【図面の簡単な説明】

第１図ａ−ｅおよび第２図は本発明に係る半導体メモリ
装置の製造工程断面図の一例を示し、第３図はその平面
図を示し、第４図は従来の１ＴＲＳ型メモリ・セルの平
面図の一例を示すものである。 １・・・・・・基板、２，Ｚ・・・・・・ＳｉＯ２膜、
３・・・・・・多結晶シリコン層、３′・・・・・・導
電性多結晶シリコン層、３〃・・・・・多結晶シリコン
熱酸化膜、４・・・・・・ソース、４ζ・・・・・ドレ
イン、５・・・・・・ゲート電極（導電性多結晶シリコ
ン層）、６・・・・・・ワードライン（アルミニウム配
線層）。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型を有する半導体内表面に選択的に形成さ
   れた第１導電型に対して反対の第２導電型を示す半導体
   領域であつてスイッチングＭＩＳＦＥＴのソース領域と
   される半導体領域と、上記半導体領域上にそれと接触し
   て形成された第１導体層と、上記半導体上の一部分に形
   成されかつ少なくともその一部が容量素子の一つの電極
   として用いられる第２導電体層と、第２導電体層に近接
   しかつ上記半導体上の他の部分に選択的に形成されたス
   イッチングＭＩＳＦＥＴのゲート電極として少なくとも
   その一部が用いられる第３導電体層と、上記第３導電体
   層に接続され、かつ上記第２導電体層上に延びる上記第
   ３導電体層とは異なる材料の第４導電体層とから成るこ
   とを特徴とする半導体メモリ装置。