JPS592188B2 - 半導体メモリ装置の製法 - Google Patents
半導体メモリ装置の製法Info
- Publication number
- JPS592188B2 JPS592188B2 JP55127229A JP12722980A JPS592188B2 JP S592188 B2 JPS592188 B2 JP S592188B2 JP 55127229 A JP55127229 A JP 55127229A JP 12722980 A JP12722980 A JP 12722980A JP S592188 B2 JPS592188 B2 JP S592188B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- conductive layer
- memory device
- gate electrode
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置の製法、特にMIS(Met
al−工nsulator−Serr!iconduc
tor)容量素子とスイッチングMISFET(絶縁ゲ
ート型電界効果トランジスタ)とからなる1トランジス
タ(TRS)型メモリ・セリの製法に関する。
al−工nsulator−Serr!iconduc
tor)容量素子とスイッチングMISFET(絶縁ゲ
ート型電界効果トランジスタ)とからなる1トランジス
タ(TRS)型メモリ・セリの製法に関する。
ITRS型メモリ・セルは記憶手段としてのMIS容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのMISFETとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の向上
を」ることが望ましい。したがつて、本発明の目的とす
るところは、ITRS型メモリ・セルのセル面積を小さ
くして集積度の向上を図つた半導体メモリ装置の製法を
提供することにある。
素子と、書き込み、読み出し用のスイッチング手段とし
てのMISFETとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の向上
を」ることが望ましい。したがつて、本発明の目的とす
るところは、ITRS型メモリ・セルのセル面積を小さ
くして集積度の向上を図つた半導体メモリ装置の製法を
提供することにある。
上記目的を達成するための本発明の基本的構成は、半導
体基板表面の一部分に絶縁膜を介して容量素子の一つの
電極として用いる第1導体層を選択的に形成する工程と
、上記第1導体層に近接して上記表面の他の部分に絶縁
膜を介してスイッチングMISFETのゲート電極とし
て用いる第2導体層を選択的に形成する工程とより成る
ことを特徴とするものである。
体基板表面の一部分に絶縁膜を介して容量素子の一つの
電極として用いる第1導体層を選択的に形成する工程と
、上記第1導体層に近接して上記表面の他の部分に絶縁
膜を介してスイッチングMISFETのゲート電極とし
て用いる第2導体層を選択的に形成する工程とより成る
ことを特徴とするものである。
以下、実施例にそつて図面を参照し、本発明を具体的に
説明する。
説明する。
第、図a−eおよび第2図は本発明の一例を説明するた
めの製造工程断面図である。
めの製造工程断面図である。
本発明においては、ITRS型メモリ・セルのセル面積
を小さくするため、スイッチング素子としてCCD(電
荷結合素子)の原理を利用したMISFETを用いるも
のである。具体的には同図に示すような製造工程により
メモリ・セルを形成する。(4)n一型半導体基板1上
にフイールド絶縁膜となるSiO2膜2を形成する。(
b)スイツチングMlSFETおよびMlS容量素子を
形成すべき半導体領域上のSiO2膜2を選択的に除去
し、然る後ゲート絶縁膜となるべき薄いSiO2膜21
を形成する。
を小さくするため、スイッチング素子としてCCD(電
荷結合素子)の原理を利用したMISFETを用いるも
のである。具体的には同図に示すような製造工程により
メモリ・セルを形成する。(4)n一型半導体基板1上
にフイールド絶縁膜となるSiO2膜2を形成する。(
b)スイツチングMlSFETおよびMlS容量素子を
形成すべき半導体領域上のSiO2膜2を選択的に除去
し、然る後ゲート絶縁膜となるべき薄いSiO2膜21
を形成する。
(c)上記SiO,膜2′のうち、スイツチングMIS
FETのソース(ビツトラインに接続されるべき領域)
を形成すべき半導体領域上のSiO2膜2′を選択的に
除去する。
FETのソース(ビツトラインに接続されるべき領域)
を形成すべき半導体領域上のSiO2膜2′を選択的に
除去する。
(d)多結晶シリコン層3を上記基体表面のMIS容量
のゲート電極およびビツトラインとなるべき部分に選択
的に形成する。
のゲート電極およびビツトラインとなるべき部分に選択
的に形成する。
このとき、ビツトラインとなるべき多結晶シリコン層3
は、スイツチングMlSFETのソース領域となるべき
部分において基板1表面と直接接続されるものとなる。
(e)半導体不純物(例えばホウ素)をデイポジシヨン
し、多結晶シリコン層3を導体化する。
は、スイツチングMlSFETのソース領域となるべき
部分において基板1表面と直接接続されるものとなる。
(e)半導体不純物(例えばホウ素)をデイポジシヨン
し、多結晶シリコン層3を導体化する。
次に熱処理によつて上記MlSFETのソース領域4を
拡散形成するとともに、導電性多結晶シリコン3′の表
面に絶縁性を有する多結晶シリコン熱酸化膜yを形成す
る。然る後、第2図に示すように、上記多結晶シリコン
熱酸化膜3〃を介して上記同様な導電性多結晶シリコン
層によるMlSFETのゲート電極5を上記MIS容量
素子のゲート電極35およびソース領域4にオーバーラ
ツプするように選択的に形成する。
拡散形成するとともに、導電性多結晶シリコン3′の表
面に絶縁性を有する多結晶シリコン熱酸化膜yを形成す
る。然る後、第2図に示すように、上記多結晶シリコン
熱酸化膜3〃を介して上記同様な導電性多結晶シリコン
層によるMlSFETのゲート電極5を上記MIS容量
素子のゲート電極35およびソース領域4にオーバーラ
ツプするように選択的に形成する。
次に、ワードラインを構成するアルミニウム配線層を上
記MISFETのゲートと接続するように形成し、表面
保護のためのPSG膜を形成する(図示せず)。なお、
同図においては2ビツト分のメモリ・セルの断面図を示
すものである。以上説明した1TRS型メモリ・セルに
おいては、MIS容量素子を構成するゲート電極には常
時所定の電源電圧が印加され、このゲート電極直下の半
導体領域は空乏層化されているものである。したがつて
、本発明のようにスイツチングMISFETの一方の領
域、例えばドレイン(MlS容量素子に接続されるべき
領域)を省略するものとしても、MIS容量素子のゲー
ト電極とMISFETのゲート電極との間隔が絶縁膜の
膜厚である1000A〜2000A程度しか離れていな
いことにより、両者のゲート電極による空乏層の拡がり
が互いに重なり合うため、上記ドレイン領域がなくとも
キヤリヤの伝達を行なうことができ、スイツチング素子
として作用する。
記MISFETのゲートと接続するように形成し、表面
保護のためのPSG膜を形成する(図示せず)。なお、
同図においては2ビツト分のメモリ・セルの断面図を示
すものである。以上説明した1TRS型メモリ・セルに
おいては、MIS容量素子を構成するゲート電極には常
時所定の電源電圧が印加され、このゲート電極直下の半
導体領域は空乏層化されているものである。したがつて
、本発明のようにスイツチングMISFETの一方の領
域、例えばドレイン(MlS容量素子に接続されるべき
領域)を省略するものとしても、MIS容量素子のゲー
ト電極とMISFETのゲート電極との間隔が絶縁膜の
膜厚である1000A〜2000A程度しか離れていな
いことにより、両者のゲート電極による空乏層の拡がり
が互いに重なり合うため、上記ドレイン領域がなくとも
キヤリヤの伝達を行なうことができ、スイツチング素子
として作用する。
このことは、CCD(電荷結合素子)の動作原理と同様
のものであることより容易に理解されよう。すなわち、
本発明によれば、上記絶縁膜の膜厚を制御することによ
つて容易にメモリセルとしての機能をもたらすことがで
きる。以上のことより、本発明によつて得られたメモリ
・セルのパターンは、MIS容量素子のゲート電極とM
ISFETのゲート電極とを別工程で形成するため、第
3図に示すように、それらゲート電極をオーバラツブし
てスイツチングMISFETのドレイン領域を省略でき
る。
のものであることより容易に理解されよう。すなわち、
本発明によれば、上記絶縁膜の膜厚を制御することによ
つて容易にメモリセルとしての機能をもたらすことがで
きる。以上のことより、本発明によつて得られたメモリ
・セルのパターンは、MIS容量素子のゲート電極とM
ISFETのゲート電極とを別工程で形成するため、第
3図に示すように、それらゲート電極をオーバラツブし
てスイツチングMISFETのドレイン領域を省略でき
る。
それゆえ、第4図に示すようなMIS容量素子のゲート
電極3′とMISFETのゲート電極5とが一つの導電
型多結晶シリコン層のパターニングによつて形成されて
いる従来のメモリ・セルに比して明らかなようにその占
有面積が小さくできる。なお、第3図において、6はア
ルミニウム配線により構成されたワードラインであり、
Cl,C2はワードラインとMISFETのゲート電極
との接続点である。また、第4図において、ビツトライ
ンは拡散層により構成されるものであるのに対し、第3
図に示すように本発明に係るビツトラインは導電性多結
晶シリコン層で構成している。このためビツトラインの
寄生容量が小さくできるため、次式(1)から明らかな
ように出力検出レベルΔが大きくとれる。ここで、Cs
はMIS容量素子の容量値であり、COはビツトライン
の寄生容量の容量値であり、Qは蓄積電荷量である。
電極3′とMISFETのゲート電極5とが一つの導電
型多結晶シリコン層のパターニングによつて形成されて
いる従来のメモリ・セルに比して明らかなようにその占
有面積が小さくできる。なお、第3図において、6はア
ルミニウム配線により構成されたワードラインであり、
Cl,C2はワードラインとMISFETのゲート電極
との接続点である。また、第4図において、ビツトライ
ンは拡散層により構成されるものであるのに対し、第3
図に示すように本発明に係るビツトラインは導電性多結
晶シリコン層で構成している。このためビツトラインの
寄生容量が小さくできるため、次式(1)から明らかな
ように出力検出レベルΔが大きくとれる。ここで、Cs
はMIS容量素子の容量値であり、COはビツトライン
の寄生容量の容量値であり、Qは蓄積電荷量である。
このことより、1つのビツトラインに接続できるメモリ
・セルの数を多くすることができるから、上記集積度の
向上と合いまつて大記憶容量化が図れる。本願発明に従
うと、半導体領域4の上にそれと接触して導電性多結晶
シリコン層3′が形成されるので、半導体領域4の深さ
を浅くすることができ、半導体領域4と半導体基板1と
の間の接合容量を小さくすることができる。
・セルの数を多くすることができるから、上記集積度の
向上と合いまつて大記憶容量化が図れる。本願発明に従
うと、半導体領域4の上にそれと接触して導電性多結晶
シリコン層3′が形成されるので、半導体領域4の深さ
を浅くすることができ、半導体領域4と半導体基板1と
の間の接合容量を小さくすることができる。
また、ビツトラインとしての導電性多結晶シリコン層の
抵抗を充分に低下させることができる。これに対して、
第4図のようにビツトラインを半導体領域4のみによつ
て構成する場合、その抵抗を低下させるためには不純物
を高濃度にする必要がある。
抵抗を充分に低下させることができる。これに対して、
第4図のようにビツトラインを半導体領域4のみによつ
て構成する場合、その抵抗を低下させるためには不純物
を高濃度にする必要がある。
この場合は、不純物が高濃度であることに応じて半導体
領域4の深さが大きくなり、半導体領域4と半導体基板
1との間の接合容量が大きくなる。本願発明に従うと、
予め半導体領域4上に多結晶シリコン層3′を形成した
後にワードライン6を形成するので、ワードライン6を
形成する際の下地表面の段差が減少される。
領域4の深さが大きくなり、半導体領域4と半導体基板
1との間の接合容量が大きくなる。本願発明に従うと、
予め半導体領域4上に多結晶シリコン層3′を形成した
後にワードライン6を形成するので、ワードライン6を
形成する際の下地表面の段差が減少される。
これに応じてワードライン6の段切れを防止できる。さ
らに、ワードライン6と多結晶シリコン層5とのコンタ
クトが容易になる。本発明は前記実施例に限定されず種
々の実施形態を採ることができる。
らに、ワードライン6と多結晶シリコン層5とのコンタ
クトが容易になる。本発明は前記実施例に限定されず種
々の実施形態を採ることができる。
例えば、MlSFETのゲート電極としてはアルミニウ
ム蒸着層を用いてもよい。
ム蒸着層を用いてもよい。
また、ビツトラインは拡散層により構成してもよいが、
この場合は前記説明したように寄生容量が大きくなるこ
とに注意しなければならない。さらに、第3図において
、ワードライン6を導電性多結晶シリコン層で縦方向に
構成し、ビツトライン35をアルミニウム配線により横
方向に構成するものとしてもよい。
この場合は前記説明したように寄生容量が大きくなるこ
とに注意しなければならない。さらに、第3図において
、ワードライン6を導電性多結晶シリコン層で縦方向に
構成し、ビツトライン35をアルミニウム配線により横
方向に構成するものとしてもよい。
また、MISFETはnチヤンネル型凰田渭であつても
よいことはいうまでもないであろう。
よいことはいうまでもないであろう。
第1図a−eおよび第2図は本発明に係る半導体メモリ
装置の製造工程断面図の一例を示し、第3図はその平面
図を示し、第4図は従来の1TRS型メモリ・セルの平
面図の一例を示すものである。 1・・・基板、2,2′・・・SiO2膜、3・・・多
結晶シリコン層、3′・・・導電性多結晶シリコン層、
3〃・・・多結晶シリコン熱酸化膜、4・・・ソース、
4′−・・ドレイン、5・・・ゲート電極(導電性多結
晶シリコン層)、6・・・ワードライン(アルミニウム
配線層)。
装置の製造工程断面図の一例を示し、第3図はその平面
図を示し、第4図は従来の1TRS型メモリ・セルの平
面図の一例を示すものである。 1・・・基板、2,2′・・・SiO2膜、3・・・多
結晶シリコン層、3′・・・導電性多結晶シリコン層、
3〃・・・多結晶シリコン熱酸化膜、4・・・ソース、
4′−・・ドレイン、5・・・ゲート電極(導電性多結
晶シリコン層)、6・・・ワードライン(アルミニウム
配線層)。
Claims (1)
- 1 半導体基板表面の第1部分に絶縁膜を介して選択的
に形成された容量素子の一つの電極として用いる第1導
電体層と、上記半導体基板表面の第2の部分に選択的に
形成されたスイッチングMISFETのソース領域とし
て用いる半導体領域と、上記半導体基板上に選択的に形
成されるとともに上記半導体基板上に延長されかつ上記
半導体領域と接触する第2導電体層と、上記第1部分と
上記第2部分との間の第3部分上に絶縁膜を介して形成
された上記スイッチングMISFETのゲート電極とし
て用いる第3導電体層と、上記半導体基板上に延長しか
つ上記第3導電体層と接触する第4導電体層とを備えて
なる半導体メモリ装置の製法であつて、上記第1導電体
層ないし第3導電体層及び上記半導体領域を形成した後
上記第1導電体層及び上記第2導電体層上にそれぞれ絶
縁膜を介して延在しかつ上記第3導電体層に接触する上
記第4導電体層を形成することを特徴とする半導体メモ
リ装置の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55127229A JPS592188B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55127229A JPS592188B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置の製法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50066563A Division JPS51142932A (en) | 1975-06-04 | 1975-06-04 | Semiconductor memory devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5649565A JPS5649565A (en) | 1981-05-06 |
JPS592188B2 true JPS592188B2 (ja) | 1984-01-17 |
Family
ID=14954918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55127229A Expired JPS592188B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS592188B2 (ja) |
-
1980
- 1980-09-16 JP JP55127229A patent/JPS592188B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5649565A (en) | 1981-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5138412A (en) | Dynamic ram, having an improved large capacitance | |
KR900000170B1 (ko) | 다이내믹형 메모리셀과 그 제조방법 | |
JPH0449654A (ja) | 半導体メモリ | |
JPS6155258B2 (ja) | ||
JPS62193273A (ja) | 半導体記憶装置 | |
JPH065713B2 (ja) | 半導体集積回路装置 | |
JPH0347588B2 (ja) | ||
JPS592188B2 (ja) | 半導体メモリ装置の製法 | |
JPS596068B2 (ja) | 半導体メモリ装置 | |
JPS61107768A (ja) | 半導体記憶装置 | |
JPS596070B2 (ja) | 半導体メモリ装置 | |
JPS62213273A (ja) | ダイナミツクランダムアクセスメモリ | |
JPS62248248A (ja) | 半導体記憶装置 | |
JPH0329186B2 (ja) | ||
JPS62113467A (ja) | 半導体記憶装置 | |
JPS62200758A (ja) | 半導体記憶装置 | |
JPS59210663A (ja) | 半導体メモリ装置 | |
JPS5910263A (ja) | 半導体装置 | |
JPS6110271A (ja) | 半導体装置 | |
JPH0691216B2 (ja) | 半導体記憶装置 | |
JPS627152A (ja) | 半導体メモリ | |
JPS6011813B2 (ja) | 半導体メモリ装置 | |
JPS5815946B2 (ja) | 半導体メモリ装置 | |
JPS5832790B2 (ja) | 半導体メモリ装置 | |
JPS5925388B2 (ja) | 半導体メモリ装置 |