JPS592188B2 - 半導体メモリ装置の製法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置の製法、特にＭＩＳ（Ｍｅｔ
ａｌ−工ｎｓｕｌａｔｏｒ−Ｓｅｒｒ！ｉｃｏｎｄｕｃ
ｔｏｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲ
ート型電界効果トランジスタ）とからなる１トランジス
タ（ＴＲＳ）型メモリ・セリの製法に関する。

ＩＴＲＳ型メモリ・セルは記憶手段としてのＭＩＳ容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の向上
を」ることが望ましい。したがつて、本発明の目的とす
るところは、ＩＴＲＳ型メモリ・セルのセル面積を小さ
くして集積度の向上を図つた半導体メモリ装置の製法を
提供することにある。

上記目的を達成するための本発明の基本的構成は、半導
体基板表面の一部分に絶縁膜を介して容量素子の一つの
電極として用いる第１導体層を選択的に形成する工程と
、上記第１導体層に近接して上記表面の他の部分に絶縁
膜を介してスイッチングＭＩＳＦＥＴのゲート電極とし
て用いる第２導体層を選択的に形成する工程とより成る
ことを特徴とするものである。

以下、実施例にそつて図面を参照し、本発明を具体的に
説明する。

第、図ａ−ｅおよび第２図は本発明の一例を説明するた
めの製造工程断面図である。

本発明においては、ＩＴＲＳ型メモリ・セルのセル面積
を小さくするため、スイッチング素子としてＣＣＤ（電
荷結合素子）の原理を利用したＭＩＳＦＥＴを用いるも
のである。具体的には同図に示すような製造工程により
メモリ・セルを形成する。（４）ｎ一型半導体基板１上
にフイールド絶縁膜となるＳｉＯ２膜２を形成する。（
ｂ）スイツチングＭｌＳＦＥＴおよびＭｌＳ容量素子を
形成すべき半導体領域上のＳｉＯ２膜２を選択的に除去
し、然る後ゲート絶縁膜となるべき薄いＳｉＯ２膜２１
を形成する。

（ｃ）上記ＳｉＯ，膜２′のうち、スイツチングＭＩＳ
ＦＥＴのソース（ビツトラインに接続されるべき領域）
を形成すべき半導体領域上のＳｉＯ２膜２′を選択的に
除去する。

（ｄ）多結晶シリコン層３を上記基体表面のＭＩＳ容量
のゲート電極およびビツトラインとなるべき部分に選択
的に形成する。

このとき、ビツトラインとなるべき多結晶シリコン層３
は、スイツチングＭｌＳＦＥＴのソース領域となるべき
部分において基板１表面と直接接続されるものとなる。
（ｅ）半導体不純物（例えばホウ素）をデイポジシヨン
し、多結晶シリコン層３を導体化する。

次に熱処理によつて上記ＭｌＳＦＥＴのソース領域４を
拡散形成するとともに、導電性多結晶シリコン３′の表
面に絶縁性を有する多結晶シリコン熱酸化膜ｙを形成す
る。然る後、第２図に示すように、上記多結晶シリコン
熱酸化膜３〃を介して上記同様な導電性多結晶シリコン
層によるＭｌＳＦＥＴのゲート電極５を上記ＭＩＳ容量
素子のゲート電極３５およびソース領域４にオーバーラ
ツプするように選択的に形成する。

次に、ワードラインを構成するアルミニウム配線層を上
記ＭＩＳＦＥＴのゲートと接続するように形成し、表面
保護のためのＰＳＧ膜を形成する（図示せず）。なお、
同図においては２ビツト分のメモリ・セルの断面図を示
すものである。以上説明した１ＴＲＳ型メモリ・セルに
おいては、ＭＩＳ容量素子を構成するゲート電極には常
時所定の電源電圧が印加され、このゲート電極直下の半
導体領域は空乏層化されているものである。したがつて
、本発明のようにスイツチングＭＩＳＦＥＴの一方の領
域、例えばドレイン（ＭｌＳ容量素子に接続されるべき
領域）を省略するものとしても、ＭＩＳ容量素子のゲー
ト電極とＭＩＳＦＥＴのゲート電極との間隔が絶縁膜の
膜厚である１０００Ａ〜２０００Ａ程度しか離れていな
いことにより、両者のゲート電極による空乏層の拡がり
が互いに重なり合うため、上記ドレイン領域がなくとも
キヤリヤの伝達を行なうことができ、スイツチング素子
として作用する。

このことは、ＣＣＤ（電荷結合素子）の動作原理と同様
のものであることより容易に理解されよう。すなわち、
本発明によれば、上記絶縁膜の膜厚を制御することによ
つて容易にメモリセルとしての機能をもたらすことがで
きる。以上のことより、本発明によつて得られたメモリ
・セルのパターンは、ＭＩＳ容量素子のゲート電極とＭ
ＩＳＦＥＴのゲート電極とを別工程で形成するため、第
３図に示すように、それらゲート電極をオーバラツブし
てスイツチングＭＩＳＦＥＴのドレイン領域を省略でき
る。

それゆえ、第４図に示すようなＭＩＳ容量素子のゲート
電極３′とＭＩＳＦＥＴのゲート電極５とが一つの導電
型多結晶シリコン層のパターニングによつて形成されて
いる従来のメモリ・セルに比して明らかなようにその占
有面積が小さくできる。なお、第３図において、６はア
ルミニウム配線により構成されたワードラインであり、
Ｃｌ，Ｃ２はワードラインとＭＩＳＦＥＴのゲート電極
との接続点である。また、第４図において、ビツトライ
ンは拡散層により構成されるものであるのに対し、第３
図に示すように本発明に係るビツトラインは導電性多結
晶シリコン層で構成している。このためビツトラインの
寄生容量が小さくできるため、次式（１）から明らかな
ように出力検出レベルΔが大きくとれる。ここで、Ｃｓ
はＭＩＳ容量素子の容量値であり、ＣＯはビツトライン
の寄生容量の容量値であり、Ｑは蓄積電荷量である。

このことより、１つのビツトラインに接続できるメモリ
・セルの数を多くすることができるから、上記集積度の
向上と合いまつて大記憶容量化が図れる。本願発明に従
うと、半導体領域４の上にそれと接触して導電性多結晶
シリコン層３′が形成されるので、半導体領域４の深さ
を浅くすることができ、半導体領域４と半導体基板１と
の間の接合容量を小さくすることができる。

また、ビツトラインとしての導電性多結晶シリコン層の
抵抗を充分に低下させることができる。これに対して、
第４図のようにビツトラインを半導体領域４のみによつ
て構成する場合、その抵抗を低下させるためには不純物
を高濃度にする必要がある。

この場合は、不純物が高濃度であることに応じて半導体
領域４の深さが大きくなり、半導体領域４と半導体基板
１との間の接合容量が大きくなる。本願発明に従うと、
予め半導体領域４上に多結晶シリコン層３′を形成した
後にワードライン６を形成するので、ワードライン６を
形成する際の下地表面の段差が減少される。

これに応じてワードライン６の段切れを防止できる。さ
らに、ワードライン６と多結晶シリコン層５とのコンタ
クトが容易になる。本発明は前記実施例に限定されず種
々の実施形態を採ることができる。

例えば、ＭｌＳＦＥＴのゲート電極としてはアルミニウ
ム蒸着層を用いてもよい。

また、ビツトラインは拡散層により構成してもよいが、
この場合は前記説明したように寄生容量が大きくなるこ
とに注意しなければならない。さらに、第３図において
、ワードライン６を導電性多結晶シリコン層で縦方向に
構成し、ビツトライン３５をアルミニウム配線により横
方向に構成するものとしてもよい。

また、ＭＩＳＦＥＴはｎチヤンネル型凰田渭であつても
よいことはいうまでもないであろう。

【図面の簡単な説明】

第１図ａ−ｅおよび第２図は本発明に係る半導体メモリ
装置の製造工程断面図の一例を示し、第３図はその平面
図を示し、第４図は従来の１ＴＲＳ型メモリ・セルの平
面図の一例を示すものである。 １・・・基板、２，２′・・・ＳｉＯ２膜、３・・・多
結晶シリコン層、３′・・・導電性多結晶シリコン層、
３〃・・・多結晶シリコン熱酸化膜、４・・・ソース、
４′−・・ドレイン、５・・・ゲート電極（導電性多結
晶シリコン層）、６・・・ワードライン（アルミニウム
配線層）。

Claims (1)

【特許請求の範囲】
1. １ 半導体基板表面の第１部分に絶縁膜を介して選択的
   に形成された容量素子の一つの電極として用いる第１導
   電体層と、上記半導体基板表面の第２の部分に選択的に
   形成されたスイッチングＭＩＳＦＥＴのソース領域とし
   て用いる半導体領域と、上記半導体基板上に選択的に形
   成されるとともに上記半導体基板上に延長されかつ上記
   半導体領域と接触する第２導電体層と、上記第１部分と
   上記第２部分との間の第３部分上に絶縁膜を介して形成
   された上記スイッチングＭＩＳＦＥＴのゲート電極とし
   て用いる第３導電体層と、上記半導体基板上に延長しか
   つ上記第３導電体層と接触する第４導電体層とを備えて
   なる半導体メモリ装置の製法であつて、上記第１導電体
   層ないし第３導電体層及び上記半導体領域を形成した後
   上記第１導電体層及び上記第２導電体層上にそれぞれ絶
   縁膜を介して延在しかつ上記第３導電体層に接触する上
   記第４導電体層を形成することを特徴とする半導体メモ
   リ装置の製法。