JPS5815946B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ−Ｉｎｓｕｌａｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲ３）型メモリ・セルを対象とする。

１ＴＲ８型メモリ・セルは記憶手段としてのＭＩＳ容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。

このメモリ・セルは半導体集積回路で構成されるところ
より、メモリ・セルの占有面積を小さくして、集積度の
向上を図ることが望ましい。

したがって、本発明の目的とするところは、１ＴＲ３型
メモリ・セルのセル面積を小さくして集積度の向上を図
った半導体メモリ装置を提供することにある。

本発明に従えば、半導体基板に形成されたビットライン
およびワードラインと、これに関連して形成された容量
素子およびスイッチングＭＩＳＦＥＴから構成されたメ
モリセルとを包含する半導体メモリ装置において、前記
容量素子の一電極は半導体基板の所定領域上に形成され
た第１の多結晶シリコン層によって構成され、前記スイ
ッチングＭＩＳＦＥＴのゲート電極は、その一部が絶縁
膜を介してオーバラップするようにビットラインと容量
素子との間のスイッチングＭＩＳＦＥＴが形成されるべ
き半導体基板の所定領域上に絶縁膜を介して形成された
第２の多結晶シリコン層によって構成され、さらに、ビ
ットラインはスイッチングＭＩＳＦＥＴを構成する半導
体基板の半導体領域と同一導電型の不純物が導入された
多結晶シリコン層によって構成され、該多結晶シリコン
層は少なくともスイッチングＭＩＳＦＥＴの半４体領域
において該半導体領域と直接接続されて成るととを特徴
とする。

さらに本発明に従えば、ビットラインを構成する多結晶
シリコン層は、容量素子を構成する第１の多結晶シリコ
ン層と同時に形成されたものから成ることを特徴とする
。

以下、実施例にそって図面を参照し、本発明を具体的に
説明する。

第１図ａ〜ｅおよび第２図は本発明の詳細な説明するだ
めの製造工程断面図である。

本発明においては、１ＴＲ８型メモリ・セルのセル面積
を小さくするため、スイッチング素子としてＣＣＤ（電
荷結合素子）の原理を利用したＭＩＳＦＥＴを用いるも
のである。

具体的には同図に示すような製造工程によりメモリ・セ
ルを形成する。

（ａ）ｎ−型半導体基板１上にフィールド絶縁膜となる
５ｉｎ２膜２を形成する。

（ｂ）スイッチングＭＩＳＦＥＴおよびＭＩＳ容量素子
を形成すべき半導体領域上の５ｉ０２嘆２を選択的に除
去し、然る後ゲート絶縁膜となるべき薄いＳｉＯ２膜２
を形成する。

（ｃ）上記ＳｉＯ２膜２′のうち、スイッチングＭＩＳ
ＦＥＴのソース（ビットラインに接続されるべき領域）
を形成すべき半導体領域上の５ｉ０２膜２を選択的に除
去する。

（ｄ）多結晶シリコン層３を上記基体表面のＭＩＳ容量
のゲート電極およびビットラインとなるべき部分に選択
的に形成する。

このとき、ビットラインとなるべき多結晶シリコン層３
は、スイッチングＭＩＳＦＥＴのソース領域となるべき
部分において基板１表面と直接接続されるものとなる。

（ｅ）半導体不純物（例えばホウ素）をディポジション
し、多結晶シリコン層３を導体化する。

次に熱処理によって上記ＭＩＳＦＥＴのソース領域４を
拡散形成するとともに、導電性多結晶シリコンぎの表面
に絶縁性を有する多結晶シリコン熱酸化膜ぎを形成する
。

然る後、第２図に示すように、上記多結晶シリコン熱酸
化膜Ｓを介して上記同様な導電性多結晶シリコン層によ
るＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子の
ゲート電極ぎおよびソース領域４にオーバーラツプする
ように選択的に形成する。

次に、このとき、ワードラインを構成するアルミニウム
配線層を上記ＭＩＳＦＥＴ０ゲートと接続するように形
成し、表面保護のためのＰＳＧ膜を形成する（図示せず
）。

なお、同図においては２ビット分のメモリ・セルの断面
図を示すものである。

以上説明した１ＴＲ８型メモリ・セルにおいては、ＭＩ
Ｓ容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。

したがって、本発明のようにスイッチングＭＩＳＦＥＴ
のドレイン（ＭＩｓ容量素子に接続されるべき領域）を
省略するものとしても、ＭＩＳ容量素子のゲート電極と
ＭＩＳＦＥＴのゲート電極との間隔が絶縁膜の膜厚であ
る１００ＯＡ〜２０００Ａ程度しか離れていないことに
より、両者のゲート電極による空乏層の拡がりが互いに
重なり合うため、上記ドレイン領域がなくともキアリア
の伝達を行なうことができ、スイッチング素子として作
用する。

このことは、ＣＣＤ（電荷結合素子）の動作原理と同様
のものであることにより容易に理解されよう。

このことにより、上記ＭＩＳ容量素子のゲート電極とＭ
ＩＳＦＥＴのゲート電極とは少くなくとも３μ以内であ
ればよい。

以上のことより、本発明に係るメモリ・セルのパターン
図は、第３図に示すように、スイッチングＭＩＳＦＥＴ
のドレイン領域が省略できるため、第４図に示すような
従来のメモリ・セルに比して明らかなようにその占有面
積が小さくできる。

なお、第３図において、６はアルミニウム配線により構
成されたワードラインであり、Ｃ１，Ｃ２はワードライ
ンとＭＩＳＦＥＴのゲート電極との接続点である。

また、第４図において、ディジットラインは拡散層によ
り構成されるものであるのに対し、第３図に示すように
本発明に係るワードラインは導電性多結晶シリコン層で
構成している。

このためディジットラインの寄生容量が小さくできるた
め、次式（１）から明らかなように出力検出レベル△Ｖ
が大きくとれる。

ここで、ＣＳはＭＩＳ容量素子の容量値であり、ＣＤは
ディジットラインの寄生容量の容量値であり、Ｑは蓄積
電荷量である。

このことより、１つのディジットラインに接続できるメ
モリ・セルの数を多くすることができるから、上記集積
度の向上と合いまって大記憶容量化が図れる。

本発明は前記実施例に限定されず種々の実施形態を採る
ことができる。

例えば、ＭＩＳ容量素子のゲート電極、ＭＩＳＦＥＴの
ゲート電極とは少なくとも３μ以内に近接し、かつ絶縁
分離されるものであればどう構成するものであってもよ
い。

このとき、ワードラインは拡散層により構成してもよい
が、この場合は前記説明したように寄生容量が大きくな
ることに注意しなければならない。

また、ＭＩＳＦＥＴはｎチャンネル型ＭＩＳＦＥＴであ
ってもよいことはいうまでもないであろう。

【図面の簡単な説明】

第１図ａ〜ｅおよび第２図は本発明に係る半導体メモリ
装置の製造工程断面図の一例を示し、第３図はその平面
図を示し、第４図は従来の１ＴＲ８型メモリ・セルの平
面図の一例を示すものである。 １…基板、２，２′…５ｉ０２膜、３…多結晶シリコン
層、３′…導電性多結晶シリコン層、３′…多結晶シリ
コン熱酸化膜、４…ソース、４′…ドレイン、５…ゲー
ト電極（導電性多結晶シリコン層）、６…ワードライン
（アルミニウム配線層）。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板に形成されたビットラインおよびワード
   ラインと、これらに関連して形成された容量素子および
   スイッチングＭＩＳＦＥＴから構成されたメモリセルと
   を包含する半導体メモリ装置であって、前記容量素子の
   一電極は半導体基板の所定領域上に形成された第１の多
   結晶シリコン層によって構昨淑れ、前記スイッチングＭ
   ＩＳＦＥＴのゲート電極は、その一部が絶縁膜を介して
   オーバラップするように前記ビットラインと前記容量素
   子との間の前記スイッチングＭＩＳＦＥＴが形成される
   べき半導体基板の所定領域上に絶縁膜を介して形成され
   た第２の多結晶シリコン層によって構成され、さらに、
   前記ビットラインは前記スイッチングＭＩＳＦＥＴを構
   成する半導体基板の半導体領域と同一導電型の不純物が
   導入された多結晶シリコン層によって構成され、該多結
   晶シリコン層は少なくともスイッチングＭＩＳＦＥＴの
   前記半導体領域において該半導体領域と直接接続されて
   成ることを特徴とする半導体メモリ装置。 ２ 前記ビットラインを構成する多結晶シリコン層は、
   前記容量素子を構成する前記第１の多結晶シリコン層と
   同時に形成されたものから成ることを特徴とする特許請
   求の範囲第１項記載の半導体メモリ装置。