JPS6030109B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6030109B2 JPS6030109B2 JP58231320A JP23132083A JPS6030109B2 JP S6030109 B2 JPS6030109 B2 JP S6030109B2 JP 58231320 A JP58231320 A JP 58231320A JP 23132083 A JP23132083 A JP 23132083A JP S6030109 B2 JPS6030109 B2 JP S6030109B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- capacitive element
- misfet
- switching
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ−ｌｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲＳ）型メモリ・セルを対像とする。
ａｌ−ｌｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲＳ）型メモリ・セルを対像とする。
ＩＴＲＳ型メモ１」・セルは記憶手段としてのＭＩＳ容
量素子と、書き込み、読み出し用のスイッチング手段と
してのＭＩＳＦＥＴとにより構成されるものである。
量素子と、書き込み、読み出し用のスイッチング手段と
してのＭＩＳＦＥＴとにより構成されるものである。
このメモリ・セルは半導体集積回路で構成されるところ
より、メモリ・セルの占有面積を小さくして、集積度の
向上を図ることが望ましい。したがって、本発明の目的
とするところは、ＩＴＲＳ型メモリ・セルのセル面積を
小さくして集積度の向上を図った半導体メモリ装置を提
供することにある。
より、メモリ・セルの占有面積を小さくして、集積度の
向上を図ることが望ましい。したがって、本発明の目的
とするところは、ＩＴＲＳ型メモリ・セルのセル面積を
小さくして集積度の向上を図った半導体メモリ装置を提
供することにある。
以下、実施例にそって図面を参照し、本発明を具体的に
説明する。
説明する。
第１図ａ〜ｅおよび第２図は本発明の一例を説明するた
めの製造工程断面図である。
めの製造工程断面図である。
本発明においては、ＩＴＲＳ型メモリ・セルのセル面積
を小さくするため、スイッチング素子としてＣＣＤ（電
荷結合素子）の原理を利用したＭＩＳＦＥＴを用いるも
のである。具体的には同図に示すような製造工程により
メモリ・セルを形成する。【ａ｝ ｎ‐型半導体基板１
上にフィールド絶縁膜となるＳｉ０２膜２を形成す‐る
。‘ｂ｝ スイッチングＭＩＳＦＥＴおよびＭＩＳ容量
素子を形成すべき半導体領域上のＳｉ０２膜２を選択的
に除去し、然る後ゲート絶縁膜となるべき薄いＳｉ０２
膜２′を形成する。
を小さくするため、スイッチング素子としてＣＣＤ（電
荷結合素子）の原理を利用したＭＩＳＦＥＴを用いるも
のである。具体的には同図に示すような製造工程により
メモリ・セルを形成する。【ａ｝ ｎ‐型半導体基板１
上にフィールド絶縁膜となるＳｉ０２膜２を形成す‐る
。‘ｂ｝ スイッチングＭＩＳＦＥＴおよびＭＩＳ容量
素子を形成すべき半導体領域上のＳｉ０２膜２を選択的
に除去し、然る後ゲート絶縁膜となるべき薄いＳｉ０２
膜２′を形成する。
‘ｃ｝ 上記Ｓｉ０２膜２′のうち、スイッチングＭＩ
ＳＦＥＴのソース（ビットラインに接続されるべき領域
）を形成すべき半導体領域上のＳｉ０２膜２′を選択的
に除去する。
ＳＦＥＴのソース（ビットラインに接続されるべき領域
）を形成すべき半導体領域上のＳｉ０２膜２′を選択的
に除去する。
‘ｄ｝ 多結晶シリコン層３を上記基体表面のＭＩＳ容
量のゲート電極およびビットラインとなるべき部分に選
択的に形成する。
量のゲート電極およびビットラインとなるべき部分に選
択的に形成する。
このとき、ビットラインとなるべき多結晶シリコン層３
は、スイッチングＭＩＳＦＥＴのソース領域となるべき
部分において基板１表面と直接接続されるものとなる。
（ｅ）半導体不純物（例えばホウ素）をディポジション
し、多結晶シリコン層３を液体化する。
は、スイッチングＭＩＳＦＥＴのソース領域となるべき
部分において基板１表面と直接接続されるものとなる。
（ｅ）半導体不純物（例えばホウ素）をディポジション
し、多結晶シリコン層３を液体化する。
次に熱処理によって上記ＭＩＳＦＥＴのソース領域４を
拡散形成するとともに、導電性多結晶シリコン３′の表
面に絶縁性を有する多結晶シリコン熱酸化膜３″を形成
する。然る後、第２図に示すように、上記多結晶シリコ
ン熱酸化膜３″を介して上記同様な導電性多結晶シリコ
ン層によるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容
量素子のゲート電極３′およびソース領域４にオーバー
ラップするように選択的に形成する。
拡散形成するとともに、導電性多結晶シリコン３′の表
面に絶縁性を有する多結晶シリコン熱酸化膜３″を形成
する。然る後、第２図に示すように、上記多結晶シリコ
ン熱酸化膜３″を介して上記同様な導電性多結晶シリコ
ン層によるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容
量素子のゲート電極３′およびソース領域４にオーバー
ラップするように選択的に形成する。
次に、このとき、ワードラインを構成するアルミニウム
配線層を上記ＭＩＳＦＥＴのゲートと接続するように形
成し、表面保護のためのＰＳ膜を形成する（図示せず）
。なお、同図においては２ビット分のメモリ・セル断面
図を示すものである。以上説明したＩＴＲＳ型メモリ・
セルにおいては、肌Ｓ容量素子を構成するゲート電極に
は常時所定の電源電圧が印加され、このゲート電極直下
の半導体領域は空乏層化されているものである。
配線層を上記ＭＩＳＦＥＴのゲートと接続するように形
成し、表面保護のためのＰＳ膜を形成する（図示せず）
。なお、同図においては２ビット分のメモリ・セル断面
図を示すものである。以上説明したＩＴＲＳ型メモリ・
セルにおいては、肌Ｓ容量素子を構成するゲート電極に
は常時所定の電源電圧が印加され、このゲート電極直下
の半導体領域は空乏層化されているものである。
したがって、本発明のようにスイッチング肌ＳＦＥＴの
ドレィン（ＭＩＳ容量素子に援続されるべき領域）を省
略するものとしても、ＭＩＳ容量素子のゲート電極とＭ
ＩＳＦＥＴのゲート電極との間隔が絶縁膜の膜厚である
１０００Ａ〜２０００Ａ程度しか離れていないことによ
り、両者のゲート電極による空乏層の拡がりが互いに重
なり合うため、上記ドレィン領域がなくともキヤリャの
伝達を行なうことができ、スイッチング素子として作用
する。
ドレィン（ＭＩＳ容量素子に援続されるべき領域）を省
略するものとしても、ＭＩＳ容量素子のゲート電極とＭ
ＩＳＦＥＴのゲート電極との間隔が絶縁膜の膜厚である
１０００Ａ〜２０００Ａ程度しか離れていないことによ
り、両者のゲート電極による空乏層の拡がりが互いに重
なり合うため、上記ドレィン領域がなくともキヤリャの
伝達を行なうことができ、スイッチング素子として作用
する。
このことは、ＣＣＤ（電荷結合素子）の動作原理と同様
のものであることより容易に理解されよう。このことよ
り、上記ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴの
ゲート電極とは少くとも３仏以内であればよい。以上の
ことより、本発明に係るメモリ・セルのパターン図は、
第３図に示すように、スイッチングＭＩＳＦＥＴのドレ
ィン領域が省略できるため、第４図に示すような従来の
メモリ・セルに比して明らかなようにその占有面積が小
さくできる。
のものであることより容易に理解されよう。このことよ
り、上記ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴの
ゲート電極とは少くとも３仏以内であればよい。以上の
ことより、本発明に係るメモリ・セルのパターン図は、
第３図に示すように、スイッチングＭＩＳＦＥＴのドレ
ィン領域が省略できるため、第４図に示すような従来の
メモリ・セルに比して明らかなようにその占有面積が小
さくできる。
なお、第３図において、６はアルミニウム配線により構
成されたワードラインである。Ｃ，，Ｃ２は上記ワード
ラインとＭＩＳＦＥＴのゲート電極との接続点であり、
第３図からわかるようにスイッチングＭＩＳＦＥＴ上か
ら離れた場所に形成されている。上記Ｃ，に接続される
ワードライン６とＣ２に接続されるワードライン６とは
それらの間にＭＩＳＦＥＴを挟むように延びている。ま
た、第４図において、ビットラインは拡散層より構成さ
れるものであるのに対し、第３図に示すように本発明に
係るビットラインは導電性多結晶シリコン層３′で構成
している。
成されたワードラインである。Ｃ，，Ｃ２は上記ワード
ラインとＭＩＳＦＥＴのゲート電極との接続点であり、
第３図からわかるようにスイッチングＭＩＳＦＥＴ上か
ら離れた場所に形成されている。上記Ｃ，に接続される
ワードライン６とＣ２に接続されるワードライン６とは
それらの間にＭＩＳＦＥＴを挟むように延びている。ま
た、第４図において、ビットラインは拡散層より構成さ
れるものであるのに対し、第３図に示すように本発明に
係るビットラインは導電性多結晶シリコン層３′で構成
している。
このためビットラインの寄生容量が小さくできるため、
次式ｍから明らかなように出力検出レベル△Ｖが大きく
とれる。△Ｖ＝；善三Ｑ 肌小 ここで、ＣｓはＭＩＳ容量素子の容量値であり、Ｃｏは
ビットラインの寄生容量の容量値であり、Ｑは蓄積電荷
量である。
次式ｍから明らかなように出力検出レベル△Ｖが大きく
とれる。△Ｖ＝；善三Ｑ 肌小 ここで、ＣｓはＭＩＳ容量素子の容量値であり、Ｃｏは
ビットラインの寄生容量の容量値であり、Ｑは蓄積電荷
量である。
このことにより、１つのビットラインは接続できるメモ
リ・セルの数を多くすることができるから、上記集積度
の向上と合いまって大記憶容量化が図れる。本発明は前
記実施例に限定されず種々の実施形態を探ることができ
る。例えば、ＭＩＳ容量素子のゲート電極、ＭＩＳＦＥ
Ｔのゲート電極とは少なくとも３ｙ以内に近接し、かつ
絶縁分離されるものであればどう構成するものであって
もよい。
リ・セルの数を多くすることができるから、上記集積度
の向上と合いまって大記憶容量化が図れる。本発明は前
記実施例に限定されず種々の実施形態を探ることができ
る。例えば、ＭＩＳ容量素子のゲート電極、ＭＩＳＦＥ
Ｔのゲート電極とは少なくとも３ｙ以内に近接し、かつ
絶縁分離されるものであればどう構成するものであって
もよい。
さらに、第３図において、ワードライン６を導電性多結
晶シリコン層で縦方向に構成し、ビットライン３′をア
ルミニウム配線により横方向に構成するものとしてもよ
い。
晶シリコン層で縦方向に構成し、ビットライン３′をア
ルミニウム配線により横方向に構成するものとしてもよ
い。
また、ＭＩＳＦＥＴはｎチャンネル型ＭＩＳＦＥＴであ
ってもよいことはいうまでもないであろう。
ってもよいことはいうまでもないであろう。
【図面の簡単な説明】
第１図ａ〜ｅおよび第２図は本発明に係る半導体メモリ
装置の製造工程断面図の一例を示し、第３図はその平面
図を示し、第４図は従来のＩＴＲＳ型メモリ・セルの平
面図の一一例を示すものである。 １…・・・基板、２，２′・・・・・・Ｓｉ０２膜、３
・・・・・・多結晶シリコン層、３′・・・・・・導電
性多結晶シリコン層、３″・・・・・・多結晶シリコン
熱酸化膜、４・…・・ソース、４′…・・・ドレィン、
５・・・・・・ゲート電極（導電性多結晶シリコン層）
、６……ワードライン（アルミニウム配線層）。 第１図 第２図 第３図 第４図
装置の製造工程断面図の一例を示し、第３図はその平面
図を示し、第４図は従来のＩＴＲＳ型メモリ・セルの平
面図の一一例を示すものである。 １…・・・基板、２，２′・・・・・・Ｓｉ０２膜、３
・・・・・・多結晶シリコン層、３′・・・・・・導電
性多結晶シリコン層、３″・・・・・・多結晶シリコン
熱酸化膜、４・…・・ソース、４′…・・・ドレィン、
５・・・・・・ゲート電極（導電性多結晶シリコン層）
、６……ワードライン（アルミニウム配線層）。 第１図 第２図 第３図 第４図
Claims (1)
- １ 第１導電型の半導体基板表面に選択的に形成された
第２導電型の半導体領域、上記半導体領域に接続し上記
半導体領域上から半導体領域が形成されていない上記半
導体基板上に延びる第１の導電体層、上記第１の導電層
を挾むように対向し、かつ上記第１の導電体層から離間
して形成された第１及び第２の容量素子、上記第１の容
量素子と上記第１の導電体層との間に形成された第１の
スイツチングＭＩＳＦＥＴ、上記第２の容量素子と前記
第１の導電体層との間に形成された第２のスイツチング
ＭＩＳＦＥＴからなり、上記第１のスイツチングＭＩＳ
ＦＥＴと第１の容量素子とで第１のメモリセルを構成し
、上記第２のスイツチングＭＩＳＦＥＴと第２の容量素
子とで第２のメモリセルを構成するものであつて、上記
第１の導電体層をビツトラインとし、上記第１の容量素
子の一方の電極は上記半導体基板上に形成された第２の
導電体層からなり、上記第２の容量素子の一方の電極は
上記半導体基板上に形成された第３の導電体層からなり
、上記第１のスイツチングＭＩＳＦＥＴのゲート電極は
上記第１のスイツチングＭＩＳＦＥＴ上から上記第１の
スイツチングＭＩＳＦＥＴが形成されない上記導電体基
板上に延在して形成された第４の導電体層からなり、上
記第２のスイツチングＭＩＳＦＥＴのゲート電極は上記
第２のスイツチングＭＩＳＦＥＴ上から上記第２のスイ
ツチングＭＩＳＦＥＴが形成されない上記半導体基板上
で上記第１のスイツチングＭＩＳＦＥＴのゲート電極が
延在する方向とは反対の方向に延在して形成された第５
の導電体層からなり、かつ、上記第１のスイツチングＭ
ＩＳＦＥＴが形成されない上記半導体基板上の第４の導
電体層に接続し上記第１の導電体層を横切る方向に延び
る第１のワードラインとなる第６の導電体層と、上記第
２のスイツチングＭＩＳＦＥＴが形成されない上記半導
体基板上の第５の導電体層に接続し上記第１の導電体層
を横切るとともに上記第６の導電体層に対し実質的に並
行するように形成された第２のワードラインとなる第７
の導電体層とを有することを特徴とする半導体メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231320A JPS6030109B2 (ja) | 1983-12-09 | 1983-12-09 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231320A JPS6030109B2 (ja) | 1983-12-09 | 1983-12-09 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076738A Division JPS5925388B2 (ja) | 1982-05-10 | 1982-05-10 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112649A JPS59112649A (ja) | 1984-06-29 |
| JPS6030109B2 true JPS6030109B2 (ja) | 1985-07-15 |
Family
ID=16921781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231320A Expired JPS6030109B2 (ja) | 1983-12-09 | 1983-12-09 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030109B2 (ja) |
-
1983
- 1983-12-09 JP JP58231320A patent/JPS6030109B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112649A (ja) | 1984-06-29 |
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