JPS5925388B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5925388B2 JPS5925388B2 JP57076738A JP7673882A JPS5925388B2 JP S5925388 B2 JPS5925388 B2 JP S5925388B2 JP 57076738 A JP57076738 A JP 57076738A JP 7673882 A JP7673882 A JP 7673882A JP S5925388 B2 JPS5925388 B2 JP S5925388B2
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- semiconductor substrate
- capacitive element
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲＳ）型メモリ・セルを対象とする。
ａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）容量素子とスイッチングＭＩＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）とからなる１トランジスタ（
ＴＲＳ）型メモリ・セルを対象とする。
ＩＴＲＳ型メモリ・セルは記憶手段としてのＭＩＳ容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の向上
を図ることが望ましい。したがつて、本発明の目的とす
るところは、１ＴＲＳ型メモリ・セルのセル面積を小さ
くして集積度の向上を図つた半導体メモリ装置を提供す
ることにある。
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。この
メモリ・セルは半導体集積回路で構成されるところより
、メモリ・セルの占有面積を小さくして、集積度の向上
を図ることが望ましい。したがつて、本発明の目的とす
るところは、１ＴＲＳ型メモリ・セルのセル面積を小さ
くして集積度の向上を図つた半導体メモリ装置を提供す
ることにある。
本発明の要旨は、第１導電型の半導体基板に形成された
ビットラインおよびワードラインと、これらに関連して
形成された容量素子およびスイッチングＭＩＳＦＥＴか
ら構成されたメモリセルとを包含する半導体メモリ装置
であつて、前記ビットラインは半導体基板の所定領域表
面に選択的に形成された第２導電型の半導体領域とこの
半導体領域に接続される第１の多結晶シリコン層とによ
つて構成され、前記容量素子の一電極は半導体基板の他
の所定領域上に形成された第２の多結晶シリコン層によ
つて構成され、前記スイツチングＭＩＳＦＥＴのゲート
電極は、その一部が絶縁膜を介して上記容量素子の一電
極にオーバーラツプすると共に前記ビツトラインと前記
容量素子との間の前記スイツチングＭＩＳＦＥＴが形成
されるべき半導体基板の所定領域上及び前記ビツトライ
ンと前記容量素子との間の前記スイツチングＭＩＳＦＥ
Ｔが形成されない半導体基板上に存在するように、前記
半導体基板土に絶縁膜を介して形成された第３の多結晶
シリコン層によつて構成され、さらに、前記ワードライ
ンは前記スイツチングＭＩＳＦＥＴが形成されない半導
体基板上に存在する第３の多結晶シリコン層の一部と電
気的に接続されかつ前記第１多結晶シリコン層上、第２
多結晶シリコン層上及び第３多結晶シリコン層上の一部
を横切つて形成されるアルミニウム配線から成ることを
特徴とする半導体メモリ装置にある。以下実施例にそつ
て図面を参照し、本発明を具体的に説明する。
ビットラインおよびワードラインと、これらに関連して
形成された容量素子およびスイッチングＭＩＳＦＥＴか
ら構成されたメモリセルとを包含する半導体メモリ装置
であつて、前記ビットラインは半導体基板の所定領域表
面に選択的に形成された第２導電型の半導体領域とこの
半導体領域に接続される第１の多結晶シリコン層とによ
つて構成され、前記容量素子の一電極は半導体基板の他
の所定領域上に形成された第２の多結晶シリコン層によ
つて構成され、前記スイツチングＭＩＳＦＥＴのゲート
電極は、その一部が絶縁膜を介して上記容量素子の一電
極にオーバーラツプすると共に前記ビツトラインと前記
容量素子との間の前記スイツチングＭＩＳＦＥＴが形成
されるべき半導体基板の所定領域上及び前記ビツトライ
ンと前記容量素子との間の前記スイツチングＭＩＳＦＥ
Ｔが形成されない半導体基板上に存在するように、前記
半導体基板土に絶縁膜を介して形成された第３の多結晶
シリコン層によつて構成され、さらに、前記ワードライ
ンは前記スイツチングＭＩＳＦＥＴが形成されない半導
体基板上に存在する第３の多結晶シリコン層の一部と電
気的に接続されかつ前記第１多結晶シリコン層上、第２
多結晶シリコン層上及び第３多結晶シリコン層上の一部
を横切つて形成されるアルミニウム配線から成ることを
特徴とする半導体メモリ装置にある。以下実施例にそつ
て図面を参照し、本発明を具体的に説明する。
第１図ａ−ｅおよび第２図は本発明の一例を説明するた
めの製造工程断面図である０本発明においては、１ＴＲ
Ｓ型メモリ・セルのセル面積を小さくするため、スイツ
チング素子としてＣＣＤ（電荷結合素子）の原理を利用
したＭＩＳＦＥＴを用いるものである。
めの製造工程断面図である０本発明においては、１ＴＲ
Ｓ型メモリ・セルのセル面積を小さくするため、スイツ
チング素子としてＣＣＤ（電荷結合素子）の原理を利用
したＭＩＳＦＥＴを用いるものである。
具体的には同図に示すような製造工程によりメモリ・セ
ルを形成する。（ａ） ｎ一型半導体基板１上にフイー
ルド絶縁膜となるＳｉＯ２膜２を形成する。（ｂ）スイ
ツチングＭＩＳＦＥＴおよびＭＩＳ容量素子を形成すべ
き半導体領域上のＳｉＯ２膜２を選択的に除去し、然る
後ゲート絶縁膜となるべき薄いＳｉＯ２膜２′を形成す
る。
ルを形成する。（ａ） ｎ一型半導体基板１上にフイー
ルド絶縁膜となるＳｉＯ２膜２を形成する。（ｂ）スイ
ツチングＭＩＳＦＥＴおよびＭＩＳ容量素子を形成すべ
き半導体領域上のＳｉＯ２膜２を選択的に除去し、然る
後ゲート絶縁膜となるべき薄いＳｉＯ２膜２′を形成す
る。
（ｃ）上記ＳｉＯ２膜２′のうち、スイツチングＭＩＳ
ＦＥＴのソース（ビツトラインに接続されるべき領域）
を形成すべき半導体領域上のＳｉＯ２膜２′を選択的に
除去する。
ＦＥＴのソース（ビツトラインに接続されるべき領域）
を形成すべき半導体領域上のＳｉＯ２膜２′を選択的に
除去する。
（ｄ）多結晶シリコン層３を上記基体表面のＭＩＳ容量
のゲート電極およびビツトラインとなるべき部分に選択
的に形成する。
のゲート電極およびビツトラインとなるべき部分に選択
的に形成する。
このとき、ビツトラインとなるべき多結晶シリコン層３
は、スイツチングＭＩＳＦＥＴのソース領域となるべき
部分において基板１表面と直接接続されるものとなる。
（ｅ）半導体不純物（例えばホウ素）をデイポジシヨン
し、多結晶シリコン層３を導体化する。
は、スイツチングＭＩＳＦＥＴのソース領域となるべき
部分において基板１表面と直接接続されるものとなる。
（ｅ）半導体不純物（例えばホウ素）をデイポジシヨン
し、多結晶シリコン層３を導体化する。
次に熱処理によつて上記ＭＩＳＦＥＴのソース領域４を
拡散形成するとともに、導電性多結晶シリコン３′の表
面に絶縁性を有する多結晶シリコン熱酸化膜３″を形成
する。然る後、第２図に示すように、上記多結晶シリコ
ン熱酸化膜３″を介して上記同様な導電性多結晶シリコ
ン層によるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容
量素子のゲート電極３′およびソース領域４にオーバー
ラツプするように選択的に形成する。
拡散形成するとともに、導電性多結晶シリコン３′の表
面に絶縁性を有する多結晶シリコン熱酸化膜３″を形成
する。然る後、第２図に示すように、上記多結晶シリコ
ン熱酸化膜３″を介して上記同様な導電性多結晶シリコ
ン層によるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容
量素子のゲート電極３′およびソース領域４にオーバー
ラツプするように選択的に形成する。
次に、このとき、ワードラインを構成するアルミニウム
配線層を上記ＭＩＳＦＥＴのゲートと接続するように形
成し、表面保護のためのＰＳＧ膜を形成する（図示せず
）。なお、同図においては２ビツト分のメモリ・セルの
断面図を示すものである。以上説明した１ＴＲＳ型メモ
リ・セルにおいては、ＭＩＳ容量素子を構成するゲート
電極には常時所定の電源電圧が印加され、このゲート電
極直下の半導体領域は空乏層化されているものである。
配線層を上記ＭＩＳＦＥＴのゲートと接続するように形
成し、表面保護のためのＰＳＧ膜を形成する（図示せず
）。なお、同図においては２ビツト分のメモリ・セルの
断面図を示すものである。以上説明した１ＴＲＳ型メモ
リ・セルにおいては、ＭＩＳ容量素子を構成するゲート
電極には常時所定の電源電圧が印加され、このゲート電
極直下の半導体領域は空乏層化されているものである。
したがつて、本発明のようにスイツチングＭＩＳＦＥＴ
のドレイン（ＭＩＳ容量素子に接続されるべき領域）を
省略するものとしても、ＭＩＳ容量素子のゲート電極と
ＭＩＳＦＥＴのゲート電極との間隔が絶縁膜の膜厚であ
る１０００λ〜２０００λ程度しか離れていないことに
より、両者のゲート電極による空乏層の拡がりが互いに
重なり合うため、上記ドレイン領域がなくともキャリャ
の伝達を行なうことができ、スイツチング素子として作
用する。
のドレイン（ＭＩＳ容量素子に接続されるべき領域）を
省略するものとしても、ＭＩＳ容量素子のゲート電極と
ＭＩＳＦＥＴのゲート電極との間隔が絶縁膜の膜厚であ
る１０００λ〜２０００λ程度しか離れていないことに
より、両者のゲート電極による空乏層の拡がりが互いに
重なり合うため、上記ドレイン領域がなくともキャリャ
の伝達を行なうことができ、スイツチング素子として作
用する。
このことは、ＣＣＤ（電荷結合素子）の動作原理と同様
のものであることより容易に理解されよう。このことよ
り、上記ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴの
ゲート電極とは少くなくとも３μ以内であればよい。以
上のことより、本発明に係るメモリ・セルのパターン図
は、第３図に示すように、スイツチングＭＩＳＦＥＴの
ドレイン領域が省略できるため、第４図に示すような従
来のメモリ・セルに比して明らかなようにその占有面積
が小さくできる。なお、第３図にお℃・て、６はアルミ
ニウム配線により構成されたワードラインであり、Ｃｌ
，Ｃ２はワードラインとＭＩＳＦＥＴのゲート電極との
接続点である。また、第４図において、ビツトラインは
拡散層により構成されるものであるのに対し、第３図に
示すように本発明に係るビツトラインは導電性多結晶シ
リコン層で構成している。このためビツトラインの寄生
容量が小さくできるため、次式１から明らかなように出
力検出レペル△が大きくとれる。ここで、ＣｓはＭＩＳ
容量素子の容量値であり、ＣＤはビツトラインの寄生容
量の容量値であり、Ｑは蓄積電荷量である０このことよ
り、１つのビツトラインに接続できるメモリ・セルの数
を多くすることができるから、上記集積度の向上と合い
まつて大記憶容量化が図れる。
のものであることより容易に理解されよう。このことよ
り、上記ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴの
ゲート電極とは少くなくとも３μ以内であればよい。以
上のことより、本発明に係るメモリ・セルのパターン図
は、第３図に示すように、スイツチングＭＩＳＦＥＴの
ドレイン領域が省略できるため、第４図に示すような従
来のメモリ・セルに比して明らかなようにその占有面積
が小さくできる。なお、第３図にお℃・て、６はアルミ
ニウム配線により構成されたワードラインであり、Ｃｌ
，Ｃ２はワードラインとＭＩＳＦＥＴのゲート電極との
接続点である。また、第４図において、ビツトラインは
拡散層により構成されるものであるのに対し、第３図に
示すように本発明に係るビツトラインは導電性多結晶シ
リコン層で構成している。このためビツトラインの寄生
容量が小さくできるため、次式１から明らかなように出
力検出レペル△が大きくとれる。ここで、ＣｓはＭＩＳ
容量素子の容量値であり、ＣＤはビツトラインの寄生容
量の容量値であり、Ｑは蓄積電荷量である０このことよ
り、１つのビツトラインに接続できるメモリ・セルの数
を多くすることができるから、上記集積度の向上と合い
まつて大記憶容量化が図れる。
本発明は前記実施例に限定されず種々の実施形態を採る
ことができる。
ことができる。
例えば、ＭＩＳ容量素子のゲート電極、ＭＩＳＦＥＴの
ゲート電極とは少なくとも３μ以内に近接し、かつ絶縁
分離されるものであればどう構成するものであつてもよ
い。
ゲート電極とは少なくとも３μ以内に近接し、かつ絶縁
分離されるものであればどう構成するものであつてもよ
い。
また、ＭＩＳＦＥＴはｎチャンネル型ＭＩＳＦＥＴであ
つてもよいことはいうまでもないであろうＯ
つてもよいことはいうまでもないであろうＯ
第１図ａ−ｅおよび第２図は本発明に係る半導体メモリ
装置の製造工程断面図の一例を示し、第３図はその平面
図を示し、第４図は従来の１ＴＲＳ型メモリ・セルの平
面図の一例を示すものである〇１・・・・・・基板、２
，２ｔ・・・・・ＳｉＯ２膜、３・・・・・・多結晶シ
リコン層、ｙ・・・・・・導電性多結晶シリコン層、３
″・・・・・・多結晶シリコン熱酸化膜、４・・・・・
・ソース、４ｔ・・・・・ドレイン、５・・・・・・ゲ
ート電極（導電性多結晶シリコン層）、６・・・・・・
ワードライン（アルミニウム配線層）。
装置の製造工程断面図の一例を示し、第３図はその平面
図を示し、第４図は従来の１ＴＲＳ型メモリ・セルの平
面図の一例を示すものである〇１・・・・・・基板、２
，２ｔ・・・・・ＳｉＯ２膜、３・・・・・・多結晶シ
リコン層、ｙ・・・・・・導電性多結晶シリコン層、３
″・・・・・・多結晶シリコン熱酸化膜、４・・・・・
・ソース、４ｔ・・・・・ドレイン、５・・・・・・ゲ
ート電極（導電性多結晶シリコン層）、６・・・・・・
ワードライン（アルミニウム配線層）。
Claims (1)
- １ 第１導電型の半導体基板に形成されたビットライン
およびワードラインと、これらに関連して形成された容
量素子およびスイッチングＭＩＳＦＥＴから構成された
メモリセルとを包含する半導体メモリ装置であつて、前
記ビットラインは半導体基板の所定領域表面に選択的に
形成された第２導電型の半導体領域とこの半導体領域に
接続される第１の多結晶シリコン層とによつて構成され
、前記容量素子の一電極は半導体基板の他の所定領域上
に形成された第２の多結晶シリコン層によつて構成され
、前記スイッチングＭＩＳＦＥＴのゲート電極は、その
一部が絶縁膜を介して上記容量素子の一電極にオーバー
ラップすると共に前記ビットラインと前記容量素子との
間の前記スイッチングＭＩＳＦＥＴが形成されるべき半
導体基板の所定領域上及び前記ビットラインと前記容量
素子との間の前記スイッチングＭＩＳＦＥＴが形成され
ない半導体基板上に存在するように、前記半導体基板上
に絶縁膜を介して形成された第３の多結晶シリコン層に
よつて構成され、さらに、前記ワードラインは前記スイ
ッチングＭＩＳＦＥＴが形成されない半導体基板上に存
在する第３の多結晶シリコン層の一部と電気的に接続さ
れかつ前記第１多結晶シリコン層上、第２多結晶シリコ
ン層上及び第３多結晶シリコン層上の一部を横切つて形
成されるアルミニウム配線から成ることを特徴とする半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076738A JPS5925388B2 (ja) | 1982-05-10 | 1982-05-10 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076738A JPS5925388B2 (ja) | 1982-05-10 | 1982-05-10 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50066563A Division JPS51142932A (en) | 1975-06-04 | 1975-06-04 | Semiconductor memory devices |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231320A Division JPS6030109B2 (ja) | 1983-12-09 | 1983-12-09 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57210666A JPS57210666A (en) | 1982-12-24 |
| JPS5925388B2 true JPS5925388B2 (ja) | 1984-06-16 |
Family
ID=13613933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076738A Expired JPS5925388B2 (ja) | 1982-05-10 | 1982-05-10 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925388B2 (ja) |
-
1982
- 1982-05-10 JP JP57076738A patent/JPS5925388B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57210666A (en) | 1982-12-24 |
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