JPS5832790B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS5832790B2 JPS5832790B2 JP55127228A JP12722880A JPS5832790B2 JP S5832790 B2 JPS5832790 B2 JP S5832790B2 JP 55127228 A JP55127228 A JP 55127228A JP 12722880 A JP12722880 A JP 12722880A JP S5832790 B2 JPS5832790 B2 JP S5832790B2
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- Japan
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- misfet
- gate electrode
- memory device
- switching
- polycrystalline silicon
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、特にＭＩＳ（Ｍｅｔ
ａｌ −Ｉｎｓｕ ｌ ａｔｏｒ−８ｅｍ １ｃｏｎ
ｄｕｃ ｔｏｒ）容量素子とスイッチングＭＩＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）とからなるｌ
トランジスタ（ＴＲ８）型メモリ・セルを対象とする。
ａｌ −Ｉｎｓｕ ｌ ａｔｏｒ−８ｅｍ １ｃｏｎ
ｄｕｃ ｔｏｒ）容量素子とスイッチングＭＩＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）とからなるｌ
トランジスタ（ＴＲ８）型メモリ・セルを対象とする。
ＬＴＲ８型メモリ・セルは記憶手段としてのＭＩＳ容量
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。
素子と、書き込み、読み出し用のスイッチング手段とし
てのＭＩＳＦＥＴとにより構成されるものである。
このメモリ・セルは半導体集積回路で構成されるところ
より、メモリ・セルの占有［１ｔｉｔを小さくして、集
積度の向上および高速化を図ることが望ましい。
より、メモリ・セルの占有［１ｔｉｔを小さくして、集
積度の向上および高速化を図ることが望ましい。
したがって、本発明の目的とするところは、１ＴＲ８型
メモリ・セルのセル面積を小さくして集積度の向上およ
び書き込み、読み出しの高速化を図った半導体メモリ装
置を提供することにある。
メモリ・セルのセル面積を小さくして集積度の向上およ
び書き込み、読み出しの高速化を図った半導体メモリ装
置を提供することにある。
上記目的を達成するための本発明の基本的構成は、それ
ぞれ容量素子とスイッチングＭＩＳＦＥＴによって構成
された複数の１トランジスタ型メモリ・セルより威る半
導体メモリ装置において、上記スイッチングＭＩＳＦＥ
Ｔのドレインもしくはソース領域に接続されるビットラ
インが半導体層によって形成され、上記スイッチングＭ
ＩＳＦＥＴのゲート電極に接続されるワードラインが金
属層によって形成されていることを特徴とするものであ
る。
ぞれ容量素子とスイッチングＭＩＳＦＥＴによって構成
された複数の１トランジスタ型メモリ・セルより威る半
導体メモリ装置において、上記スイッチングＭＩＳＦＥ
Ｔのドレインもしくはソース領域に接続されるビットラ
インが半導体層によって形成され、上記スイッチングＭ
ＩＳＦＥＴのゲート電極に接続されるワードラインが金
属層によって形成されていることを特徴とするものであ
る。
以下、実施例にそって図面を参照し、本発明を具体的に
説明する。
説明する。
第１図ａ ”−ｅおよび第２図は本発明の詳細な説明す
るための製造工程断面図である。
るための製造工程断面図である。
本発明においては、１ＴＲ８型メモリ・セルのセル面積
を小さくするため、スイッチング素子としてＣＣＤ（電
荷結合素子）の原理を利用したＭＩＳＦＥＴを用いるも
のである。
を小さくするため、スイッチング素子としてＣＣＤ（電
荷結合素子）の原理を利用したＭＩＳＦＥＴを用いるも
のである。
具体的には同図に示すような製造工程によりメモリ・セ
ルを形成する。
ルを形成する。
（ａ） 、−型半導体基板１上にフィールド絶縁膜と
なるＳ ｉＯ２膜２を形成する。
なるＳ ｉＯ２膜２を形成する。
（ｂ） スイッチングＭＩＳＦＥＴおよびＭＩＳ容量
素子を形成すべき半導体領域上のＳｉＯ２膜２を選択的
に除去し、然る後ゲート絶縁膜となるべき薄いＳｉＯ２
膜２′を形成する。
素子を形成すべき半導体領域上のＳｉＯ２膜２を選択的
に除去し、然る後ゲート絶縁膜となるべき薄いＳｉＯ２
膜２′を形成する。
（ｃ） 上記ＳｉＯ２膜２′のうち、スイッチングＭ
ＩＳ−ＦＥＴのソース（ビットラインに接続されるべき
領域）を形成すべき半導体領域上のＳｉＯ２膜２′を選
択的に除去する。
ＩＳ−ＦＥＴのソース（ビットラインに接続されるべき
領域）を形成すべき半導体領域上のＳｉＯ２膜２′を選
択的に除去する。
（ｄ） 多結晶シリコン層３を上記基体表面のＭＩＳ
容量のゲート電極およびビットラインとなるべき部分に
選択的に形成する。
容量のゲート電極およびビットラインとなるべき部分に
選択的に形成する。
このとき、ビットインとなるべき多結晶シリコン層３は
、スイッチングＭＩＳＦＥＴのソース領域となるべき部
分において基板１表面と直接接続されるものとなる。
、スイッチングＭＩＳＦＥＴのソース領域となるべき部
分において基板１表面と直接接続されるものとなる。
（ｅ） 半導体不純物（例えばホウ素）をディポジシ
ョンし、多結晶シリコン層３を導体化する。
ョンし、多結晶シリコン層３を導体化する。
次に熱処理によって上記ＭＩＳＦＥＴのソース領域４を
拡散形成するとともに、導電性多結晶シリコン３′の表
向に絶縁性を有する多結晶シリコン熱酸化膜３″を形成
する。
拡散形成するとともに、導電性多結晶シリコン３′の表
向に絶縁性を有する多結晶シリコン熱酸化膜３″を形成
する。
然る後、第２図に示すように、上記多結晶シリコン熱酸
化膜３″を介して上記同様な導電性多結晶シリコン膜に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子
のゲート電極３′およびソース領域４にオーバーラツプ
するように選択的に形成する。
化膜３″を介して上記同様な導電性多結晶シリコン膜に
よるＭＩＳＦＥＴのゲート電極５を上記ＭＩＳ容量素子
のゲート電極３′およびソース領域４にオーバーラツプ
するように選択的に形成する。
次に、このとき、ワードラインを構成するアルミニウム
配線層を上記ＭＩＳＦＥＴのゲートと接続するように形
威し、表面保護のためのＰＳＧ膜を形成する（図示せず
）。
配線層を上記ＭＩＳＦＥＴのゲートと接続するように形
威し、表面保護のためのＰＳＧ膜を形成する（図示せず
）。
なお、同図においては２ビット分のメモリ・セルの断面
図を示すものである。
図を示すものである。
以上説明したｌＴＲ８型メモリ・セルにおいては、ＭＩ
Ｓ容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
Ｓ容量素子を構成するゲート電極には常時所定の電源電
圧が印加され、このゲート電極直下の半導体領域は空乏
層化されているものである。
したがって、本発明のようにスイッチングＭＩＳＦＥＴ
の一方の領域、例えばドレイン（ＭＩＳ容量素子に接続
されるべき領域）を省略するものとしても、ＭＩＳ容量
素子のゲート電極とＭＩＳ−ＦＥＴのゲート電極との間
隔が絶縁膜の膜厚である１０００人〜２００人程要しか
離れていないことにより、両者のゲート電極による空乏
層の拡がりが互いに重なり合うため、上記ドレイン領域
がなくともキャリアの伝達を行なうことができ、スイッ
チング素子として作用する。
の一方の領域、例えばドレイン（ＭＩＳ容量素子に接続
されるべき領域）を省略するものとしても、ＭＩＳ容量
素子のゲート電極とＭＩＳ−ＦＥＴのゲート電極との間
隔が絶縁膜の膜厚である１０００人〜２００人程要しか
離れていないことにより、両者のゲート電極による空乏
層の拡がりが互いに重なり合うため、上記ドレイン領域
がなくともキャリアの伝達を行なうことができ、スイッ
チング素子として作用する。
このことは、ＣＣＤ（電荷結合素子つの動作原理と同様
のものであることより容易に理解されよう。
のものであることより容易に理解されよう。
すなわち、本発明によれば、上記絶縁膜の膜厚を制御す
ることによって容易にメモリセルとしての機能をもたら
すことができる。
ることによって容易にメモリセルとしての機能をもたら
すことができる。
以上のことより、本発明に係るメモリ・セルのパターン
は、ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴのゲー
ト電極とが別工程で形成されているため、第３図に示す
ように、それらゲート電極をオーバラップしてスイッチ
ングＭＩＳＦＥＴのドレイン領域を省略できる。
は、ＭＩＳ容量素子のゲート電極とＭＩＳＦＥＴのゲー
ト電極とが別工程で形成されているため、第３図に示す
ように、それらゲート電極をオーバラップしてスイッチ
ングＭＩＳＦＥＴのドレイン領域を省略できる。
それゆえ、第４図に示すようなＭＩＳ容量素子のゲート
電極３′とＭＩＳＦＥＴのゲート電極５とが一つの導電
性多結晶シリコン層のパターニングによって形成されて
いる従来のメモリ・セルに比シて明らかなようにその占
有面積が小さくできる。
電極３′とＭＩＳＦＥＴのゲート電極５とが一つの導電
性多結晶シリコン層のパターニングによって形成されて
いる従来のメモリ・セルに比シて明らかなようにその占
有面積が小さくできる。
なお、第３図において、６はアルミニウム配線により構
成されたワードラインであり、Ｃ１，Ｃ２はワードライ
ンとＭＩＳＦＥＴのゲート電極との接続点である。
成されたワードラインであり、Ｃ１，Ｃ２はワードライ
ンとＭＩＳＦＥＴのゲート電極との接続点である。
また、第４図において、ビットラインは拡散層により構
成されるものであるのに対し、第３図に示すように本発
明に係るビットラインは導電性多結晶シリコン層で構成
している。
成されるものであるのに対し、第３図に示すように本発
明に係るビットラインは導電性多結晶シリコン層で構成
している。
このためビットラインの寄生容量が小さくできるため、
次式（１）から明らかなように出力検出レベル△■が大
きくとれる。
次式（１）から明らかなように出力検出レベル△■が大
きくとれる。
ここで、Ｃ８はＭＩＳ容量素子の容量値であり、ＣＤは
ビットラインの寄生容量の容量値であり、Ｑは蓄積電荷
量である。
ビットラインの寄生容量の容量値であり、Ｑは蓄積電荷
量である。
このことより、１つのビットラインに接続できるメモリ
・セルの数を多くすることができるから、上記集積度の
向上と合いまって大記憶容量化が図れる。
・セルの数を多くすることができるから、上記集積度の
向上と合いまって大記憶容量化が図れる。
また、ワードラインは上述したように多結晶シリコン層
より比抵抗の小さいアルミニウムから成る金属配線層に
よって構成されているためメモリ・セルの書き込み、読
み出しが極めて速い。
より比抵抗の小さいアルミニウムから成る金属配線層に
よって構成されているためメモリ・セルの書き込み、読
み出しが極めて速い。
したがって、高速半導体メモリ装置が得られる。
上記ＭＩＳＦＥＴはｎチャンネル型ＭＩＳＦＥＴであっ
てもよいことはいうまでもないであろう。
てもよいことはいうまでもないであろう。
第１図ａ ”’−ｅおよび第２図は本発明に係る半導体
メモリ装置の製造工程断面図の一例を示し、第３図はそ
の平面図を示し、第４図は従来のｌＴＲ８型メモリ・セ
ルの平面図の一例を示すものである。 １・・・・・・基板、２，２′・・・・・・ＳｉＯ２膜
、３・・・・・・多結晶シリコン層、３′・・・・・・
導電性多結晶シリコン層、３″・・・・・・多結晶シリ
コン熱酸化膜、４・・・・・・ソース、４′・・・・・
・ドレイン、５・・・・・・ゲート電極（導電性多結晶
シリコン層）、６・・・・・・ワードライン（アルミニ
ウム配線層）。
メモリ装置の製造工程断面図の一例を示し、第３図はそ
の平面図を示し、第４図は従来のｌＴＲ８型メモリ・セ
ルの平面図の一例を示すものである。 １・・・・・・基板、２，２′・・・・・・ＳｉＯ２膜
、３・・・・・・多結晶シリコン層、３′・・・・・・
導電性多結晶シリコン層、３″・・・・・・多結晶シリ
コン熱酸化膜、４・・・・・・ソース、４′・・・・・
・ドレイン、５・・・・・・ゲート電極（導電性多結晶
シリコン層）、６・・・・・・ワードライン（アルミニ
ウム配線層）。
Claims (1)
- １ それぞれ容量素子とスイッチングＭＩＳＦＥＴによ
って構成された複数の１トランジスタ型メモリ・セルよ
り成る半導体メモリ装置において、上記スイッチングＭ
ＩＳＦＥＴのドレインもしくはソース領域に接続される
ビットラインが半導体層によって形成され、上記スイッ
チングＭＩＳＦＥＴのゲート電極に接続されるワードラ
インが金属層によって形成されていることを特徴とする
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55127228A JPS5832790B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55127228A JPS5832790B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50066563A Division JPS51142932A (en) | 1975-06-04 | 1975-06-04 | Semiconductor memory devices |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59074964A Division JPS59210663A (ja) | 1984-04-16 | 1984-04-16 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5649564A JPS5649564A (en) | 1981-05-06 |
| JPS5832790B2 true JPS5832790B2 (ja) | 1983-07-15 |
Family
ID=14954894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55127228A Expired JPS5832790B2 (ja) | 1980-09-16 | 1980-09-16 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832790B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588732B2 (ja) * | 1987-11-14 | 1997-03-12 | 富士通株式会社 | 半導体記憶装置 |
-
1980
- 1980-09-16 JP JP55127228A patent/JPS5832790B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5649564A (en) | 1981-05-06 |
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