KR910002816B1 - 반도체 메모리 - Google Patents

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KR910002816B1
KR910002816B1 KR1019830005205A KR830005205A KR910002816B1 KR 910002816 B1 KR910002816 B1 KR 910002816B1 KR 1019830005205 A KR1019830005205 A KR 1019830005205A KR 830005205 A KR830005205 A KR 830005205A KR 910002816 B1 KR910002816 B1 KR 910002816B1
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semiconductor memory
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요시후미 기와모도
마사노부 미야오
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Abstract

내용 없음.

Description

반도체 메모리
제1도는 종래의 메모리 셀의 회로도.
제2도는 종래의 메모리 장치의 한 방법을 도시한 회로도.
제3도는 종래의 메모리 장치의 다른 한 방법을 도시한 회로도.
제4도는 종래의 메모리 셀의 평면도.
제5도는 종래의 메모리 셀의 단면도.
제6도는 본 발명의 실시예의 평면도.
제7도는 본 발명의 실시예의 단면도.
제8도∼제10도는 본 발명의 실시예의 제조공정을 공정 순서로 도시한 단면도.
제11도는 본 발명의 다른 실시예의 단면도.
제12도는 본 발명의 다른 실시예의 단면도.
제13도는 본 발명의 실시예의 단면도.
제14a도, 14b도, 14c도는 캐패시터 전극의 여러 형상을 도시한 도면.
제15도는 본 발명의 또 다른 실시예를 도시한 단면도.
본 발명은 반도체 메모리에 관한 것으로써, 특히 평면적을 증대하지 않고 대용량을 실현하여 대규모화에 적합한 1트랜지스터형 다이나믹 MOS 메모리에 관한 것이다.
MOS다이나믹 메모리는 1970년 초에 1Kb의 다이나믹 랜덤 액세스 메모리(이하 DRAM이라 한다)가 발매되고 나서 대략 3년에 4배의 대규모화가 달성되었다. 그후, 이 메모리칩을 넣는 패키지는 주로 16핀 DIP(Dual inline package)가 사용되어 왔으며, 칩을 넣는 캐비티 크기도 제한되어 있기 때문에, 메모리칩의 크기는 집적도가 4배로 대규모화하여도 그것에 따라서 기껏해야 1.4배 정도밖에 증대하지 않았다(또, DRAM은 대량으로 사용되기 때문에 원가면에서도 칩의 증대를 억제할 필요가 있다). 따라서, 1기억용량 단위인 1비트당 메모리 셀 면적은 크게 감소하고 있으며, 4배의 대규모화에 따라서 약 1/3로 미소화하고 있다. 반도체 메모리가 갖는 캐패시터의 용량 C는 C=εA/Ti(여기서 ε : 절연막의 유전율, A : 캐패시터 면적, Ti : 절연막의 두께)로 표시되므로 면적 A가 1/3로 되면, ε과 T가 같은 한 C도 또한 1/3로 된다. 기억 용량으로써의 신호량 S는 축적되는 전하량 QS에 비례하고 있으며, QS는 C와 기억전압 VS의 곱이기 때문에, A가 작아지면 QS도 비례해서 작아지고, 신호 S도 그에 따라서 작아진다.
잡음 전압을 N으로 하면, 신호대 잡음비(S/N 비)는 S의 감소에 따라서 작게되어, 회로동작상 큰 문제로 된다. 따라서, 통상은 A의 감소분을 Ti의 감소로 보충하고 있으며, 집적밀도가 4Kb, 16Kb, 64Kb로 점차 DRAM이 대규모화됨에 따라서 절연막으로써의 SiO2막의 전형적인 두께 Ti는 100㎚, 75㎚, 50㎚로 점차 작아지게 되었다.
한편, 최근 패키지 등에 포함되는 방사성의 중금속(U, Th등)에서 방사되는 α입자에 의해서 Si기판내에 최대 약 200fC의 전하가 발생해서 이것이 잡음으로 되는 것이 확인되었으므로 높은 신뢰 동작상의 신호량으로써 전하를 대략 200fC이하로 하는 것이 곤란하게 되었다.
그래서, 절연막을 더욱 얇게 하였지만, 그 결과 이때에는 절연막의 절연파괴가 문제로 되었다. 용량의 절연막으로써 일반적으로 사용되고 있고 SiO2막의 절연 내압전계는 최대 107V/㎝이며, 따라서 10㎚의 SiO2막은 10V인가에 의해서 대부분 영구파괴를 일으키던가, 또는 열화한다. 또, 영구파괴를 일으키지 않더라도 최대 전계 부근에서 사용하는 것은 장기 신뢰상 큰 문제가 된다.
제1도는 1트랜지스터형 DRAM메모리셀의 구성도를 도시한 것이며, 전하를 축적하는 캐패시터(1)과 스위치 트랜지스터(2)로 구성되고, 스위치 트랜지스터의 드레인은 비트선(3)에 접속되어 있으며, 게이트는 워드선(4)에 접속되어 있다.
이 메모리 셀은 캐패시터(1)에 축적된 신호 전하를 스위치 트랜지스터(2)에 의해 리드하는 것에 의해서 동작이 이루어진다. 실제로 고집적도의 메모리를 구성하는데에는 메모리 어레이를 형성하지만, 크게 구분해서 다음에 기술하는 2가지 방법이 있다.
즉, 제2도에 도시한 것은 신호를 차동으로 증폭하는 센스 앰프(5)에 대해 양쪽에 비트선(3-1)과 (3-2)를 배열하는 소위 "개방 비트선"이라고 불리우는 구성을 표시한다. 이것은 1줄의 워드선(4-1)에 대해서 한쪽의 비트선(3-1)만이 전기적으로 교차하고 있는 것이며, 비트선(3-1)과 (3-2)의 신호의 차를 센스 앰프(5)로 검출하는 것이다.
제3도에 도시한 것은 다른쪽의 폴디드 비트선(folded bit line)이라고 불리우는 구성을 도시한 것이며, 센스앰프(5)에 접속되어 있는 2줄의 비트선(3-1), (3-2)가 평행으로 배열되어 있고, 1줄의 워드선(4-1)이 2줄의 비트선(3-1), (3-2)와 교차하고 있다.
다음에 기술하는 본 발명의 실시예는 주로 폴디드 비트선 구성의 경우를 표시하였으나, 마찬가지로 개방 비트선의 구성에도 적용이 가능하다.
제2도와 제3도에 도시한 바와 같이 비트선(3-2)의 기생 용량(6)의 값을 CD로 하고, 메모리 셀의 캐패시터(1-2)의 값을 CS로 하면, 이 메모리 어레이의 중요한 성능지표의 하나가 CS/CD로 된다. 이 메모리 어레이의 S/N비는 CS/CD와 1대 1로 대응하고 있으며, 메모리 셀의 캐패시터의 값을 크게 함과 동시에, 비트선(3)의 기생용량 CD의 값을 작게 하는 것도 마찬가지로 S/N비를 향상하기 위하여 중요하다.
제4도에 폴디드 비트선 방식의 메모리 셀의 평면구조의 일예를 도시한다. 또 이 A-A'단면 구조를 제5도에 도시한다. 제4도, 제5도에서 명확한 것과 같이 통상 100㎚이상의 두꺼운 필드 산화막(11)에 둘러싸인 활성 영역(7)의 일부에 캐패시터가 형성되어 있기 때문에, 활성영역(7)은 플레이트(8)로 덮여져 있다. 그러나, 스위치 트랜지스터를 형성하는 부분과 Si기판위의 드레인(15)로 비트선(3)을 접속하는 콘택트 홀(9)의 부분은 플레이트(8)이 선택적으로 제거되어 있으며(제4도 영역(80)), 이 부분에 워드선(4-1), (4-2)가 피착되어 스위치 트랜지스터(2)를 형성하고 있다. 이와 같은 반도체 메모리는 예를 들면 다음과 같이 형성된다(설명의 편의상 트랜지스터는 n찬넬형을 사용한 예를 도시한다. p찬넬형으로 하려면 일반적으로 Si기판과 확산층의 도전형을 각각 n 찬넬일때와 역으로 하면 된다).
제5도는 제4도의 A-A'부의 단면도이다.
제5도에 도시한 종래의 메모리 셀은 p형, 10Ω-㎝정도의 Si기판(10)위에 통상은 100∼1000㎚두께 정도의 필드 SiO2막(11)을 Si3N4를 염산화막 마스크로써 사용하는 소위 LOCOS(local oxidation of silicon)법에 의해서 선택적으로 피착한다.
그후 P나 As가 첨가된 다결정 Si(이하 poly Si로 한다)로 대표되는 플레이트(8)을 선택적으로 피착하고, 이 poly Si로 되는 플레이트(8)의 표면을 산화해서, 제1층간 산화막(13)을 형성한다. 이와 같이 한 후에, poly Si나 Mo실리사이드 또는 소위 내화금속(Mo나 W등)으로 대표되는 워드선(4)를 피착하고, P나 As를 이온 주입하면, 플레이트(8)과 워드선(4)가 피착되어 있지 않은 활성영역에 n+확산층(15)가 형성되어 스위치용 MOS트랜지스터(2)의 소오스와 드레인이 형성된다. 그후 인을 포함한 소위 CVD법에 의해서 PSG(phosoho-silicate-glass)를 200∼1000㎚두께로 피착해서 제2층간 절연막(14)를 형성하여, Al전극으로 대표되는 비트선(3)의 확산층(15)로의 접속을 행하는 부분에 콘택트 홀(9)를 형성해서 비트선(3)을 선택적으로 피착한다.
이와 같이 해서 형성된 메모리 셀에 있어서는 기억용량으로 되는 캐패시터(1)의 영역(16)이 점유하는 면적은 메모리 셀 자체가 작게 되면 그에 대응해서 작아지는 것은 당연한 것이며, 게이트 산화막(12)를 얇게 하지 않는 한, 상술한 것과 같이 캐패시터의 용량 CS가 작아져버려 메모리동작상 큰 문제로 된다.
이상의 설명에서는 편의상 플레이트(8)과 워드선(4)(즉, 스위치 트랜지스터(2)의 게이트)아래의 절연막은 같은 SiO2막(12)로 하였으나, 메모리 셀의 캐패시터의 값 CS를 크게 하는 것을 주목적으로 하고, 플레이트(8)아래의 절연막은 SiO2와 Si3N4의 어느한쪽, 또는 양쪽을 사용해서 1층∼3층 구조의 절연막이 사용될 때도 있다.
이와 같은 문제를 해결하기 위해서 실리콘 기판에 폭이 좁은 홈을 형성하고, 이 홈의 표면위에 기억용량으로 되는 캐패시터를 형성한 메모리가 예를 들면 본 출원 발명자의 한사람에 의해서 제안되었다(일본국 특허 공개 공보 소화 51-130178호).
이 메모리는 홈의 측면이나 바닥면을 캐패시터의 전극면으로써 이용할 수 있기때문에, 제4도, 제5도에 도시한 구조의 메모리에 비해서 평면적을 증대하지 않고도 전극면적을 훨씬 크게 할 수 있다는 이점을 가지고 있다.
또 마찬가지로 본 출원 발명자에 의해서 상기의 문제를 해결하는 제안도 행해졌다(미국 특허출원 번호 465341).
이 제안은 반도체 기판에 형성된 홈을 이용한 캐패시터와 절연 게이트형 전계효과 트랜지스터를 마련하고, 상기 홈에서의 공핍층의 신장을 억제한 반도체 메모리와 그 제조방법이다. 이 제안에 의해서도 반도체 집적회로의 직접 밀도를 향상시킬 수 있었다. 그러나, 반도체 집적회로의 집적밀도를 더욱 크게 하기 위해서는 메모리 셀의 필요한 평면적을 더욱 적게 하여도 바라는 축적용량을 얻을 수 있는 반도체 장치의 구성이 요구된다.
본 발명의 목적은 양호한 특성의 캐패시터를 구비하고, 필요면적이 작은 반도체 메모리를 제공하는 것이다.
본 발명의 또다른 목적은 이들 메모리 셀의 미소화에 따른 α입자에 의한 교란, S/N비의 악화, 절연 내압의 저하의 문제의 심각화에 대처해서, 메모리 셀을 미소화하여도 역시 절연막의 두께를 감소하지 않고 캐패시터의 면적을 유지하던가, 또는 증대할 수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은 다음의 특징을 갖는다.
즉, 본 발명은 Si기판에 판 홈의 측벽부를 플레이트로 하고, 이 홈에 절연막으로 사이를 두고 매입한 전극을 캐패시터 전극의 주요부로 사용하는 것에 의해 평면적을 증대하지 않고, 전극 면적을 증대하는데 있다. 이로인해, 절연막을 얇게 해서 그 절연막의 파괴, 열화의 우려를 증대시키는 일없이 바라는 캐패시터의 용량을 얻을 수 있다.
상기와 같이 평면적을 증가시키지 않고 용량을 증가시킬 수 있고, 또 외부에서의 여러가지 잡음으로 인한 영향을 받지 않는 축적용량부의 캐패시터를 기판에 마련한 홈에 형성한 메모리가 제안된다.
제6도에 본 발명의 1실시예의 평면도를 도시한다. 제4도에 도시한 종래의 메모리 셀과 비교해서 다른점은 Si기판(10)에 판 홈(17)의 측벽부에 Si기판과 같은 도전형의 낮은 저항층을 마련하고, 이것을 플레이트(8)로 하고, 이 홈에 매입한 전극을 캐패시터 전극(19)로 한 것이다.
제6도의 A-A'부의 단면 구조를 제7도에 도시한다. 제6도 및 제7도에 있어서, (3)은 비트선, (4-1), (4-3)은 워드선, (8)은 플레이트, (10)은 p형 실리콘 기판, (13)은 제1층간 절연막, (14)는 제2층간 절연막, (15)는 n형 확산층, (17)은 홈, (18)은 캐패시터 절연막, (19)는 캐패시터 전극을 표시한다.
상기 구성을 사용하는 것에 의해 홈의 측면이나 바닥면을 캐패시터로써 이용할 수 있으므로, 평면적을 증가시키지 않고 캐패시터의 용량을 증가하는 것이 가능하게 되는 것이다.
다음에 본 발명에 관한 반도체 메모리의 제조공정을 상세하게 기술한다. 우선 제8도에 도시한 것과 같이 p형, 1∼20Ω-㎝의 Si기판(10)에 상술한 LOCOS법으로 필드산화막(11)을 형성한 후, F(불소)나 Cl(염소)을 포함한 가스, 예를 들면 SF6이나 CCl4등을 주성분으로 한 평행 평판형 플라즈마 에칭으로 소정 크기의 홈(17)을 형성한다. 통상은 1∼5㎛깊이의 에칭 홈을 형성하기 때문에, 통상의 포토 레지스트로 일단 CVDSiO2막에 홈의 패턴을 전사하고, 이 CVDSiO2막을 마스크로 하여 홈(17)을 형성한다. 그후 잘 알려진 확산법 등에 의해서 Si기판과 같은 도전형의 도전율 1Ω-㎝이하의 p+층(8)을 홈의 측벽과 하부에 형성하여 플레이트(8)로 한다. 그후, 제9도에 도시하는 것과 같이 SiO2나 Si3N4의 단층 또는 그들의 복합막 또는 Ta2O5등으로 대표되는 캐패시터 절연막(18)을 피착한다. 이 캐패시터 절연막(18)의 소정의 부분에 Si기판(10)에 달하는 캐패시터 전극 접속 구멍(20)을 형성하고, 이 접속구멍(20)을 거쳐서, poly Si의 캐패시터 전극(19)를 Si기판(10)에 접속되도록 소정의 부분에 피착한다. poly Si(19)의 두께가 홈(17)의 내벽사이의 폭의 1/2이상이면 제9도에 도시한 것과 같이 홈(17)은 대략 poly Si(19)로 메꿀 수 있다.
poly Si(19)에 도전성을 갖도록 하기 위하여 P나 As를 첨가하기 때문에 결과적으로 Si기판(10)중에 n+확산층(15)가 형성된다.
그후, 제10도에 도시하는 것과 같이 poly Si(19)를 800∼1100℃의 건조 또는 습식 산화법으로 산화하고, 100∼200㎚의 제1층간 절연막(13)을 형성하여 스위치 트랜지스터(2)를 형성하여야 할 부분에 10∼50㎚두께의 게이트 산화막(12)를 형성하고, 또 그위에 poly Si나, Mo실리사이드 또는 Mo, W등의 게이트(워드선(4))를 피착한다. 그후, 이온 주입법으로 As등을 주입하여, n+확산층(15)를 형성한다.
또, CVDPSG로 대표되는 제2층간 절연막(14)를 피착해서 n+확산층(15)로의 콘택트 홀(9)를 형성하고, Al로 대표되는 비트선(3)을 피착한다.
이와 같이 하는 것에 의해서, 캐패시터(1)은 캐패시터 절연막(18)과 이들을 사이에 둔 2개의 전극 즉 캐패시터 전극(19)와 플레이트(8)에 의해서 형성된다. 플레이트(8)이 Si기판(10)과 같은 p형이라고 하면, 캐패시터전극(19)가 정전위가 되기 때문에 최대의 전위로 플레이트(8)표면이 공핍화 또는 반전층이 형성되지 않도록 충분히 p형 불순물 농도를 높게 해둘 필요가 있다. 한편, 플레이트(8)를 n형으로 한 본 발명의 다른 실시예의 경우에는 캐패시터 전극(19)가 정전위로 되었다 하여도 플레이트(8)표면은 축적상태이기 때문에 문제는 없다. 플레이트(8)을 n형으로 한 경우에는 제6도의 홈(17)에 도시한 것과 같이 홈(17)의 주변에 n+층이 떨어져서 마련되어 있기 때문에 이들을 접속할 필요가 있으며, 제11도에 도시한 바와 같이 Si기판에 n형을 사용하여 그 표면위에 p형의 에피택셜층을 형성하면 떨어진 플레이트(8)은 전부 n형의 Si기판(10)에 접속된다. 이 Si기판은 접지 전위로 할수 있기 때문에, 잡음 전압의 영향도 적다. 이 제조법은 제8도∼제10도에서 설명한 앞에서의 실시예의 Si기판 대신에 에피택셜층(21)을 적층한 Si기판(10)을 사용하면 된다.
제12도는 본 발명의 다른 실시예를 도시한다.
상술의 실시예의 캐패시터 전극(19)는 플레이트(8)과의 사이에서 캐패시터(1)을 형성하고 있으나, 본 실시예는 제1층간 절연막(13)을 거쳐서 제2의 플레이트(22)를 피착하고, 그 사이에도 캐패시터를 형성하고 있는 점에 특징이 있다.
이때에 플레이트(8)과의 사이의 캐패시터에서 본 캐패시터가 더하여지기 때문에 대용량의 캐패시터를 얻을 수 있다. 또 접지 전위로 할 수 있는 제2플레이트(22)는 캐패시터전극(19)의 차폐로도 되어 잡음에 강하다.
이상 본 발명의 실시에는 스위치 트랜지스터(2)를 Si기판(10)이나 에피택셜층(21)표면위에 형성한 것이다. 제13도에 본 발명의 다른 실시예를 도시한다.
이미, 상기 실시예에서 설명한 것과 같이 캐패시터 절연막(18)을 피착한 후에 Si단결정막을 형성하고, 다음의 공정에서 캐패시터 전극(19)와 확산층부(15)로 되는 부분을 포함하는 SOI(silicon on insulator)구조를 형성한다.
이것은 전면 또는 일부의 면에 다결정 또는 무정형의 Si막을 피착하여두고, 전면 또는 일부의 면을 레이저 광이나 열히터로 가열하여 한번 용해하던가 또는 고체 상태인채로 절연막위로 단결정층(23)을 성장시키는 것이다(제13도에는 도시하지 않았으나, SOI구조의 Si막의 일부를 Si기판(10)에 접촉하여 두면, 단결정화를 용이하게 행할 수 있으므로 이점이 크다).
그후 SOI부(23)위에 게이트 산화막(12)를 또 그 위에는 게이트(4)를 피착하고, n+층을 형성해서 한쪽은 캐패시터전극(19)로 하고, 다른쪽은 비트선(3)에 접속되는 확산층(15)로 한다. 그후의 공정은 앞에서의 실시예와 동일하다. 본 실시예는 스위치 트랜지스터(2)가 Si기판(10)위에 없기 때문에, 기판(10)은 임의의 도전형을 취할 수 있다. 즉 n형으로 하면 특히 플레이트(8)을 마련하지 않아도 Si기판(10)이 그 자체가 플레이트로 된다.
일반적으로 다이나믹 메모리는 메모리 셀의 주변에 적당한 기능을 갖는 주변회로를 형성하기 때문에 Si기판(10)전체를 n형으로 하기는 어렵지만, 이때에는 플레이트(8)을 설치하면 좋으며, 메모리 셀의 부분만을 n형으로 하면 좋다.
또, 제13도의 실시예에는 제2플레이트를 사용하고 있지 않으나, 제12도에 도시한 실시예에서 사용한 제2플레이트(22)를 마련할 수도 있다.
이상 본 발명의 실시예의 설명에서는 제6도에 도시한 바와 같이 홈(17)의 평면 패턴은 단순한 장방형인 경우를 사용하였으나, 캐패시터 전극(19)의 플레이트(8)에 대향하는 면을 크면 클수록 캐패시터의 용량은 증대하므로 제14a도, 제14b도, 제14c도에 도시한 바와 같이 제14a도는 빗살형으로 홈(17)이 들어가 있는 경우, 제14b도는 작은 홈이 2개이상 마련되어 있는 경우, 제14c도는 링 형상으로 홈(17)이 형성되어 있는 경우, 단순한 장방형보다는 같은 평면적에서 모두가 캐패시터 용량을 증대시킬 수 있다.
이상 설명한 실시예는 많은 선택형이 있는 공정중에서 선택하고 있다. 따라서, 각 공정에서는 여러가지로 대체가 가능하지만, 어떤 경우에도 기판에 형성한 홈의 측벽을 캐패시터의 일부로 하는 것은 공통으로 하고 있다.
상기 실시예에서는 본 발명을 워드선(4)가 메모리셀 어레이내에서 연속적인 게이트로써 설명하였으나, 메모리셀내의 스위칭 트랜지스터(2)의 poly Si의 전달 게이트(4)를 메모리셀 사이에서 연속해서 형성하지 않고 사이를 두고 형성하여 새로운 콘택트 홀을 거쳐서 Al워드선(4)로 접속할 수 있다. 이와 같이 하면, 종래부터 많은 실적이 있는 다결정 Si게이트의 신뢰성과 Al의 저항이 낮기 때문에 고속의 메모리의 스위칭 시간을 얻을 수 있다.
상기와 같이 본 발명의 취지는 기판에 판 홈의 측벽을 캐패시터의 일부로 하는데 있다. 따라서, 기판의 홈이외의 부분, 예를 들면 기판 표면부 또는 종래부터 알려져 있는 다결정 Si-Si3N4막-다결정 Si로 구성되는 즉, 제2플레이트(22)등의 적층 콘덴서를 기판 표면위에 형성하고, 이것을 축벽부의 캐패시터와 병렬로 접속해서 더욱 CS를 크게 하여도 본 발명의 취지가 손상되는 일은 없다.
또 스위치 트랜지스터는 SOI층중에서 Si기판과 평행으로 형성되어 있지만, 제15도에 도시한 바와 같이 SOI층(23)의 가로 방향으로 트랜지스터 찬넬부(24)를 형성할 수도 있다. 본 가로형 찬넬트랜지스터는 SOI를 사용하는 모든 메모리 셀에 적용할 수 있다.
또, 본 발명은 처음에도 기술한 것과 같이 n찬넬형 MOS트랜지스터를 사용해서 설명하였지만, p찬넬형으로 하려면 모든 불순물의 도전형을 역으로 하는 불순물을 사용하는 것으로 달성된다. P나 As는 B나 Al로, B는 P, As, Sb등으로 치환하면 된다.
이상 본 발명을 상세한 실시예에 따라서 설명하였지만, 스위치 트랜지스터를 기판면에 형성한 것에서는 같은 평면적으로 종래형의 메모리 셀보다 캐패시터의 용량 CS로 2∼3배, SOI층중에 형성한 것은 몇배의 CS증가가 가능하다. 실제로는 홈의 형상이 완전이 직각인 평면으로 구성되는 것은 아니고, 다소 둥근 형태를 하고, 또한 미세부에서의 리도그래피의 해상력의 저하를 위해 설계 형상이 정방형이라도 원형으로 되는 경우가 있지만, 이때에도 CS의 감소는 10∼20%에 그친다.
α선에 의한 다이나믹 메모리의 오동작은 CS가 10% 증가하여도, 1자리이상 개선되는 경우가 많으므로, CS의 2배 이상의 증가는 그 규모의 메모리의 신뢰성을 상승할 뿐만 아니라, 더욱 대규모의 메모리의 실현을 가능하게 한다.
또, 본 발명은 구조상 α선에 의해서 Si기판내에 발생하는 대량의 전자-정공쌍은 직접 캐패시터 전극(19)로 유입되는 것이 극히 적으며, 특히 SOI를 사용한 것에 있어서는 전혀 유입되지 않기 때문에 특히 α선에 대해서 강한 특징을 갖는다.

Claims (19)

  1. 반도체 기판위에 마련된 정보 축적부가 있는 용량(1)과 절연 게이트형 전계효과 트랜지스터(2)를 포함하며, 상기 용량(1)은 상기 반도체 기판에 형성된 홈(17)의 측벽 및 바닥부로 된 제1의 플레이트(8)과 상기 측벽 및 바닥부위에 절연막(18)을 거쳐서 형성되어 상기 전계효과 트랜지스터의 소오스 또는 드레인과 전기적으로 접속된 캐패시터 전극(19)를 갖는 것을 특징으로 하는 반도체 메모리.
  2. 특허청구의 제1항에 있어서, 상기 캐패시터 전극(19)의 상부에 절연막(13)을 거쳐서 제2의 플레이트(22)를 마련한 것을 특징으로 하는 반도체 메모리.
  3. 특허청구의 범위 제1항에 있어서, 상기 반도체 기판은 제1도전형의 반도체층(10)과 이 층위에 에피택셜 성장에 의해 마련된 제2도전형의 반도체층(21)로 된것을 특징으로 하는 반도체 메모리.
  4. 특허청구의 범위 제3항에 있어서, 상기 제1의 플레이트(8)의 바닥부에 적어도 일부가 상기 제1도전형의 반도체층(10)에 접속되어서 된 것을 특징으로 하는 반도체 메모리.
  5. 특허청구의 범위 제1항에 있어서, 상기 절연 게이트형 전계효과 트랜지스터(2)의 소오스 및 드레인 영역은 상기 반도체 기판위에 절연막을 거쳐서 형성된 것을 특징으로 하는 반도체 메모리.
  6. 특허청구의 범위 제1항에 있어서, 상기 절연 게이트형 전계효과 트랜지스터의 적어도 게이트의 일부가 상기 캐패시터 전극(19)의 위에 형성된 것을 특징으로 하는 반도체 메모리.
  7. 여러개의 워드선(4-1, 4-2), 상기 워드선과 교차하여 마련된 여러개의 비트선(3-1, 3-2), 상기 워드선과 비트선의 교점에 마련된 여러개의 메모리 셀 및 상기 디지트 선에 리드된 정보를 증폭해서 출력하는 센스 앰프(5)를 갖는 반도체 메모리에 있어서, 상기 메모리셀은 정보를 축적하기 위한 용량(1-1, 1-2)와 상기 용량으로의 정보의 리드/라이트를 제어하는 스위치 트랜지스터(2-1, 2-2)를 포함하며, 상기 용량은 반도체 기판에 마련된 홈(17)과 상기 홈의 표면에 마련된 절연막(18) 및 상기 절연막위에 마련된 전극(19)를 갖고 상기 전극에 정보를 축적하고 있으며, 상기 스위치 트랜지스터의 제1의 전극(4-1)은 상기 워드선에 전기적으로 접속되고, 상기 스위치 트랜지스터의 제2의 전극(15)는 상기 비트선에 전기적으로 접속되고, 상기 스위치 트랜지스터의 제3의 전극(15)는 상기 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 메모리.
  8. 특허청구의 범위 제7항에 있어서, 상기 반도체 기판의 상기 홈이 마련된 부분에는 상기 반도체 기판의 불순물 농도보다 고농도의 불순물 영역(8)이 마련되어 있는 것을 특징으로 하는 반도체 메모리.
  9. 특허청구의 범위 제7항에 있어서, 상기 반도체 본체는 상기 반도체 본체의 불순물 농도보다 고농도의 반도체 기판(10)위에 마련되어 있는 것을 특징으로 하는 반도체 메모리.
  10. 특허청구의 범위 제7항에 있어서, 상기 반도체 본체의 상기 홈이 마련된 부분에는 상기 반도체 본체의 불순물 농도보다 고농도의 불순물 영역(8)이 마련되어 있으며, 또한 상기 반도체 본체는 상기 반도체 본체의 불순물농도보다 고농도의 반도체 기판(10)위에 마련되어 있고, 또한 상기 불순물 영역(8)은 상기 고농도의 반도체 기판(10)과 접촉하고 있는 것을 특징으로 하는 반도체 메모리.
  11. 특허청구의 범위 제7항에 있어서, 상기 전극위에는 절연막을 거쳐서 제2의 전극(22)가 마련되어 있는 것을 특징으로 하는 반도체 메모리.
  12. 특허청구의 범위 제7항에 있어서, 상기 비트선은 상기 워드선위에 절연막을 거쳐서 마련되어 있는 것을 특징으로 하는 반도체 메모리.
  13. 여러개의 워드선, 상기 워드선과 교차하여 마련된 여러개의 비트선, 상기 워드선과 비트선과의 교점에 마련된 여러개의 메모리에 있어서, 상기 메모리 셀은 정보를 축적하기 위한 용량과 상기 용량으로의 정보의 리드/라이트를 제어하는 스위치 트랜지스터를 포함하며, 상기 용량은 반도체 본체에 마련된 홈, 상기 홈의 표면에 마련된 절연막, 상기 절연막위에 마련된 전극을 가지며, 상기 전극에 정보를 축적하고 있으며, 상기 스위치 트랜지스터의 제1의 전극은 상기 워드선에 전기적으로 접속되고, 상기 스위치 트랜지스터의 제2의 전극은 상기 비트선에 전기적으로 접속되고, 상기 스위치 트랜지스터의 제3의 전극은 상기 전극에 전기적으로 접속되고 있으며, 상기 스위치 트랜지스터의 제2의 전극에서 제3의 전극으로의 전류 통로는 상기 반도체 본체와 수직으로 마련되고, 상기 스위치 트랜지스터는 상기 용량위에 적층해서 마련되어 있는 것을 특징으로 하는 반도체 메모리.
  14. 특허청구의 범위 제13항에 있어서, 상기 스위치 트랜지스터의 제2의 전극에서 제3의 전극으로의 전류통로는 단면으로 보았을 때 여러개의 전류통로를 갖는 것을 특징으로 하는 반도체 메모리.
  15. 특허청구의 범위 제13항에 있어서, 상기 스위치 트랜지스터의 제1의 전극은 상기 제2의 전극위에 절연막을 거쳐서 적층되어 있는 것을 특징으로 하는 반도체 메모리.
  16. 특허청구의 범위 제13항에 있어서, 상기 비트선은 상기 워드선위에 절연막을 거쳐서 마련되어 있는 것을 특징으로 하는 반도체 메모리.
  17. 여러개의 워드선, 상기 워드선과 교차하여 마련된 여러개의 비트선, 상기 워드선과 비트선의 교점에 마련된 여러개의 메모리 셀에 있어서, 상기 메모리 셀은 정보를 축적하기 위한 용량과, 상기 용량으로의 정보의 리드/라이트를 제어하는 스위치 트랜지스터를 포함하며, 상기 용량은 반도체 본체에 마련된 홈, 상기 홈의 표면에 마련된 절연막, 상기 절연막위에 마련된 전극을 가지며, 상기 전극에 정보를 축적하고 있으며, 상기 스위치 트랜지스터의 제1의 전극은 상기 워드선에 전기적으로 접속되고, 상기 스위치 트랜지스터의 제2의 전극은 상기 비트선에 전기적으로 접속되고, 상기 스위치 트랜지스터의 제3의 전극은 상기 전극에 전기적으로 접속되고 있으며, 상기 스위치 트랜지스터의 제2의 전극 및 제3의 전극은 상기 반도체 본체와 절연막을 거쳐서 분리해서 마련되어 있는 것을 특징으로 하는 반도체 메모리.
  18. 특허청구의 범위 제17항에 있어서, 상기 스위치 트랜지스터의 제1의 전극은 상기 제2의 전극위에 절연막을 거쳐서 적층되어 있는 것을 특징으로 하는 반도체 메모리.
  19. 특허청구의 범위 제17항에 있어서, 상기 비트선은 상기 워드선위에 절연막을 거쳐서 마련되어 있는 것을 특징으로 하는 반도체 메모리.
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