JPH0691217B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0691217B2 JPH0691217B2 JP61060702A JP6070286A JPH0691217B2 JP H0691217 B2 JPH0691217 B2 JP H0691217B2 JP 61060702 A JP61060702 A JP 61060702A JP 6070286 A JP6070286 A JP 6070286A JP H0691217 B2 JPH0691217 B2 JP H0691217B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
高密度なダイナミック・ランダム・アクセス・メモリセ
ル等の半導体記憶装置に適用するのに好適な半導体装置
およびその製造方法に関する。
高密度なダイナミック・ランダム・アクセス・メモリセ
ル等の半導体記憶装置に適用するのに好適な半導体装置
およびその製造方法に関する。
近年、１個のトランジスタと１個のキャパシタから成る
１トランジスタ型のメモリセルから構成されるダイナミ
ック・ランダム・アクセス・メモリ（以下DRAMと略記す
る）の高密度化が著しく進み、1Mbの容量を有するもの
が実用化されている。試作段階では4Mb DRAMが研究され
ており、それに適合するメモリセル構造がいくつか提案
されている。それらの特徴は、セル面積を小さくし、か
つ必要とするキャパシタ面積を得るために、基板に形成
した溝の内部に素子を形成することにある。すなわち、
1Mb DRAMの平面的なセル構造では、セル面積を小さくす
ると、キャパシタ面積が小さくなって、信号検出に必要
な蓄積電荷量が得られない。そこで、まずキャパシタ形
成領域に溝（穴）を形成してその内壁にもキャパシタを
形成して容量を増加させる方法（エイチ・スナミ（H.Su
nami）他による（アイ・イー・ディー・エム テクニカ
ル ダイジェスト（IEDM Tech.Dig.）806頁（1982
年））が提案された。次に、溝の中にキャパシタ部とセ
ル間分離部を併設する方法（ケイ・ナカムラ（K.Nakamu
ra）他による同書236頁（1984年）、エス・ナカジマ
（S.Nakajima）他による同書240頁（1984年）、エム・
ワダ（M.Wada）他による同書244頁（1984年））、さら
に溝の中にキャパシタとトランジスタの一部を埋め込む
方法（ダブリュー・エフ・リチャードソン（W.F.Richar
dson）他による同書714頁（1985年））、が提案され
た。
１トランジスタ型のメモリセルから構成されるダイナミ
ック・ランダム・アクセス・メモリ（以下DRAMと略記す
る）の高密度化が著しく進み、1Mbの容量を有するもの
が実用化されている。試作段階では4Mb DRAMが研究され
ており、それに適合するメモリセル構造がいくつか提案
されている。それらの特徴は、セル面積を小さくし、か
つ必要とするキャパシタ面積を得るために、基板に形成
した溝の内部に素子を形成することにある。すなわち、
1Mb DRAMの平面的なセル構造では、セル面積を小さくす
ると、キャパシタ面積が小さくなって、信号検出に必要
な蓄積電荷量が得られない。そこで、まずキャパシタ形
成領域に溝（穴）を形成してその内壁にもキャパシタを
形成して容量を増加させる方法（エイチ・スナミ（H.Su
nami）他による（アイ・イー・ディー・エム テクニカ
ル ダイジェスト（IEDM Tech.Dig.）806頁（1982
年））が提案された。次に、溝の中にキャパシタ部とセ
ル間分離部を併設する方法（ケイ・ナカムラ（K.Nakamu
ra）他による同書236頁（1984年）、エス・ナカジマ
（S.Nakajima）他による同書240頁（1984年）、エム・
ワダ（M.Wada）他による同書244頁（1984年））、さら
に溝の中にキャパシタとトランジスタの一部を埋め込む
方法（ダブリュー・エフ・リチャードソン（W.F.Richar
dson）他による同書714頁（1985年））、が提案され
た。
最後の方法について、第２図（ａ）、（ｂ）を用いて説
明する。第２図（ａ）はこの従来の半導体記憶装置の平
面図、第２図（ｂ）は第２図（ａ）のII−II断面図であ
る。穴１内の下部に誘電体薄膜10を介してキャパシタ電
極２が埋め込まれている。キャパシタの他方の電極はシ
リコン基板３を用いている。穴１内の上部側壁にはトラ
ンジスタのチャネル領域４が形成され、キャパシタ部と
トランジスタ部の境に不純物ドープ層（拡散層）からな
るドレイン領域５、穴１の上部コーナー部に不純物ドー
プ層（拡散層）からなるソース領域６（ビット線として
働く）が形成されている。さらに、ゲート電極（ワード
線として働く）７により穴１が埋め込まれている。セル
間（ビット線間）はLOCOS法により形成された酸化膜８
により分離されている。
明する。第２図（ａ）はこの従来の半導体記憶装置の平
面図、第２図（ｂ）は第２図（ａ）のII−II断面図であ
る。穴１内の下部に誘電体薄膜10を介してキャパシタ電
極２が埋め込まれている。キャパシタの他方の電極はシ
リコン基板３を用いている。穴１内の上部側壁にはトラ
ンジスタのチャネル領域４が形成され、キャパシタ部と
トランジスタ部の境に不純物ドープ層（拡散層）からな
るドレイン領域５、穴１の上部コーナー部に不純物ドー
プ層（拡散層）からなるソース領域６（ビット線として
働く）が形成されている。さらに、ゲート電極（ワード
線として働く）７により穴１が埋め込まれている。セル
間（ビット線間）はLOCOS法により形成された酸化膜８
により分離されている。
この構造の利点は、穴側壁にキャパシタとトランジス
タを形成しているために、他のセル構造に比べてセル面
積の縮小が容易に実現できること、セル部の形成に必
要なマスクは、ビット線（ソース領域６）形成用（LOCO
S）、穴１形成用およびワード線（ゲート電極７）形成
用の３枚であるので、プロセスが簡便であるし、マスク
合わせ余裕による面積ロスが少なくて済むので、セルの
微細化に有利であること、および蓄積電荷を穴内部に
ためこむので、α線によるセル部のソフトエラーに対し
て耐性が向上する、ということである。に関してさら
に詳しく説明すると、セル部のソフトエラーはα線が基
板に入射した際、空乏層中に生じた電荷がキャパシタ電
極に集められて蓄積電荷を打消すために起こるが、第２
図（ａ）、（ｂ）の従来構造の場合、キャパシタ電極２
に接続する不純物ドープ層はドレイン領域５の微小部分
だけであるので、ソフトエラーの起こる確率が小さくな
る。その結果、この構造では、従来ソフトエラー防止の
ために必要とされてきた蓄積電荷量200〜300fcを信号検
出に必要な量のみ（〜100fc）に減らすことが可能とな
り、穴が浅くて済み、プロセスの再現性、スループット
が向上するという利点をもたらす。
タを形成しているために、他のセル構造に比べてセル面
積の縮小が容易に実現できること、セル部の形成に必
要なマスクは、ビット線（ソース領域６）形成用（LOCO
S）、穴１形成用およびワード線（ゲート電極７）形成
用の３枚であるので、プロセスが簡便であるし、マスク
合わせ余裕による面積ロスが少なくて済むので、セルの
微細化に有利であること、および蓄積電荷を穴内部に
ためこむので、α線によるセル部のソフトエラーに対し
て耐性が向上する、ということである。に関してさら
に詳しく説明すると、セル部のソフトエラーはα線が基
板に入射した際、空乏層中に生じた電荷がキャパシタ電
極に集められて蓄積電荷を打消すために起こるが、第２
図（ａ）、（ｂ）の従来構造の場合、キャパシタ電極２
に接続する不純物ドープ層はドレイン領域５の微小部分
だけであるので、ソフトエラーの起こる確率が小さくな
る。その結果、この構造では、従来ソフトエラー防止の
ために必要とされてきた蓄積電荷量200〜300fcを信号検
出に必要な量のみ（〜100fc）に減らすことが可能とな
り、穴が浅くて済み、プロセスの再現性、スループット
が向上するという利点をもたらす。
以上の利点により、本構造では16Mb DRAM級のセル（セ
ル面積〜５μm2）の実現が可能となる。
ル面積〜５μm2）の実現が可能となる。
しかし、この構造を用いて64Mb DRAM級のセル（セル面
積〜１μm2）を実現するには以下のような問題がある。
すなわち、セル間の分離をLOCOS法により基板主平面上
に形成しているため、分離部分の面積縮小に限界があ
る。すなわち、LOCOS幅（分離幅）を0.5μｍ以下にする
ことは困難である。さらに、マスク合わせ余裕として第
２図（ａ）に示すＸおよびＹが必要である（Ｘ′は拡散
層６の形成に必要な領域幅）。将来的に、この合わせ余
裕を0.2μｍ程度以下にできないと、この面積ロスはセ
ル面積のかなり大きな部分を占めることになる。これら
の２つの問題に加えて、基板をトランジスタのチャネル
部として利用しているために、セル間（穴間）を接近さ
せた場合、隣接するセルの不純物ドープ層間でパンチス
ルーが生じ、セル間の電気的干渉が生じるという欠点が
ある。
積〜１μm2）を実現するには以下のような問題がある。
すなわち、セル間の分離をLOCOS法により基板主平面上
に形成しているため、分離部分の面積縮小に限界があ
る。すなわち、LOCOS幅（分離幅）を0.5μｍ以下にする
ことは困難である。さらに、マスク合わせ余裕として第
２図（ａ）に示すＸおよびＹが必要である（Ｘ′は拡散
層６の形成に必要な領域幅）。将来的に、この合わせ余
裕を0.2μｍ程度以下にできないと、この面積ロスはセ
ル面積のかなり大きな部分を占めることになる。これら
の２つの問題に加えて、基板をトランジスタのチャネル
部として利用しているために、セル間（穴間）を接近さ
せた場合、隣接するセルの不純物ドープ層間でパンチス
ルーが生じ、セル間の電気的干渉が生じるという欠点が
ある。
本発明の目的は、セル部におけるマスク合わせ余裕によ
る面積ロスが最小限に抑えられ、かつセル間の電気的干
渉を完全に防止し、かつセル面積１〜２μm2を実現可能
とする超微細メモリセルを提供できる半導体装置の構造
およびその製造方法を提供することにある。
る面積ロスが最小限に抑えられ、かつセル間の電気的干
渉を完全に防止し、かつセル面積１〜２μm2を実現可能
とする超微細メモリセルを提供できる半導体装置の構造
およびその製造方法を提供することにある。
上記目的を達成するために、本発明の半導体装置は、半
導体基板（３）の主面に設けられた複数個の穴（１）
と、 前記穴（１）同士を連結し、前記穴（１）より浅く設け
られた溝（11）と、 前記穴（１）および前記溝（11）内の側面および底面に
設けられた第１の絶縁膜（10、12）と、 前記第１の絶縁膜（10）に接続し、前記穴（１）内の下
部に設けられたキャパシタとして機能する第１の導電層
（２）と、 前記穴（１）内において、前記第１の導電層（２）と接
続されたチャネル領域として機能する半導体層（41）
と、 前記穴（１）内において、前記半導体層（41）の側面に
設けられたゲート絶縁膜として機能する第２の絶縁層
と、 前記穴（１）内において、前記半導体層（41）の側面に
前記第２の絶縁層を介して設けられたゲート電極として
機能する第２の導電層（７）と、 前記半導体層（41）と接続された第３の導電層（６）と
を有し、 前記穴（１）内の上部に前記半導体基板（３）と前記第
１の絶縁膜（12）により分離されてトランジスタが構成
され、 前記各穴（１）内に設けられた前記第２の導電層（７）
同士、または前記各穴（１）内に設けられた前記第３の
導電層（６）同士のいずれか一方を連結する第４の導電
層（７または６）が前記溝（11）の中のみに設けられて
いることを特徴とする。
導体基板（３）の主面に設けられた複数個の穴（１）
と、 前記穴（１）同士を連結し、前記穴（１）より浅く設け
られた溝（11）と、 前記穴（１）および前記溝（11）内の側面および底面に
設けられた第１の絶縁膜（10、12）と、 前記第１の絶縁膜（10）に接続し、前記穴（１）内の下
部に設けられたキャパシタとして機能する第１の導電層
（２）と、 前記穴（１）内において、前記第１の導電層（２）と接
続されたチャネル領域として機能する半導体層（41）
と、 前記穴（１）内において、前記半導体層（41）の側面に
設けられたゲート絶縁膜として機能する第２の絶縁層
と、 前記穴（１）内において、前記半導体層（41）の側面に
前記第２の絶縁層を介して設けられたゲート電極として
機能する第２の導電層（７）と、 前記半導体層（41）と接続された第３の導電層（６）と
を有し、 前記穴（１）内の上部に前記半導体基板（３）と前記第
１の絶縁膜（12）により分離されてトランジスタが構成
され、 前記各穴（１）内に設けられた前記第２の導電層（７）
同士、または前記各穴（１）内に設けられた前記第３の
導電層（６）同士のいずれか一方を連結する第４の導電
層（７または６）が前記溝（11）の中のみに設けられて
いることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板
（３）の主面に、複数個の穴（１）と、前記穴（１）同
士を連結し、前記穴（１）より浅い溝（11）とを設ける
工程と、 前記穴（１）および前記溝（11）内の側面および底面に
第１の絶縁膜（101）を設ける工程と、 前記第１の絶縁膜（101）に接続し、前記穴（１）内の
下部にキャパシタとして機能する第１の導電層（２）を
設ける工程と、 前記穴（１）内において前記第１の導電層（２）と接続
し、チャネル領域として機能する半導体層（41）と、前
記穴（１）内において前記半導体層（41）の側面に設け
られ、ゲート絶縁膜として機能する第２の絶縁層と、前
記穴（１）内において前記半導体層（41）の側面に前記
第２の絶縁層を介して設けられ、ゲート電極として機能
する第２の導電層（７）と、前記半導体層（41）と接続
される第３の導電層（６）とを設け、かつ、前記各穴
（１）内に設けられる前記第２の導電層（７）同士、ま
たは前記各穴（１）内に設けられる前記第３の導電層
（６）同士のいずれか一方を連結する第４の導電層（７
または６）を、前記溝（11）の中のみに前記第２の導電
層（７）または前記第３の導電層（６）と同時に設ける
工程とを有することを特徴とする。なお、前記導電層
は、導電性不純物がドープされた半導体層でもよい。
（３）の主面に、複数個の穴（１）と、前記穴（１）同
士を連結し、前記穴（１）より浅い溝（11）とを設ける
工程と、 前記穴（１）および前記溝（11）内の側面および底面に
第１の絶縁膜（101）を設ける工程と、 前記第１の絶縁膜（101）に接続し、前記穴（１）内の
下部にキャパシタとして機能する第１の導電層（２）を
設ける工程と、 前記穴（１）内において前記第１の導電層（２）と接続
し、チャネル領域として機能する半導体層（41）と、前
記穴（１）内において前記半導体層（41）の側面に設け
られ、ゲート絶縁膜として機能する第２の絶縁層と、前
記穴（１）内において前記半導体層（41）の側面に前記
第２の絶縁層を介して設けられ、ゲート電極として機能
する第２の導電層（７）と、前記半導体層（41）と接続
される第３の導電層（６）とを設け、かつ、前記各穴
（１）内に設けられる前記第２の導電層（７）同士、ま
たは前記各穴（１）内に設けられる前記第３の導電層
（６）同士のいずれか一方を連結する第４の導電層（７
または６）を、前記溝（11）の中のみに前記第２の導電
層（７）または前記第３の導電層（６）と同時に設ける
工程とを有することを特徴とする。なお、前記導電層
は、導電性不純物がドープされた半導体層でもよい。
本発明の半導体装置は、トランジスタ部およびキャパシ
タ部が全て穴内に埋め込まれ、かつ半導体基板とは完全
に電気的に絶縁されているので、セル面積を縮小できる
とともに、セル間の電気的干渉を防止できるので、セル
同士を接近させることができるので、メモリの高密度化
に好適である。
タ部が全て穴内に埋め込まれ、かつ半導体基板とは完全
に電気的に絶縁されているので、セル面積を縮小できる
とともに、セル間の電気的干渉を防止できるので、セル
同士を接近させることができるので、メモリの高密度化
に好適である。
また、本発明の半導体装置の製造方法は、上記の深い穴
と浅い溝とを自己整合的に形成することができるので、
セル部とアクセスラインとの間の合わせ余裕による面積
ロスを削減することができるので、セルの微細化を可能
とすることができる。
と浅い溝とを自己整合的に形成することができるので、
セル部とアクセスラインとの間の合わせ余裕による面積
ロスを削減することができるので、セルの微細化を可能
とすることができる。
以下の実施例では、ｎチャネル形MOSを基本に説明する
が、導電形をすべて逆にすればｐチャネル形にすること
ができる。また、基板はキャパシタの電極としてのみ用
いられるため、基板内に空乏層が形成されで実行的容量
が減少しないように（nMOSの場合）、高濃度のｐ形また
はｎ形基板を用意しなければならない。もしくはセル部
領域に上記条件を満たすように、不純物をドーピングし
てウェルを形成しても良い。
が、導電形をすべて逆にすればｐチャネル形にすること
ができる。また、基板はキャパシタの電極としてのみ用
いられるため、基板内に空乏層が形成されで実行的容量
が減少しないように（nMOSの場合）、高濃度のｐ形また
はｎ形基板を用意しなければならない。もしくはセル部
領域に上記条件を満たすように、不純物をドーピングし
てウェルを形成しても良い。
実施例 １ 第１図（ａ）〜（ｃ）は、本発明の第１の実施例を説明
する図である。第１図（ａ）は、本発明の第１の実施例
の半導体装置の平面図、第１図（ｂ）および（ｃ）は、
それぞれ第１図（ａ）のIV−IV断面図およびＶ−Ｖ断面
図である。これらの図において、数字は第２図（ａ）、
（ｂ）の従来例の数字に対応する。
する図である。第１図（ａ）は、本発明の第１の実施例
の半導体装置の平面図、第１図（ｂ）および（ｃ）は、
それぞれ第１図（ａ）のIV−IV断面図およびＶ−Ｖ断面
図である。これらの図において、数字は第２図（ａ）、
（ｂ）の従来例の数字に対応する。
本実施例では、第１図（ｂ）に示すようにｐ形（または
ｎ形）シリコン基板（またはウェル）３内に形成された
深い穴１内の下部に誘電体薄膜10を介して、ｎ形導電体
薄膜例えばリン等のｎ形不純物をドープしたポリシリコ
ンが埋込まれてなるキャパシタ電極２が設けられてい
る。穴１内の上部には、例えばリンドープポリシリコン
からなるワード線（ゲート電極）７に囲まれてｐ形シリ
コンからなるチャネル領域41が埋め込まれている。穴上
部に配線されたビット線６はチャネル領域41と穴上部に
おいてpn接合を介して接続されている。ビット線６は例
えばリンドープポリシリコンなどのｎ形半導体、また
は、少なくともチャネル領域41と接する部分はｎ形シリ
コンであり、他の部分がシリサイドなどである複合材料
などにより構成されている。
ｎ形）シリコン基板（またはウェル）３内に形成された
深い穴１内の下部に誘電体薄膜10を介して、ｎ形導電体
薄膜例えばリン等のｎ形不純物をドープしたポリシリコ
ンが埋込まれてなるキャパシタ電極２が設けられてい
る。穴１内の上部には、例えばリンドープポリシリコン
からなるワード線（ゲート電極）７に囲まれてｐ形シリ
コンからなるチャネル領域41が埋め込まれている。穴上
部に配線されたビット線６はチャネル領域41と穴上部に
おいてpn接合を介して接続されている。ビット線６は例
えばリンドープポリシリコンなどのｎ形半導体、また
は、少なくともチャネル領域41と接する部分はｎ形シリ
コンであり、他の部分がシリサイドなどである複合材料
などにより構成されている。
第１図（ａ）に示すように、深い穴１は各セルに対応
し、穴１の列はワード線（ゲート電極）７方向に浅い溝
11で連結されている。第１図（ｃ）に示すように、浅い
溝11内には、例えばシリコン酸化膜からなる絶縁膜12に
より基板３から電気的に絶縁されて、ワード線７が埋め
込まれている。
し、穴１の列はワード線（ゲート電極）７方向に浅い溝
11で連結されている。第１図（ｃ）に示すように、浅い
溝11内には、例えばシリコン酸化膜からなる絶縁膜12に
より基板３から電気的に絶縁されて、ワード線７が埋め
込まれている。
基板３は各セルのキャパシタに共通の電極（いわゆるセ
ルプレート）として働く。
ルプレート）として働く。
従来の装置では、第２図（ａ）、（ｂ）に示したよう
に、穴１内の上部の側壁にはトランジスタのチャネル部
４が形成され、このチャネル部４および不純物ドープ層
からなるドレイン領域５は絶縁膜によって遮蔽されてお
らず、各セル（ビット線）間はLOCOS法による酸化膜８
によって分離しているのみであるので、隣接するセル間
でパンチスルーが生じ、セル間の電気的干渉が生じた
が、本発明では、以上の構成から明らかなように、各メ
モリセルは絶縁膜12により基板３から完全に絶縁されて
いるので、セル間の電気的干渉を防止することができ
る。また、このような構成により、セル部に起因するα
線によるソフトエラーも防止することができる。
に、穴１内の上部の側壁にはトランジスタのチャネル部
４が形成され、このチャネル部４および不純物ドープ層
からなるドレイン領域５は絶縁膜によって遮蔽されてお
らず、各セル（ビット線）間はLOCOS法による酸化膜８
によって分離しているのみであるので、隣接するセル間
でパンチスルーが生じ、セル間の電気的干渉が生じた
が、本発明では、以上の構成から明らかなように、各メ
モリセルは絶縁膜12により基板３から完全に絶縁されて
いるので、セル間の電気的干渉を防止することができ
る。また、このような構成により、セル部に起因するα
線によるソフトエラーも防止することができる。
次に、第１図（ａ）〜（ｃ）に示した構造のメモリセル
の製造方法について、第３図〜第９図により説明する。
の製造方法について、第３図〜第９図により説明する。
まず、ｎ形もしくは不純物濃度１×1019cm-3程度以上の
ｐ形のシリコン基板３を用意する。次に、メモリセル部
領域に厚さ2000〜4000Å程度のシリコン酸化膜13をLOCO
S法等公知の選択酸化法により形成する。さらに、厚さ1
000Å程度のシリコン窒化膜14と厚さ5000〜10000Å程度
のシリコン酸化膜15を公知の化学的気相成長法（以下CV
D法と記す）により堆積する。次に、公知のホトリソグ
ラフィ技術および異方性を有するドライエッチング技術
を用いて上記の３層膜13、14、15を線状にパターニング
する。この３層膜の寸法は、例えば、幅を0.4μｍ、間
隔を0.6μｍとする（第３図（ａ）および（ｂ））。
ｐ形のシリコン基板３を用意する。次に、メモリセル部
領域に厚さ2000〜4000Å程度のシリコン酸化膜13をLOCO
S法等公知の選択酸化法により形成する。さらに、厚さ1
000Å程度のシリコン窒化膜14と厚さ5000〜10000Å程度
のシリコン酸化膜15を公知の化学的気相成長法（以下CV
D法と記す）により堆積する。次に、公知のホトリソグ
ラフィ技術および異方性を有するドライエッチング技術
を用いて上記の３層膜13、14、15を線状にパターニング
する。この３層膜の寸法は、例えば、幅を0.4μｍ、間
隔を0.6μｍとする（第３図（ａ）および（ｂ））。
次に、厚さ2000Å程度のシリコン酸化膜151をCVD法によ
り堆積する。次に、公知の例えば多層レジストプロセス
を用いて、レジスト膜16を塗布した後、上記３層膜のラ
インに直交するように線状にレジスト膜16をパターニン
グする。このレジスト膜16の寸法は、例えば幅を１μ
ｍ、間隔を１μｍとする（第４図（ａ）および
（ｂ））。
り堆積する。次に、公知の例えば多層レジストプロセス
を用いて、レジスト膜16を塗布した後、上記３層膜のラ
インに直交するように線状にレジスト膜16をパターニン
グする。このレジスト膜16の寸法は、例えば幅を１μ
ｍ、間隔を１μｍとする（第４図（ａ）および
（ｂ））。
次に、レジスト膜16をマスクとして、緩衝フッ酸液を用
いたウェットエッチングまたは等方的なドライエッチン
グ技術により、シリコン酸化膜151をエッチングし、レ
ジスト膜16の下部にのみシリコン酸化膜151を残す。エ
ッチングが等方的であるため、レジスト膜16端部からア
ンダーカットが生じ、残ったシリコン酸化膜151の幅
は、両側から膜厚分程度（0.2μｍ）減少し、上記の例
では0.6μｍとなる。また、間隔は1.4μｍとなる。この
後、レジスト膜16を除去する（第５図（ａ）〜
（ｃ））。
いたウェットエッチングまたは等方的なドライエッチン
グ技術により、シリコン酸化膜151をエッチングし、レ
ジスト膜16の下部にのみシリコン酸化膜151を残す。エ
ッチングが等方的であるため、レジスト膜16端部からア
ンダーカットが生じ、残ったシリコン酸化膜151の幅
は、両側から膜厚分程度（0.2μｍ）減少し、上記の例
では0.6μｍとなる。また、間隔は1.4μｍとなる。この
後、レジスト膜16を除去する（第５図（ａ）〜
（ｃ））。
次に、シリコン酸化膜151および15をマスクとして、異
方性を有するドライエッチング技術を用いて、シリコン
基板３に深さ３〜５μｍ程度の穴１を形成する。次に、
シリコン酸化膜151を異方性を有するドライエッチング
技術を用いてエッチングし、３層膜13、14および15の側
壁の一部にのみシリコン酸化膜151を残す。次に、残っ
たシリコン酸化膜151および15をマスクとして、異方性
を有するドライエッチング技術を用いて、シリコン基板
３に深さ１〜２μｍ程度の溝11を形成する。この際、穴
１も同時にエッチングされ、穴１の深さも１〜２μｍ深
くなる。この結果、シリコン基板３には深さ４〜７μｍ
程度で、幅0.6μｍ、長さ1.4μｍ程度の穴１の配列と、
それらを一方向に連結する深さ１〜２μｍ、幅0.2μ
ｍ、長さ0.6μｍ程度の溝11が形成される（第６図
（ａ）〜（ｃ））。
方性を有するドライエッチング技術を用いて、シリコン
基板３に深さ３〜５μｍ程度の穴１を形成する。次に、
シリコン酸化膜151を異方性を有するドライエッチング
技術を用いてエッチングし、３層膜13、14および15の側
壁の一部にのみシリコン酸化膜151を残す。次に、残っ
たシリコン酸化膜151および15をマスクとして、異方性
を有するドライエッチング技術を用いて、シリコン基板
３に深さ１〜２μｍ程度の溝11を形成する。この際、穴
１も同時にエッチングされ、穴１の深さも１〜２μｍ深
くなる。この結果、シリコン基板３には深さ４〜７μｍ
程度で、幅0.6μｍ、長さ1.4μｍ程度の穴１の配列と、
それらを一方向に連結する深さ１〜２μｍ、幅0.2μ
ｍ、長さ0.6μｍ程度の溝11が形成される（第６図
（ａ）〜（ｃ））。
次に、熱酸化法により、穴１および溝11の内面に厚さ10
0〜300Å程度のシリコン酸化膜101を形成する。このシ
リコン酸化膜101はセルキャパシタの誘電体薄膜として
用いられる。したがって、シリコン酸化膜101の代わり
にシリコン酸化膜（SiO2）／シリコン窒化膜（Si3N4）
／シリコン酸化膜などの誘電体多層膜、もしくは酸化タ
ンタル（Ta2O5）等の高誘電体薄膜またはそれを含む多
層膜などを用いても良い。次に、リン等のｎ形不純物を
ドープしたポリシリコンを厚さ0.6〜１μｍ程度、CVD法
により堆積し、穴１および溝11を埋込み、キャパシタ電
極２を形成する。次に、ポリシリコン膜２をドライエッ
チング法によりエッチングし、溝11の内部には残さない
で、穴１の下部にのみポリシリコン膜２が残るようにす
る。その後、異方性を有するドライエッチング技術を用
いてシリコン酸化膜15および151の上部を除去する。た
だし、この工程は、後述するシリコン膜41の酸化までに
行なえば良い（第７図（ａ）〜（ｃ））。
0〜300Å程度のシリコン酸化膜101を形成する。このシ
リコン酸化膜101はセルキャパシタの誘電体薄膜として
用いられる。したがって、シリコン酸化膜101の代わり
にシリコン酸化膜（SiO2）／シリコン窒化膜（Si3N4）
／シリコン酸化膜などの誘電体多層膜、もしくは酸化タ
ンタル（Ta2O5）等の高誘電体薄膜またはそれを含む多
層膜などを用いても良い。次に、リン等のｎ形不純物を
ドープしたポリシリコンを厚さ0.6〜１μｍ程度、CVD法
により堆積し、穴１および溝11を埋込み、キャパシタ電
極２を形成する。次に、ポリシリコン膜２をドライエッ
チング法によりエッチングし、溝11の内部には残さない
で、穴１の下部にのみポリシリコン膜２が残るようにす
る。その後、異方性を有するドライエッチング技術を用
いてシリコン酸化膜15および151の上部を除去する。た
だし、この工程は、後述するシリコン膜41の酸化までに
行なえば良い（第７図（ａ）〜（ｃ））。
次に、露出しているシリコン酸化膜101を緩衝フッ酸液
で除去した後、ポリシリコン膜２の表面および穴１と溝
11の内壁に熱酸化法またはCVD法により、シリコン酸化
膜12を厚さ500〜1500Å程度形成する。
で除去した後、ポリシリコン膜２の表面および穴１と溝
11の内壁に熱酸化法またはCVD法により、シリコン酸化
膜12を厚さ500〜1500Å程度形成する。
次に、リンを例えば３×1020cm-3以上にドープして、導
電率を増加させたポリシリコン膜７を厚さ2000Å程度堆
積する。このとき、溝11はポリシリコン膜７により完全
に埋め込まれるが、穴１の上部は埋め込まれないように
する。次に、異方性を有するドライエッチング技術を用
いて、ポリシリコン膜７をエッチングして、溝11の内部
および穴１上部の側壁にのみポリシリコン膜７を残す
（第８図（ａ）〜（ｃ））。
電率を増加させたポリシリコン膜７を厚さ2000Å程度堆
積する。このとき、溝11はポリシリコン膜７により完全
に埋め込まれるが、穴１の上部は埋め込まれないように
する。次に、異方性を有するドライエッチング技術を用
いて、ポリシリコン膜７をエッチングして、溝11の内部
および穴１上部の側壁にのみポリシリコン膜７を残す
（第８図（ａ）〜（ｃ））。
次に、ポリシリコン膜７の表面に、熱酸化法などによ
り、シリコン酸化膜121を厚さ100〜300Å程度形成す
る。次に、異方性を有するドライエッチング技術を用い
て、穴１の中央部に露出しているシリコン酸化膜12（第
８図（ｃ））を除去して、ポリシリコン膜２を露出させ
る。なお、この際、同時に穴１上端のポリシリコン膜７
上部表面に形成されていたシリコン酸化膜121の一部、
およびシリコン窒化膜14も除去される。次に、ボロンな
どのｐ形不純物を1017cm-3程度にドープしたシリコン膜
41を穴１に選択的に形成し、穴１を完全に埋め込むとと
もにポリシリコン膜２とpn接合を形成する。シリコン膜
41は公知のSOI技術を用いて単結晶化したものでも良い
し、多結晶のままでも良い。ただし、多結晶の場合はジ
ー・ピー・ポラック（G.P.Pollack）他によるアイ・イ
ー・イー・イー エレクトロン デヴァイス レターズ
（IEEE Electron Device Letters EDL−５巻 468−470
頁（1984年）に記されているように、全プロセス終了後
プラズマ・デポジション法によるシリコン窒化膜から成
るパッシベーション膜を堆積した後、窒素雰囲気中でア
ニールすることにより、トランジスタとしての特性改善
を図ると良い。次に、例えば700℃の水蒸気雰囲気中で
８時間程度酸化を行なうと、高濃度のｎ形不純物を含む
ポリシリコン膜７上には厚さ1000Å以上のシリコン酸化
膜121が、低濃度のｐ形不純物を含むシリコン膜41上に
は厚さ300Å程度のシリコン酸化膜122が形成される（第
９図（ａ）〜（ｃ））。次に、緩衝フッ酸によりシリコ
ン酸化膜122を除去し、シリコン膜41を露出させる。こ
の後、リンなどのｎ形不純物をドープしたポリシリコン
膜６を堆積し、シリコン膜41との間にpn接合を形成す
る。最後に、ポリシリコン膜６にビット線としてのパタ
ーニングを施して、第１図（ａ）〜（ｃ）に示した構造
のメモリセルを得る。なお、前述したように、ビット線
抵抗を減少させるために、ポリシリコン膜６上にシリサ
イド膜などを形成しても良い。
り、シリコン酸化膜121を厚さ100〜300Å程度形成す
る。次に、異方性を有するドライエッチング技術を用い
て、穴１の中央部に露出しているシリコン酸化膜12（第
８図（ｃ））を除去して、ポリシリコン膜２を露出させ
る。なお、この際、同時に穴１上端のポリシリコン膜７
上部表面に形成されていたシリコン酸化膜121の一部、
およびシリコン窒化膜14も除去される。次に、ボロンな
どのｐ形不純物を1017cm-3程度にドープしたシリコン膜
41を穴１に選択的に形成し、穴１を完全に埋め込むとと
もにポリシリコン膜２とpn接合を形成する。シリコン膜
41は公知のSOI技術を用いて単結晶化したものでも良い
し、多結晶のままでも良い。ただし、多結晶の場合はジ
ー・ピー・ポラック（G.P.Pollack）他によるアイ・イ
ー・イー・イー エレクトロン デヴァイス レターズ
（IEEE Electron Device Letters EDL−５巻 468−470
頁（1984年）に記されているように、全プロセス終了後
プラズマ・デポジション法によるシリコン窒化膜から成
るパッシベーション膜を堆積した後、窒素雰囲気中でア
ニールすることにより、トランジスタとしての特性改善
を図ると良い。次に、例えば700℃の水蒸気雰囲気中で
８時間程度酸化を行なうと、高濃度のｎ形不純物を含む
ポリシリコン膜７上には厚さ1000Å以上のシリコン酸化
膜121が、低濃度のｐ形不純物を含むシリコン膜41上に
は厚さ300Å程度のシリコン酸化膜122が形成される（第
９図（ａ）〜（ｃ））。次に、緩衝フッ酸によりシリコ
ン酸化膜122を除去し、シリコン膜41を露出させる。こ
の後、リンなどのｎ形不純物をドープしたポリシリコン
膜６を堆積し、シリコン膜41との間にpn接合を形成す
る。最後に、ポリシリコン膜６にビット線としてのパタ
ーニングを施して、第１図（ａ）〜（ｃ）に示した構造
のメモリセルを得る。なお、前述したように、ビット線
抵抗を減少させるために、ポリシリコン膜６上にシリサ
イド膜などを形成しても良い。
実施例 ２ 第10図（ａ）〜（ｃ）は、本発明の第２の実施例を説明
する図である。ここで、第10図（ａ）は平面図、第10図
（ｂ）および（ｃ）はそれぞれ第10図（ａ）のVIII−VI
II断面図およびIX−IX断面図である。第10図（ａ）〜
（ｃ）において、数字は第２図（ａ）、（ｂ）の従来例
の数字に対応する。
する図である。ここで、第10図（ａ）は平面図、第10図
（ｂ）および（ｃ）はそれぞれ第10図（ａ）のVIII−VI
II断面図およびIX−IX断面図である。第10図（ａ）〜
（ｃ）において、数字は第２図（ａ）、（ｂ）の従来例
の数字に対応する。
本実施例では、実施例１とは逆に、穴１内に形成したト
ランジスタにおいて、外側にチャネル領域41が設けら
れ、ワード線（ゲート電極）７により穴１が埋め込まれ
ている。ビット線６はチャネル領域41の上部に設けら
れ、チャネル領域41と共に溝11内に埋め込まれてセル列
を（第10図（ａ）において縦方向に）接続する。したが
って、ワード線とビット線の方向は、第１図（ａ）と第
10図（ａ）では逆になる。
ランジスタにおいて、外側にチャネル領域41が設けら
れ、ワード線（ゲート電極）７により穴１が埋め込まれ
ている。ビット線６はチャネル領域41の上部に設けら
れ、チャネル領域41と共に溝11内に埋め込まれてセル列
を（第10図（ａ）において縦方向に）接続する。したが
って、ワード線とビット線の方向は、第１図（ａ）と第
10図（ａ）では逆になる。
以上の構成から明らかなように、本実施例でも実施例１
と全く同様な効果が生ずる。本実施例では、実施例１と
異なり、ワード線７が最上層を走っており、またワード
線材料により穴１を完全に埋め込む必要がないため、ワ
ード線としてＷまたはMoのような高融点金属、またはそ
れらのシリサイドなどを用いる公知技術が利用できる。
これによりワード線を低抵抗化でき、メモリ動作の高速
化が実現できるという利点がある。
と全く同様な効果が生ずる。本実施例では、実施例１と
異なり、ワード線７が最上層を走っており、またワード
線材料により穴１を完全に埋め込む必要がないため、ワ
ード線としてＷまたはMoのような高融点金属、またはそ
れらのシリサイドなどを用いる公知技術が利用できる。
これによりワード線を低抵抗化でき、メモリ動作の高速
化が実現できるという利点がある。
次に、本実施例の製造方法について第11図（ａ）〜
（ｃ）を用いて説明する。実施例１の第３図から第７図
に示したところまでは、実施例１と全く同様のプロセス
をとる。ただし、第７図（ａ）〜（ｃ）において除去し
たシリコン酸化膜15は、残しておいた方が良い。以下、
第７図（ａ）〜（ｃ）以降の工程について説明する。
（ｃ）を用いて説明する。実施例１の第３図から第７図
に示したところまでは、実施例１と全く同様のプロセス
をとる。ただし、第７図（ａ）〜（ｃ）において除去し
たシリコン酸化膜15は、残しておいた方が良い。以下、
第７図（ａ）〜（ｃ）以降の工程について説明する。
露出しているシリコン酸化膜101を緩衝フッ酸液で除去
した後、ポリシリコン膜２の表面および穴１と溝11の内
壁に、熱酸化法またはCVD法により、シリコン酸化膜12
を厚さ500〜1500Å程度形成する。
した後、ポリシリコン膜２の表面および穴１と溝11の内
壁に、熱酸化法またはCVD法により、シリコン酸化膜12
を厚さ500〜1500Å程度形成する。
次に、異方性を有するドライエッチング法により、ポリ
シリコン膜２上のシリコン酸化膜12を除去する。次に、
ボロンなどのｐ形不純物を1017cm-3程度にドープしたｐ
形シリコン膜41を、CVD法などにより厚さ2000Å程度堆
積し、ポリシリコン膜２との間にpn接合を形成する。こ
のとき、溝11はシリコン膜41により完全に埋め込まれる
が、穴１の上部は埋め込まれないようにする。次に、異
方性を有するドライエッチング法によりシリコン膜41を
エッチングして、溝11の内部および穴１上部の側壁にの
みシリコン膜41を残す。なお、シリコン膜41は、実施例
１の場合と同様に、単結晶でも良いし、多結晶でも良い
（第11図（ａ）〜（ｃ））。
シリコン膜２上のシリコン酸化膜12を除去する。次に、
ボロンなどのｐ形不純物を1017cm-3程度にドープしたｐ
形シリコン膜41を、CVD法などにより厚さ2000Å程度堆
積し、ポリシリコン膜２との間にpn接合を形成する。こ
のとき、溝11はシリコン膜41により完全に埋め込まれる
が、穴１の上部は埋め込まれないようにする。次に、異
方性を有するドライエッチング法によりシリコン膜41を
エッチングして、溝11の内部および穴１上部の側壁にの
みシリコン膜41を残す。なお、シリコン膜41は、実施例
１の場合と同様に、単結晶でも良いし、多結晶でも良い
（第11図（ａ）〜（ｃ））。
次に、ヒ素などのｎ形不純物を、例えばエネルギー35ke
V、打ち込み量１×1015cm-2程度で基板に垂直な方向に
イオンを注入し、シリコン膜41の上部にｎ形不純物ドー
プ層（拡散層）（ビット線）６を形成する。次に、シリ
コン膜41上にゲート絶縁膜を形成し（同時にポリシリコ
ン膜２上にも絶縁膜が形成される。）、ゲート電極（ワ
ード線）７を形成して、第10図（ａ）〜（ｃ）に示した
構造を得る。
V、打ち込み量１×1015cm-2程度で基板に垂直な方向に
イオンを注入し、シリコン膜41の上部にｎ形不純物ドー
プ層（拡散層）（ビット線）６を形成する。次に、シリ
コン膜41上にゲート絶縁膜を形成し（同時にポリシリコ
ン膜２上にも絶縁膜が形成される。）、ゲート電極（ワ
ード線）７を形成して、第10図（ａ）〜（ｃ）に示した
構造を得る。
本実施例の製造方法においては、チャネル部となるSi薄
膜41の表面を熱酸化することによりゲート絶縁膜を形成
するので、実施例１のようにゲート絶縁膜を形成してか
らチャネル部を形成する場合に比べて、良好な界面特性
を得ることが容易で、製造歩留りが向上するという利点
がある。
膜41の表面を熱酸化することによりゲート絶縁膜を形成
するので、実施例１のようにゲート絶縁膜を形成してか
らチャネル部を形成する場合に比べて、良好な界面特性
を得ることが容易で、製造歩留りが向上するという利点
がある。
以上説明したように、本発明によれば、メモリセルを構
成するトランジスタおよびキャパシタが基板から絶縁膜
により誘電的に分離されているのでセル間の電気的干渉
を防止することができる。したがって、セル同士を接近
されることができ、メモリの高密度化に好適である。ま
た、各セルに対応する穴とアクセスラインを埋め込む溝
を自己整合的に形成できるので、マスク合わせ余裕をと
る必要がなく、セルの微細化が可能となる。
成するトランジスタおよびキャパシタが基板から絶縁膜
により誘電的に分離されているのでセル間の電気的干渉
を防止することができる。したがって、セル同士を接近
されることができ、メモリの高密度化に好適である。ま
た、各セルに対応する穴とアクセスラインを埋め込む溝
を自己整合的に形成できるので、マスク合わせ余裕をと
る必要がなく、セルの微細化が可能となる。
第１図（ａ）〜（ｃ）は本発明の第１の実施例の半導体
記憶装置の平面図と断面図、第２図（ａ）、（ｂ）は従
来の半導体記憶装置の一例の平面図と断面図、第３図〜
第９図は第１図（ａ）〜（ｃ）に示した半導体記憶装置
の製造方法を示す工程断面図と平面図、第10図（ａ）〜
（ｃ）は本発明の第２の実施例の半導体記憶装置の断面
図と平面図、第11図（ａ）〜（ｃ）は本発明の第２の実
施例の半導体記憶装置の製造方法を示す工程平面図と断
面図である。 １……穴 ２……キャパシタ電極（ｎ形ポリシリコン層） ３……シリコン基板 ４、41……セルトランジスタのチャネル領域 ５……ドレイン領域 ６……ビット線（ソース領域） ７……ワード線（ゲート電極） ８、12、13、121、122……分離用絶縁膜（シリコン酸化
膜） 10、101……キャパシタ用絶縁膜 11……溝、14……シリコン窒化膜 15、151……シリコン酸化膜
記憶装置の平面図と断面図、第２図（ａ）、（ｂ）は従
来の半導体記憶装置の一例の平面図と断面図、第３図〜
第９図は第１図（ａ）〜（ｃ）に示した半導体記憶装置
の製造方法を示す工程断面図と平面図、第10図（ａ）〜
（ｃ）は本発明の第２の実施例の半導体記憶装置の断面
図と平面図、第11図（ａ）〜（ｃ）は本発明の第２の実
施例の半導体記憶装置の製造方法を示す工程平面図と断
面図である。 １……穴 ２……キャパシタ電極（ｎ形ポリシリコン層） ３……シリコン基板 ４、41……セルトランジスタのチャネル領域 ５……ドレイン領域 ６……ビット線（ソース領域） ７……ワード線（ゲート電極） ８、12、13、121、122……分離用絶縁膜（シリコン酸化
膜） 10、101……キャパシタ用絶縁膜 11……溝、14……シリコン窒化膜 15、151……シリコン酸化膜
フロントページの続き (72)発明者 逸見 学 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭59−82761（ＪＰ，Ａ) 特開 昭58−3269（ＪＰ，Ａ) 特開 昭61−280653（ＪＰ，Ａ) 特開 昭61−184687（ＪＰ，Ａ) 特開 昭61−198772（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板（３）の主面に設けられた複数
個の穴（１）と、 前記穴（１）同士を連結し、前記穴（１）より浅く設け
られた溝（11）と、 前記穴（１）および前記溝（11）内の側面および底面に
設けられた第１の絶縁膜（10、12）と、 前記第１の絶縁膜（10）に接続し、前記穴（１）内の下
部に設けられたキャパシタとして機能する第１の導電層
（２）と、 前記穴（１）内において、前記第１の導電層（２）と接
続されたチャネル領域として機能する半導体層（41）
と、 前記穴（１）内において、前記半導体層（41）の側面に
設けられたゲート絶縁膜として機能する第２の絶縁層
と、 前記穴（１）内において、前記半導体層（41）の側面に
前記第２の絶縁層を介して設けられたゲート電極として
機能する第２の導電層（７）と、 前記半導体層（41）と接続された第３の導電層（６）と
を有し、 前記穴（１）内の上部に前記半導体基板（３）と前記第
１の絶縁膜（12）により分離されてトランジスタが構成
され、 前記各穴（１）内に設けられた前記第２の導電層（７）
同士、または前記各穴（１）内に設けられた前記第３の
導電層（６）同士のいずれか一方を連結する第４の導電
層（７または６）が前記溝（11）の中のみに設けられて
いることを特徴とする半導体装置。 - 【請求項２】半導体基板（３）の主面に、複数個の穴
（１）と、前記穴（１）同士を連結し、前記穴（１）よ
り浅い溝（11）とを設ける工程と、 前記穴（１）および前記溝（11）内の側面および底面に
第１の絶縁膜（101）を設ける工程と、 前記第１の絶縁膜（101）に接続し、前記穴（１）内の
下部にキャパシタとして機能する第１の導電層（２）を
設ける工程と、 前記穴（１）内において前記第１の導電層（２）と接続
し、チャネル領域として機能する半導体層（41）と、前
記穴（１）内において前記半導体層（41）の側面に設け
られ、ゲート絶縁膜として機能する第２の絶縁層と、前
記穴（１）内において前記半導体層（41）の側面に前記
第２の絶縁層を介して設けられ、ゲート電極として機能
する第２の導電層（７）と、前記半導体層（41）と接続
される第３の導電層（６）とを設け、かつ、前記各穴
（１）内に設けられる前記第２の導電層（７）同士、ま
たは前記各穴（１）内に設けられる前記第３の導電層
（６）同士のいずれか一方を連結する第４の導電層（７
または６）を、前記溝（11）の中のみに前記第２の導電
層（７）または前記第３の導電層（６）と同時に設ける
工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060702A JPH0691217B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060702A JPH0691217B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219660A JPS62219660A (ja) | 1987-09-26 |
| JPH0691217B2 true JPH0691217B2 (ja) | 1994-11-14 |
Family
ID=13149882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060702A Expired - Fee Related JPH0691217B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691217B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797623B2 (ja) * | 1986-07-11 | 1995-10-18 | 三洋電機株式会社 | 半導体メモリ−装置 |
| US4829017A (en) * | 1986-09-25 | 1989-05-09 | Texas Instruments Incorporated | Method for lubricating a high capacity dram cell |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583269A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 縦型ｍｏｓダイナミツクメモリ−セル |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPH0783058B2 (ja) * | 1985-02-28 | 1995-09-06 | テキサス インスツルメンツ インコ−ポレイテツド | Ｄｒａｍセルおよびそのメモリセルアレイならびにその製作方法 |
-
1986
- 1986-03-20 JP JP61060702A patent/JPH0691217B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219660A (ja) | 1987-09-26 |
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