JP2610257B2

JP2610257B2 - 集積回路装置

Info

Publication number: JP2610257B2
Application number: JP62022653A
Authority: JP
Inventors: ウォン−シンテングクラレンス; ダニエルチェンチェング−エング; マオボー−イエン
Original assignee: テキサスインスツルメンツインコ−ポレイテツド
Priority date: 1986-02-05
Filing date: 1987-02-04
Publication date: 1997-05-14
Anticipated expiration: 2012-05-14
Also published as: JPS62276869A

Description

【発明の詳細な説明】産業上の利用分野この発明は集積回路装置の分野に関する。更に特定す
れば、この発明は集積メモリ装置の分野に関する。

従来の技術及び問題点出願人の出願に係わる係属中の米国特許出願番号第66
6,715号には、トレンチの内側にトランジスタと記憶キ
ヤパシタを形成したトレンチ・メモリ・セル構造が記載
されている。トランジスタは、そのチヤンネルがトレン
チの側壁の所で基板の一部分であつて、トレンチの上側
部分（即ちトレンチの内、基板の表面に対するトレンチ
の開口に一番近い部分）を占める様に形成されている。
トレンチの下側部分に形成された多結晶シリコン領域が
キヤパシタの一方の極板として作用する。基板が他方の
極板として作用する。極板は、トレンチの下側部分の壁
の上に形成された２酸化シリコンの様な絶縁体によつて
隔てられている。この為基板はメモリ・セル内で２つの
別々の作用をする。即ち、通過トランジスタに対するチ
ヤンネル領域になると共に、キヤパシタに対する極板と
なる。然し、こういう作用の為に、基板のドーピング特
性に対して相反する要求が生ずる。

通過トランジスタの閾値電圧は、丁度トランジスタが
カツトオフになるのを保証するのに十分な大きさである
のが理想的である。この様に閾値が低ければ、今日のVL
SIメモリ回路の長いワード線で起る電圧降下があつて
も、ワード線の信号によつて通過トランジスタをターン
オンすることが出来る。通過トランジスタの閾値電圧は
チヤンネル領域のドーピングに直接的に関係する。この
為基板はドーピング・レベルを比較的低くすべきであ
る。

他方、キヤパシタの一方の極板として最適の性能を得
る為には、基板には異なるドーピング・レベルが必要に
なる。金属酸化物半導体（MOS）キヤパシタは、誘電体
によつて隔てられた２つの極板を持つ単純なキヤパシタ
としての挙動をしない。記憶された電荷が半導体材料の
特性を変える。例えば、トレンチ内部の極板に正の電荷
が記憶され、Ｐ形にドープされた基板を用いる時、正の
電荷の或るレベルでは、２つの極板を隔てている２酸化
シリコン層の表面まで、２酸化シリコンに隣接する基板
の部分をＮ形に反転するのに十分な位の負の電荷担体
（電子）が引張られる。この為、Ｐ形からＮ形への反転
する点で、デプリーシヨン障壁が形成され、デプリーシ
ヨン障壁で担体の流れを停止し、実質的にMOSキヤパシ
タと直列の２番目のキヤパシタを作る。この結果得られ
る静電容量は次の式によつて決定される。

これは回路の基本理論から明らかである。キヤパシタ
に記憶される電荷はキヤパシタの静電容量に比例するか
ら、C_TOTを最大にすることが望ましい。一層大きな静電
容量によつて表わされるデータは、アレー内の漂遊電
界、α線及びその他のソフトエラー源によつて変更され
る惧れが一層少ないから、キヤパシタに最大の電荷を記
憶することが望ましい。

デプリーシヨン障壁が第２のキヤパシタ（C₂）に対す
る誘電体として作用する。従つて、デプリーシヨン障壁
の幅を減少すると、C₂、従つてC_TOTが増加する。デプリ
ーシヨン層の幅を減少する１つの方法は、基板のドーピ
ング・レベルを高めることである。これによつて２つの
利点が得られる。１番目に、著しくドープされた材料は
自由担体の数が多くなるから、デプリーシヨン層が同じ
反転レベルに応答して消費する材料が一層少なくなる。
２番目に、基板のドーピング・レベルが高ければ高い
程、反転を生ずるのに必要な電界が強くなる。この為、
十分高くドープした基板は反転せず、２番目の静電容量
が全く生じない。

上に引用した係属中の米国特許出願番号第666,715号
に記載されている実施例は、セルのキヤパシタを著しく
ドープされた基板内に形成すると共に、セルのトランジ
スタ部分を、この基板の表面に形成された軽くドープし
たエピタキシヤル層内に形成することによつて、この競
合の問題を取上げている。然し、エピタキシヤル層を形
成した後の処理工程と時間により、基板内の若干のドー
パント原子が、第１図のドーピング分布に示す様に、エ
ピタキシヤル層に拡散する為、この解決策でも問題は解
決されない。この為エピタキシヤル層のドーピング・レ
ベルが高くなると共にキヤパシタの近くの基板のドーピ
ング・レベルが下がるが、これは何れも前に述べた理由
で望ましくない効果である。

問題点を解決する為の手段及び作用以下、ダイナミツク・ランダムアクセス・メモリ（dR
AM）セルを説明する。ここで説明するセルは、トランジ
スタ１個／キヤパシタ１個のdRAMセル構造及びアレーで
あり、セルの通過トランジスタがセル・キヤパシタを持
つトレンチの側壁上に形成される。ワード線及びビツト
線がこのトレンチの上で交差する。トレンチがエピタキ
シヤル層を通つて基板に達する。エピタキシヤル層及び
基板が拡散障壁として作用する層によつて隔てられてい
る。キヤパシタの上にトランジスタをこの様に積重ねる
ことにより、セルは基板上の面積がごく小さくなると共
に、セルの密な詰込みの問題が解決される。拡散障壁は
トランジスタの動作にとつてエピタキシヤル層の最適の
ドーピングが出来る様にすると共に、キヤパシタの動作
にとつて基板の最適のドーピングが出来る様にする。

キヤパシタの一方の極板とトランジスタのチヤンネル
及びソース領域が、トレンチバルクの側壁内に形成さ
れ、トランジスタのゲート及びキヤパシタの他方の極板
が共にトレンチ内のポリシリコンで形成されるが、トレ
ンチ内部の酸化物層によつて互いに隔てられている。信
号電荷が、垂直通過トランジスタのソース領域をポリシ
リコンのキヤパシタ極板と電気接続することにより、ポ
リシリコンのキヤパシタ極板に転送される。ソース及び
ポリシリコンのキヤパシタ極板の間のこの接続が、埋込
み横方向接点によつて行なわれる。

実施例好ましい実施例のdRAMセルは、第2A図に略図で示す様
に、ビツト線及びワード線に接続されたトランジスタ１
個／キヤパシタ１個のセルであり、次に述べる様に動作
する。キヤパシタ12が電荷を記憶して、情報ビツトを表
わす。（例えば、電荷が記憶されていないことは論理０
を表わし、キヤパシタの極板の間の５ボルトの電圧に対
応する記憶された電荷が論理１を表わすものであつてよ
い。）ゲート16に接続されたワード線14に電圧を印加し
て、トランジスタ18をターンオンすることにより、情報
ビツトがアクセスされる（ビツト読取り又は新しいビツ
トを書込む）。ターンオンしたトランジスタ18が読取又
は書込み動作の為に、キヤパシタ12をビツト線20に接続
する。漏れ電流並びにキヤパシタ12の電荷のその他の減
衰原因により、電荷の周期的なリフレツシユ動作が必要
であり、この為ダイナミツクRAM（dRAM）という名前が
ついている。

第2B図はビツト線20及びワード線14から成るdRAMアレ
ーの一部分の平面図で、好ましい実施例のセル30がこれ
らの線の交点にある。ビツト線20がワード線14の下を通
ることに注意されたい。セルは線の下方の基板の中まで
入り、最高密度のメモリになる。特徴の最小寸法をｆで
表わし、最小の整合をＲで表わすと、セル面積は〔２
（ｆ＋Ｒ）〕^２である。例えば、特徴の最小寸法が1.0
ミクロンで、整合の最小許容公差が0.25ミクロンであれ
ば、セル面積は約6.25平方ミクロンである。

第３図は好ましい第１の実施例のdRAMセル30の断面図
である。セル30がｐ＋形シリコン基板32内に形成され、
ｐ形エピタキシヤル層34が、基板32とこのエピタキシヤ
ル層34の間に２酸化シリコン層33を介在配置して設けら
れている。セル30がｎ＋形ポリシリコン・ビツト線20、
ビツト線絶縁窒化物42、フイールド酸化物36、ｎ＋形ポ
リシリコン・ワード線14、トランジスタ18のチヤンネル
44、トランジスタ18のゲート酸化物46トランジスタ18の
ソースとなるｎ形拡散領域48、キヤパシタ12の一方の極
板を形成するｎ＋形ポリシリコン領域50、他方の極板及
びアースを形成するｐ＋形基板32、キヤパシタ12の極板
の間の絶縁体を形成する酸化物52、ワード線14をキヤパ
シタ極板50から隔てる絶縁酸化物56、トランジスタ18の
ドレインを形成するｎ形拡散領域22、ビツト線20をドレ
イン領域22と接続するｎ形ポリシリコン領域21、ソース
48をｎ＋形キヤパシタ極板50と接続するｎ形ポリシリコ
ン領域49を含む。トランジスタ18のゲート16は、単にワ
ード線14の内、チヤンネル領域44とはゲート酸化物46の
反対側にある部分である。第２図に示すセル30は、第2B
図の垂直線２−２で切つた断面に対応している。キヤパ
シタ12及びトランジスタ18を含むトレンチの断面が４角
であることは、第2B図に明らかである。

２酸化シリコン層33はとりわけエピタキシヤル層34と
基板32の間の拡散障壁になる。これによつて、基板32を
ずつと高いドーピング濃度にしても、エピタキシヤル層
34のドーピングレベルを高くせずに済み、この為トラン
ジスタ18の閾値電圧を高くせずに済む。

セル30では、キヤパシタ12の一方の極板がｎ＋形領域
50とｎ形領域48によつて形成され、他方の極板が基板32
とエピタキシヤル層34である。然し、エピタキシヤル層
34のドーピングはｐ＋形基板32よりもずつと低く、その
為領域48及びエピタキシヤル層34のn/p接合の静電容量
とｎ＋形領域50/酸化物52/p形エピタキシヤル層34の静
電容量の両方は、ｎ＋領域50/酸化物52/p＋形基板32の
静電容量よりずつと小さく、無視することが出来る。後
で詳しく説明するが、エピタキシヤル層34の極板面積は
基板32に較べて小さい。この為、エピタキシヤル層34に
伴う静電容量は更に問題にならなくなる。この為、キヤ
パシタ12によつて記憶される電荷のバルクが、酸化物52
によつて基板32（及びエピタキシヤル層34）から隔離さ
れる。断面が１ミクロン×１ミクロンで、深さが６ミク
ロンのトレンチでは、キヤパシタ12の極板面積は、この
深さの内の１ミクロンがエピタキシヤル層34及びビツト
線20である場合、約21平方ミクロンである。ｐ＋形基板
32がアレー内の全てのセル30に共通のアースである。

セル30内のトランジスタ18は全部がバルクのシリコン
中にあつて、ポリシリコンのゲートを持つ。チヤンネル
領域44がｐ形エピタキシヤル層34の一部分であり、ソー
ス領域48（これはキヤパシタ12の極板の一部分でもあ
る）及びドレイン領域20がｐ形エピタキシヤル層34内の
ｎ形拡散部であり、ゲート酸化物46をｐ形エピタキシヤ
ル層34のトレンチの表面に成長させ、ゲート16はポリシ
リコン・ワード線14の一部分である。フイールド酸化物
36はかなり厚手で、ビツト線20の静電容量を最小限に抑
える。

セル30の寸法と材料の特性は、第１の好ましい実施例
の製造方法を以下説明する所から、最もよく理解されよ
う。第4A図乃至第4I図に一連の処理工程を示す。

0.01Ω・cmの抵抗率を持つ100配向のｐ＋形シリコン
基板32の表面の下に約２×10¹⁸原子/cm²の密度及び約15
0keVのエネルギを持つ酸素原子を打込むことにより、２
酸化シリコン層33（第4A図）が形成される。この酸素の
打込み部をアニールして、厚さが約5,000Åで、基板32
の表面より下方約1,500Åの２酸化シリコン層33を形成
する。基板32の内、２酸化シリコン33より上方にある部
分が、エピタキシヤル層34を形成する為のシード結晶に
なる。エピタキシヤル層は、２×10¹⁶/cm³のキヤリア濃
度及び約２ミクロンの厚さに成長させる（第4B図参
照）。この説明で、２酸化シリコンを使つて層33を形成
するのは１例にすぎず、適切な障壁層を形成する為に幾
つかのこの他の材料を利用することが出来る。例えば窒
素原子を約150keVのエネルギ及び約1.2×10¹⁸の密度で
打込んでも、基板32の表面より下方約3,000Åに厚さ約
2,000Åの窒化シリコン層が得られる。

フイールド酸化物36（保護酸化物37を含む）が標準的
な処理によつて形成される。１例として、SWAMIプロセ
スを使うことが出来る（応力除去した酸化物を成長さ
せ、低圧化学反応気相成長（LPCVD）窒化物をデポジツ
トし、パターンを定めて窒化物−酸化物−シリコンをプ
ラズマ・エツチし、チヤンネル・ストツパの為の硼素の
打込みをし、２番目の応力除去酸化物を成長させ、２番
目の窒化物をデポジツトし、LPCVD酸化物をデポジツト
し、LPCVD酸化物−窒化物をプラズマ・エツチし、前の
エツチで残つているLPCVD酸化物のフイラメントをウエ
ツト・エツチし、フイールド酸化物を熱成長させて大体
平面状の構造を作り、窒化物を剥がす）。使う方法に関
係なく、フイールド酸化物36の最終的な厚さは5,000Å
であり、保護酸化物37は約200Åの厚さである。2,000Å
のポリシリコン20をLPCVDによつてデポジツトし、１×1
0²⁰/cm³のキヤリア濃度にドープし、パターンを定めて
エツチして、ビツト線20を形成する。随意選択により、
ポリシリコンのビツト線の代りに、ｎ＋形拡散ビツト線
を用いてもよい。次に10,000Åの窒化物42をLPCVDによ
つてデポジツトする（第4C図参照）。デポジツトした窒
化物及び酸化物で構成される層を層42に用いてもよい。

窒化物42のパターンを定めて、１ミクロン四方のトレ
ンチを限定する。次にパターンを定めた窒化物42を、塩
化水素酸を用いた反応性イオン・エツチング（RIE）の
マスクとして使い、トレンチを８ミクロンの深さに掘
る。ウエツト形酸性エツチを用いて、トレンチの壁から
RIEによる損障及び汚染を除く（第4D図参照）。酸化物4
2もRIEによつて部分的に除かれることに注意されたい。

トレンチの壁及び底の上に200Åの厚さに酸化物52を
成長させる。その後トレンチを、LPCVDによる7,000Åの
ｎ＋形ポリシリコンのデポジツシヨンの一部分として、
ｎ＋形にドープされたポリシリコンで埋める（第4E図参
照）。

回転付着したフオトレジストを用いる等により、ポリ
シリコン50を平面化し、表面では完全にエツチングによ
つて除き、２酸化シリコン層33の上方約3,000Åの所ま
で、トレンチの中までエツチする（第4F図参照）。後で
判るが、トレンチ内の残りのポリシリコン50の頂部の場
所が、大体トランジスタ18のチヤンネルの底を決定す
る。窒化物層42がプラズマ・エツチによつて更に侵食さ
れるが、まだ少なくとも2,000Åの厚さがあることに注
意されたい。

酸化物52に対する露出部分をエツチし、このエツチン
グを続けて、酸化物の1,000Å乃至2,000Åを過剰エツチ
する。この過剰エツチにより、エピタキシヤル層34とポ
リシリコン50の間にある酸化物52の頂部が、第4G図に矢
印53で示す様に、1,000乃至2,000Åの深さに除去され
る。更に、第4G図に矢印39で示す様に、エピタキシヤル
層34とビツト線20の間の保護酸化物37の1,000乃至2,000
Åも除去される。事実上、この過剰エツチは、何れも1,
000Å乃至2,000Åの深さ及び200Åの幅を持つ小さな２
つの環状の割れ目を形成する。この小さな割れ目の一方
が、矢印53で示す様に、ポリシリコン50の頂部を取巻
き、他方の小さな割れ目が、矢印39で示す様に、ビツト
線20の境界の周りを水平方向に伸びる。

2,500Åのポリシリコン51をLPCVDによつてデポジツト
する。これは、第4G図に矢印53、39で示す小さな割れ目
が埋まる様に保証するのに十分な厚さである（第4H図参
照）。

500Åの酸化物55を熱成長させる。これは酸化界面か
ら遠すぎる、第4G図に矢印53、39で示した小さな割れ目
内にある部分を除き、全てのポリシリコン51を酸化する
のに丁度十分な酸化である。この程度の酸化によつて消
費されるエピタキシヤル層34はごく少ない。ポリシリコ
ン51の熱酸化の高い温度により、ｎ＋形ポリシリコン50
内のドーパントが、矢印53で示す小さな割れ目内にある
ポリシリコンを介してｐ形エピタキシヤル層34に拡散す
る。このドーパントの拡散により、ｐ形エピタキシヤル
層34内にｎ形ポリシリコン領域49及びｎ形領域48が形成
される（第4I図参照）。更に、ビツト線20からドーパン
トが、矢印39で示す小さな割れ目内のポリシリコンを介
してエピタキシヤル層34に同様に拡散することにより、
エピタキシヤル層34にｎ形ポリシリコン領域21及びｎ形
領域22が形成される（第4I図参照）。随意選択により、
500Åのポリシリコン51を埋戻した割れ目領域39、53以
外の領域から、調時したウエツト形薬剤シリコン・エツ
チによつて除去することが出来る。この後、熱アニール
により、領域53、39にｎ＋形ドーパントを拡散させるこ
とが出来る。領域53、39内に形成されるｎ＋形ポリシリ
コン接点が埋込み横方向接点と呼ばれる。第4I図から判
る様に、埋込み横方向接点は、トレンチ・トランジスタ
をトレンチ・キヤパシタ及びポリシリコン・ビツト線に
効率よくこじんまりと接続することが出来る様にする。

酸化物55をエツチングによつて除き、ゲート酸化物46
と絶縁酸化物56を熱成長させる。ゲート酸化物46を250
Åの厚さに成長させ、その為酸化物56は、同時にｎ＋形
にドープされたポリシリコン50の上にも成長するので、
幾分一層厚手になる。最後に、7,000Åのｎ＋形ポリシ
リコンをLPCVDによつてデポジツトし、パターンを定め
てエツチングして、ワード線14を形成する。完成された
セルは第３図を参照されたい。ゲート16（ワード線14の
内、チヤンネル44と向い合つた部分）は、トランジスタ
18のソースを形成するｎ形領域48がポリシリコン50から
ポリシリコン領域49を介してのドーパントの拡散によつ
て形成され、その為に領域49から水平方向並びに垂直方
向にエピタキシヤル層34に入り込む為に、酸化物56の厚
さがあつても、チヤンネル44の全部を制御することに注
意されたい。この垂直方向の拡散は、ゲート16が、ゲー
ト16がチヤンネル44の全部を制御する様に十分に拡が
る。

第５図は基板32、２酸化シリコン層33及びエピタキシ
ヤル層34のドーピング部分を示す。このグラフはエピタ
キシヤル層34の低いドーピング・レベルが保たれている
様子を示す。この構造の別の利点は、絶縁体である２酸
化シリコン層33が基板32から埋込み横方向接点へ起り得
る漏れ電流を阻止し、こうしてセル30を用いたメモリの
リフレツシユ時間を長くすることである。

単独に用いても組合せて用いても、キヤパシタ又はト
ランジスタのオン／オフ作用によつて信号電荷の記憶が
乱されないという意味で、本発明の範囲内に属する様な
好ましい実施例のいろいろな変更が可能である。こうい
う変更として、次のものがある。

トレンチの断面は円形、矩形、任意の凸、波形の様
な、或いは多重接続形（即ち多重のトレンチを用いる）
の用な便利などんな形にしてもよいし、或いは垂直方向
に、連続的に又は段階的に又はその両方で変化してもよ
い。同様に、トレンチの側壁は垂直である必要はなく、
膨らみ、テーパ形及び勾配つきの側壁という様に、処理
することが出来るどんな形状でも、程度の差はあつても
作用する筈である。実際、任意の単純に接続されたトレ
ンチでも、機能的には好ましい実施例の平行４辺形と同
等である。最後に、トレンチの寸法（深さ、断面積、直
径等）を変えることが出来るが、実際には、プロセスの
便宜、必要な静電容量基板の面積等の兼合いである。勿
論、要求される静電容量は、リフレツシユ時間、トラン
ジスタの漏れ電流、供給電圧、ソフトウエアに対する免
疫性、キヤパシタの漏れ電流等に関係する。

キヤパシタの絶縁体は、酸化物、窒化物、酸化物−窒
化物、酸化物−窒化物−酸化物及びその他の積重ねの組
合せの様な、任意の便利な材料にすることが出来るし、
酸化物は熱成長LPCVD、乾式又は蒸気中の成長等であつ
てもよい。絶縁体の厚さは、プロセスの便宜、絶縁体の
信頼性、誘電率、降伏電圧等の兼合いであり、大幅に変
えることが出来る。勿論、セル及びアレーが（砒化ガリ
ウム、砒化アルミニウム・ガリウム、テルル化水銀カド
ミウム、ゲルマニウム、燐化インジウム等の様な）シリ
コン以外の半導体材料に作られる場合、キヤパシタの絶
縁体も対応する材料にする。逆バイアス接合によつて形
成されるキヤパシタでは、ドーピングの分布を変えるこ
とが出来、その選択はプロセスの便宜、セルの寸法、キ
ヤパシタの性能等の兼合いである。同様にポリシリコン
の代りに非晶質シリコンを使うことが出来、割れ目を形
成する為のエツチバツクは湿式でも乾式（プラズマ）で
もよい。

（ゲート酸化物の成長又はデポジツシヨンの直前に、
チヤンネルに対する浅い拡散等により）閾値電圧を調節
することにより、トランジスタは種種の閾値電圧で動作
する様に形成することが出来る。ドーピング・レベル及
びドーピング種目は、トランジスタの特性を変える様に
変更することが出来る。トランジスタのチヤンネル長が
大体トレンチの深さによつて決定され、チヤンネル幅が
大まかに云つてトレンチの周長に等しいこと、並びにｎ
チヤンネル及びｐチヤンネル装置は反対にドープされた
領域を必要とすることに注意されたい。トランジスタの
ゲートはポリシリコン、金属、シリサイド等であつてよ
い。これらの全ての変更がトランジスタの性能に影響す
るが、必要な読取及び書込み時間、静電容量、リフレツ
シユ時間等を含めて、セルのその他の特性から考えて、
そのトランジスタがセルに対する通過トランジスタとし
て適切に動作すれば、受入れることが出来る。

本発明の特定の実施例を説明したが、この説明は本発
明の範囲を制約するものと解してはならない。本発明は
特許請求の範囲のみによつて限定されることを承知され
たい。

以上の説明に関連して更に下記の項を開示する。

（１）その中にトレンチを形成してあるドープされた基
板と、前記トレンチの壁を除いて、前記トレンチが開口
する前記基板の表面に実質的に形成されている拡散障壁
と、該拡散障壁上に形成されたエピタキシヤル層と、前
記トレンチ内に形成されたキヤパシタと、前記トレンチ
の所で前記エピタキシヤル層の側壁に形成されたチヤン
ネルを持つていて、前記キヤパシタに接続されたトラン
ジスタとを有する集積回路装置。

（２）その中にトレンチを形成したドープされた単結晶
基板と、当該トレンチの壁を除いて、前記トレンチが開
口する基板の表面に実質的に形成された拡散障壁と、該
拡散障壁上に形成された単結晶エピタキシヤル層と、前
記トレンチ内に形成されたキヤパシタと、前記トレンチ
の所で前記エピタキシヤル層の側壁内に形成されたチヤ
ンネルを持つていて前記キヤパシタに接続されたトラン
ジスタとを有する集積回路装置。

（３）第（２）項に記載した集積回路装置に於て、前記
キヤパシタが、前記トレンチ内に形成されているが、前
記基板から絶縁された導電層を有し、該導電層が前記キ
ヤパシタの第１の極板として作用し、前記基板が前記キ
ヤパシタの第２の極板として作用する集積回路装置。

（４）その中にトレンチが形成されたドープされた単結
晶シリコン基板と、前記トレンチの壁を除いて、該トレ
ンチが前記基板の面に開口する基板の表面に実質的に形
成された２酸化シリコン層と、拡散障壁上に形成された
シリコン・エピタキシヤル層と、前記トレンチ内に形成
されているが、基板から絶縁されている単結晶シリコン
層とを有し、該層が前記トレンチ内に形成されるキヤパ
シタの第１の極板として作用し、前記基板が前記キヤパ
シタの第２の極板として作用し、更に前記トレンチの所
で前記エピタキシヤル層の側壁内に形成されたチヤンネ
ルを持つていて前記キヤパシタの第１の極板に接続され
たトランジスタを有する集積回路装置。

（５）集積回路装置を形成する方法に於て、その中にト
レンチが形成された、ドープされた基板を用意し、前記
トレンチが開口する基板の表面にイオンを打込んで、該
イオンが前記基板と反応して、実質的に基板の表面に形
成される拡散障壁を形成する様にし、該拡散障壁の上に
エピタキシヤル層を形成し、前記トレンチ内にキヤパシ
タを形成し、前記トレンチの所でエピタキシヤル層の側
壁内に形成されたチヤンネルを持つていて前記キヤパシ
タに接続されたトランジスタを形成する工程を含む方
法。

【図面の簡単な説明】

第１図は係属中の米国特許出願番号第666,715号に記載
されたセルを製造するのに使われる様な、ｐ＋形基板の
上に成長させたｐ形エピタキシヤル層のドーピング分布
を示すグラフ、第2A図及び第2B図は好ましい実施例のdR
AMセルの等価回路及びメモリ・アレーの局部的な形状を
示す図、第３図は第2B図の線２−２で切つた第１の好ま
しい実施例のdRAMセルの簡略側面断面図、第4A図から第
4I図は本発明の別の実施例の方法により、本発明の１実
施例のメモリ・セルを製造する方法の一連の工程を示す
簡略断面図、第５図は本発明の上に述べた実施例に従つ
て製造されたｐ形エピタキシヤル層、２酸化シリコン層
及びｐ＋形基板のドーピング分布を示すグラフである。主な符号の説明 12:キヤパシタ 18:トランジスタ 32:p＋形シリコン基板 33:2酸化シリコン層 34:p形エピタキシヤル層

───────────────────────────────────────────────────── フロントページの続き (72)発明者ボー−イエンマオアメリカ合衆国テキサス州リチャードソン，ウッドグレンドライブ 2336 (56)参考文献特開昭59−82761（ＪＰ，Ａ) 特開昭59−222959（ＪＰ，Ａ) ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ．ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ（1985）ＰＰ．714−717

Claims

(57)【特許請求の範囲】

【請求項１】ドープされた基板と、前記基板の中に形成されたトレンチと、前記トレンチの壁を除いて、前記トレンチが開口する前
記基板の表面に実質的に形成されている拡散障壁と、前記拡散障壁の表面上に形成されたエピタキシャル層
と、少くとも一部が前記トレンチ内に形成されたキャパシタ
と、前記トレンチの所で前記エピタキシャル層の側壁に形成
されたチャンネルを持っていて、前記キャパシタに接続
されたトランジスタと、を有し、前記トレンチは前記エピタキシャル層の表面に
開口を持ち、前記トレンチは前記エピタキシャル層及び
前記拡散障壁を通って前記ドープされた基板に入り込ん
でおり、前記拡散障壁は前記基板からドーパント原子が
拡散するのを防ぐことを特徴とする集積回路装置。