JPS61207055A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61207055A JPS61207055A JP60047714A JP4771485A JPS61207055A JP S61207055 A JPS61207055 A JP S61207055A JP 60047714 A JP60047714 A JP 60047714A JP 4771485 A JP4771485 A JP 4771485A JP S61207055 A JPS61207055 A JP S61207055A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関する。
半導体素子を用いた記憶装置（ＩＣメモリ）においては
高密度化と大容量化の可能性が追求されてきており、こ
れ等の目的ｉ１成のために、回路面からのｔ＃報蓄積方
法の開発及び製造材料物質からの種々の情報蓄積方法の
検討が進められてきている。
高密度化と大容量化の可能性が追求されてきており、こ
れ等の目的ｉ１成のために、回路面からのｔ＃報蓄積方
法の開発及び製造材料物質からの種々の情報蓄積方法の
検討が進められてきている。
現在、ＩＣメモリ、特にダイナミっりＲＡＭ（ＤＲＡＭ
）においては、情報蓄積部（セル部）を１個のＭＯ８ｍ
電界効果トランジスタ（ＭＯＢ。
）においては、情報蓄積部（セル部）を１個のＭＯ８ｍ
電界効果トランジスタ（ＭＯＢ。
ＦＢＴ） と１個の容量部とで構成するのが上記目的
に最も適したものと考えられている。
に最も適したものと考えられている。
このような構成による大容量のＩＣメモリ（例えばメガ
ビット級のもの）を実現するためには、セル部の縮小化
が最も有効な手段であシ、併せて荷電粒子線（例えばα
＃Ｍ）の入射により生ずるソフトエラの減少も必要であ
る。
ビット級のもの）を実現するためには、セル部の縮小化
が最も有効な手段であシ、併せて荷電粒子線（例えばα
＃Ｍ）の入射により生ずるソフトエラの減少も必要であ
る。
従来のＩＣメモリにおける容量部は、例えば第４図膠ζ
示す平面構造となってお〕、ｐ型シリコン基板２０を一
方の電極とし、この上に８ｉｏ２や５ｉｓＮ４等の誘電
体膜２１とポリシリコン膜等からなる容量電極２２とか
ら構成されている。
示す平面構造となってお〕、ｐ型シリコン基板２０を一
方の電極とし、この上に８ｉｏ２や５ｉｓＮ４等の誘電
体膜２１とポリシリコン膜等からなる容量電極２２とか
ら構成されている。
しかしながら、このように構成された容量部の面積を煽
小させることは、蓄積された情報信号ｋ（Ｓ）を減少さ
せることになり、信号量対雑音比（Ｓ／Ｎ比）がＳの減
少に伴って小ざくなる欠点があり、回路動作上大きな問
題となる。
小させることは、蓄積された情報信号ｋ（Ｓ）を減少さ
せることになり、信号量対雑音比（Ｓ／Ｎ比）がＳの減
少に伴って小ざくなる欠点があり、回路動作上大きな問
題となる。
また、容量部に入射したα粒子は飛程に演って電子と正
孔対な発生するが、シリコン基板２０が負にバイアスさ
れているため正孔は負の電極に移動し＃１に部には電子
のみが残ることになり、蓄積情報が変化してしまう。従
ってパッケージ等４こ含まれる微量のＵ 、 ’Ｉ’ｈ
からのα粒子及びその他の荷電粒子による影響を防ぐた
めには高純度のパッケージ材料を用いたり、セル部をエ
ポキシ樹脂等でコーティングしなければならない等の欠
点がある。
孔対な発生するが、シリコン基板２０が負にバイアスさ
れているため正孔は負の電極に移動し＃１に部には電子
のみが残ることになり、蓄積情報が変化してしまう。従
ってパッケージ等４こ含まれる微量のＵ 、 ’Ｉ’ｈ
からのα粒子及びその他の荷電粒子による影響を防ぐた
めには高純度のパッケージ材料を用いたり、セル部をエ
ポキシ樹脂等でコーティングしなければならない等の欠
点がある。
本発明の目的は上記欠点を除去し、ソフトエラー耐性が
高くしかも高密度化された半導体記憶装置を提供するこ
とにある。
高くしかも高密度化された半導体記憶装置を提供するこ
とにある。
本発明の半導体記憶装置は、半導体基板表面の酸化膜上
に詳けられた無定形又は多結晶のシリ、コ／ｒＡと、こ
のシリコン膜に設けられたＭＯＳ、ＦＥＴのソース領域
、チャンネル領域及びドレイン領域と、半導体基板に形
成された細孔部と、この細孔部表面に設けられた誘電体
膜と、この誘電体膜上に設けられかつＭＯＳ、Ｆｈ’ｒ
のソース領域又はドレイン領域に接続する容量電極とを
含んでし！成される。
に詳けられた無定形又は多結晶のシリ、コ／ｒＡと、こ
のシリコン膜に設けられたＭＯＳ、ＦＥＴのソース領域
、チャンネル領域及びドレイン領域と、半導体基板に形
成された細孔部と、この細孔部表面に設けられた誘電体
膜と、この誘電体膜上に設けられかつＭＯＳ、Ｆｈ’ｒ
のソース領域又はドレイン領域に接続する容量電極とを
含んでし！成される。
本発明によれば、容量部が半導体基板の細孔中に形成さ
れるためその面積は小さくなり、又電荷を蓄積する容量
電極が誘電体膜により基板と分離され、酸化膜上に形成
されたＭＯＳ、ＦＢ’ｒのソース領域又はドレイン領域
に電気的に接続する構造となっているため、α粒子等に
より発生する電子と正孔の影響を排除することができる
。
れるためその面積は小さくなり、又電荷を蓄積する容量
電極が誘電体膜により基板と分離され、酸化膜上に形成
されたＭＯＳ、ＦＢ’ｒのソース領域又はドレイン領域
に電気的に接続する構造となっているため、α粒子等に
より発生する電子と正孔の影響を排除することができる
。
次に本発明の実施例を簡単な製造工程と共に説明する。
第１図は本発明の一実施例の断面図であり、第３図１ａ
Ｊ〜（ｄ）はその製造方法を説明するための工程断面図
である。
Ｊ〜（ｄ）はその製造方法を説明するための工程断面図
である。
ｔｆ第３Ｕ（ａ）に示すよう−こ、例えばその比抵抗が
０．１〜１００Ω・菌のｐ型シリコン（ｍｉ）基板１の
表面ｌこ、高熱酸化等により厚いＳ ｔ ０２膜２を形
成する。続いて、ＣＣｌ４等のガスを用いた異方性ドラ
イエツチング法によＶ所定の大きさ、例えば幅１μｍ、
深さ５〜６μｍの細孔３を形成する。
０．１〜１００Ω・菌のｐ型シリコン（ｍｉ）基板１の
表面ｌこ、高熱酸化等により厚いＳ ｔ ０２膜２を形
成する。続いて、ＣＣｌ４等のガスを用いた異方性ドラ
イエツチング法によＶ所定の大きさ、例えば幅１μｍ、
深さ５〜６μｍの細孔３を形成する。
次に第３図（ｂ）に示すように、拡散法等によりボロン
（Ｂ）を導入しＰ十領域４を形成したのち、その表面に
８ｉ０ｚや８ｉｓＮ４等の単層又はこれらの複合層から
なる誘電体膜５を被着する。
（Ｂ）を導入しＰ十領域４を形成したのち、その表面に
８ｉ０ｚや８ｉｓＮ４等の単層又はこれらの複合層から
なる誘電体膜５を被着する。
次に第３図（ｑに示すように、容量電極となるＮ型不純
物をドープした多結晶（ポリ）シリコン膜６をＣＶＤ法
により全面に堆積させる。ポリシリコン膜の代りに無定
形シリコン膜を用いてもよい。
物をドープした多結晶（ポリ）シリコン膜６をＣＶＤ法
により全面に堆積させる。ポリシリコン膜の代りに無定
形シリコン膜を用いてもよい。
細孔部３を埋めるにはドープドポリシリコン膜の厚さを
細孔の幅より厚くすればよい。続いてＳｉｎ。
細孔の幅より厚くすればよい。続いてＳｉｎ。
膜２上のドープドポリシリコン膜をドライエツチング法
等により除去したのち、不純物を含まないポリシリコア
ｇ７をＣＶＤ法により形成する。
等により除去したのち、不純物を含まないポリシリコア
ｇ７をＣＶＤ法により形成する。
次に第３図（ｄＪに示すように、ポリシリコン膜７上に
薄いＳｉｎ、とポリシリコン膜を形成したのちバター＝
ｙ／し、ケート酸化膜８とワード線に接続するゲート電
極９とを形成する。続いて、ゲート電極９、ゲート酸化
膜８をマスクとしてヒ素（Ａｓ）をイオン注入し、ゲー
ト酸化膜８下のチャンネル領域１０以外なＮｆｉ不純物
領域としたのち、パターニングしてソース領域１１及び
ドレイン領域１２（便用−法によっては１１がドレイン
領域、１２がソース領域となる）を形成する。
薄いＳｉｎ、とポリシリコン膜を形成したのちバター＝
ｙ／し、ケート酸化膜８とワード線に接続するゲート電
極９とを形成する。続いて、ゲート電極９、ゲート酸化
膜８をマスクとしてヒ素（Ａｓ）をイオン注入し、ゲー
ト酸化膜８下のチャンネル領域１０以外なＮｆｉ不純物
領域としたのち、パターニングしてソース領域１１及び
ドレイン領域１２（便用−法によっては１１がドレイン
領域、１２がソース領域となる）を形成する。
以下全面に８ｉ（ｈ、ＰＳＧ 等の絶縁酸化膜１３を形
成したのち、ソース領域１１上にコンタクト孔を形成す
る。続いてＡ）を蒸着し、パターニングしてビット線と
なるＡＩ配線を形成することによｙｉｉ図に示したＩＣ
メモリが完成する。
成したのち、ソース領域１１上にコンタクト孔を形成す
る。続いてＡ）を蒸着し、パターニングしてビット線と
なるＡＩ配線を形成することによｙｉｉ図に示したＩＣ
メモリが完成する。
ここで、厚い８ｉ０．膜２上に形成されたＭＯＳ。
ＦＥＴのソース領域１１はビット線に、又ゲート電極９
はワード線として配線される。そして情報の電荷は、細
孔部に形成された容量電極６の誘電体膜５に近接した表
面領域に蓄積される。
はワード線として配線される。そして情報の電荷は、細
孔部に形成された容量電極６の誘電体膜５に近接した表
面領域に蓄積される。
このように構成されたＩＣメモリーこおいては、容量部
が細孔内に設けられた誘電体膜５をはさんで形成される
ための容重の平面密匿が上る。このため容ｔＳＯ面積る
大巾に縮小することが可能である。更にビット線が厚い
Ｓ ｉ Ｏｚ膜上に形成されるため寄生容量が減少し８
／Ｎ比が改善される。
が細孔内に設けられた誘電体膜５をはさんで形成される
ための容重の平面密匿が上る。このため容ｔＳＯ面積る
大巾に縮小することが可能である。更にビット線が厚い
Ｓ ｉ Ｏｚ膜上に形成されるため寄生容量が減少し８
／Ｎ比が改善される。
従ってそれに相当する容量部の面積を削減することがで
きる。
きる。
また、情報の電荷蓄積部が誘電体膜５に囲まれた容量電
極６内にあるため、α粒子等の入射により電子と正孔が
発生しても容量電極６の内部で再結合して消滅するため
、蓄積された電荷を変化させることはなくなる。すなわ
ち、８１基板ｌが負にバイアスされていても容量電極６
内で発生した正孔は誘電体膜５に阻止されてＳｉ基板１
に移動することはない。更に、情報の電荷が誘電体ｌＩ
１．５に囲まれた細孔部内に蓄積されているため、細孔
部が接近してもセル間の干渉は極めて小さいものとなる
。従ってセル間隔を狭めることができるためＩＣメモリ
の尚密度化が促進される。
極６内にあるため、α粒子等の入射により電子と正孔が
発生しても容量電極６の内部で再結合して消滅するため
、蓄積された電荷を変化させることはなくなる。すなわ
ち、８１基板ｌが負にバイアスされていても容量電極６
内で発生した正孔は誘電体膜５に阻止されてＳｉ基板１
に移動することはない。更に、情報の電荷が誘電体ｌＩ
１．５に囲まれた細孔部内に蓄積されているため、細孔
部が接近してもセル間の干渉は極めて小さいものとなる
。従ってセル間隔を狭めることができるためＩＣメモリ
の尚密度化が促進される。
４２図は本発明の他の実施例の断面図であり、第１図と
異なる所は、容量部を細孔内に縦方向に街り貞ねた構造
に形成したことである。すなわち、情報な蓄積する容量
部は、Ｐ型８１基嶺ｌに設けられた軸孔部表面の８ｉ０
２や８ｉｓＮａ膜ｆｔ第１の誘電体膜５人、モしてＮｆ
ｉのドープドポリシリコンＭ６を介して形成された８ｉ
Ｃｈや８ｉｓＮａ 膜を第２の誘電体膜５Ｂとし、ド
ープドポリシリコ／膜６を共通′ｌＩｃ極としてδｉ基
板１表面と第２の誘電体膜５Ｂ上に形成されたＭｏ ’
ＦＷ膜からなる金属電極１５とをそれぞれ対電極とした
構造となっている。そしてドープドポリシリコン膜６（
容量電極）は８ｉ０ｚ膜上に形成されたＭＯＳ、ＦＥＴ
のドレイン領域１２に接続されている。
異なる所は、容量部を細孔内に縦方向に街り貞ねた構造
に形成したことである。すなわち、情報な蓄積する容量
部は、Ｐ型８１基嶺ｌに設けられた軸孔部表面の８ｉ０
２や８ｉｓＮａ膜ｆｔ第１の誘電体膜５人、モしてＮｆ
ｉのドープドポリシリコンＭ６を介して形成された８ｉ
Ｃｈや８ｉｓＮａ 膜を第２の誘電体膜５Ｂとし、ド
ープドポリシリコ／膜６を共通′ｌＩｃ極としてδｉ基
板１表面と第２の誘電体膜５Ｂ上に形成されたＭｏ ’
ＦＷ膜からなる金属電極１５とをそれぞれ対電極とした
構造となっている。そしてドープドポリシリコン膜６（
容量電極）は８ｉ０ｚ膜上に形成されたＭＯＳ、ＦＥＴ
のドレイン領域１２に接続されている。
このように構成された本発明の実施例においては、容量
部が２重構造に形成されているため、第１図の場合に比
ベセル部における容量の平面密度は約２倍に向上したも
のとなる。
部が２重構造に形成されているため、第１図の場合に比
ベセル部における容量の平面密度は約２倍に向上したも
のとなる。
上記実施例においてはＰｆｉ半導体基板上にＮチャンネ
ル型ＭＯ８，ＦＥＴと容量部を構成する場合について述
べたが、［）チャ／ネルｆｉＭＯ８，ＦＥＴを形成する
場合も同様の工程に、ｌ：り製造することができる。ま
た、ポリシリコン膜の代９Ｋ１ｇ定形シリコ／膜を用い
ることも可能であり本＠明に含まれるものである。
ル型ＭＯ８，ＦＥＴと容量部を構成する場合について述
べたが、［）チャ／ネルｆｉＭＯ８，ＦＥＴを形成する
場合も同様の工程に、ｌ：り製造することができる。ま
た、ポリシリコン膜の代９Ｋ１ｇ定形シリコ／膜を用い
ることも可能であり本＠明に含まれるものである。
以上詳細に説明したように、本発明によれば、ＭＯＳ、
１Ｔを厚い酸化膜出番こそして容量部を細孔内に形成し
、容量電極をソース又はドレイン領域に接続した構造に
することにより、ソフトエラー耐性が尚くしかも高密度
化された半導体記憶装置が得られるのでその効果は大き
い。
１Ｔを厚い酸化膜出番こそして容量部を細孔内に形成し
、容量電極をソース又はドレイン領域に接続した構造に
することにより、ソフトエラー耐性が尚くしかも高密度
化された半導体記憶装置が得られるのでその効果は大き
い。
第１図は本発明の一冥施例の断面図、第２図は本発明の
他の実施例の断面図、第３図はｌａ）〜ｔｄ）は第１図
の実施例の製造方法を説明するための工程断面図、第４
図は従来のＩＣメモリの容を部を説明するための図であ
る。 ｌ・・・・・・シリコン基板、２・・・・・・８ｉ０ｚ
ａ、３・・・・・・細孔、４・・・・・・Ｐ十領域、５
・・・・・・Ｉｓ誘電体膜６・・・・・・ドープドポリ
シリコン膜、７・・・・・−ポリシリコン膜、８・・・
・・・ゲート酸化膜、９・・・・・・ゲートＩＩＬ極、
１０・・・・・・チャンネル領域、１１・・・・・・ソ
ース領域、１２・−・・・・ドレイン領域、１３・・−
・・・絶縁版化膜、１４・・・・・・Ａｌ配線、１５・
・・・・・金属電極、２０・・・・・・シリコン基板、
２１・・・・・・誘電体膜、２２・・・・・−容量電極
。 代理人 弁理士 内 原 音 筋１７ 篤Ｚ図 第３図
他の実施例の断面図、第３図はｌａ）〜ｔｄ）は第１図
の実施例の製造方法を説明するための工程断面図、第４
図は従来のＩＣメモリの容を部を説明するための図であ
る。 ｌ・・・・・・シリコン基板、２・・・・・・８ｉ０ｚ
ａ、３・・・・・・細孔、４・・・・・・Ｐ十領域、５
・・・・・・Ｉｓ誘電体膜６・・・・・・ドープドポリ
シリコン膜、７・・・・・−ポリシリコン膜、８・・・
・・・ゲート酸化膜、９・・・・・・ゲートＩＩＬ極、
１０・・・・・・チャンネル領域、１１・・・・・・ソ
ース領域、１２・−・・・・ドレイン領域、１３・・−
・・・絶縁版化膜、１４・・・・・・Ａｌ配線、１５・
・・・・・金属電極、２０・・・・・・シリコン基板、
２１・・・・・・誘電体膜、２２・・・・・−容量電極
。 代理人 弁理士 内 原 音 筋１７ 篤Ｚ図 第３図
Claims (1)
- 半導体基板表面の酸化膜上に設けられた無定形又は多
結晶のシリコン膜と、該シリコン膜に設けられたＭＯＳ
．ＦＥＴのソース領域、チャンネル領域及びドレイン領
域と、前記半導体基板に形成された細孔部と、該細孔部
表面に設けられた誘電体膜と、該誘電体膜上に設けられ
かつ前記ソース領域又はドレイン領域に接続する容量電
極とを含むことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047714A JPS61207055A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60047714A JPS61207055A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61207055A true JPS61207055A (ja) | 1986-09-13 |
Family
ID=12782973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60047714A Pending JPS61207055A (ja) | 1985-03-11 | 1985-03-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207055A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258061A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPS63265464A (ja) * | 1987-04-23 | 1988-11-01 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| US5102819A (en) * | 1988-08-25 | 1992-04-07 | Sony Corporation | Method of making a dram cell |
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| US5219779A (en) * | 1989-05-11 | 1993-06-15 | Sharp Kabushiki Kaisha | Memory cell for dynamic random access memory |
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| KR100403323B1 (ko) * | 1996-06-29 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성방법 |
Citations (4)
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| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
-
1985
- 1985-03-11 JP JP60047714A patent/JPS61207055A/ja active Pending
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