JPS583261A - 竪型埋め込みキヤパシタの製造方法 - Google Patents
竪型埋め込みキヤパシタの製造方法Info
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- JPS583261A JPS583261A JP56101129A JP10112981A JPS583261A JP S583261 A JPS583261 A JP S583261A JP 56101129 A JP56101129 A JP 56101129A JP 10112981 A JP10112981 A JP 10112981A JP S583261 A JPS583261 A JP S583261A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置における竪型埋め込みキャパシタの
製造方法に関する。
製造方法に関する。
半導体装置を構成する素子は能動素子と受動素子とから
なることは周知であるが、受動素子は主として抵抗とキ
ャパシタとである。これらの受動素子は構造的には簡易
であるが、半導体層の表面において大きな表面積を必要
とし、集積度を向上するための隘路となっていた。
なることは周知であるが、受動素子は主として抵抗とキ
ャパシタとである。これらの受動素子は構造的には簡易
であるが、半導体層の表面において大きな表面積を必要
とし、集積度を向上するための隘路となっていた。
従来技術においては、抵抗もキャパシタも半導体層上に
平面的に配置されていたが、これを立体的に配置するこ
とができれば、集積度向上のために極めて有効であるこ
とは自明であった。ところが、（イ）半導体層中に、幅
か狭く深さの深い溝状開口を正確に形成することが必ず
しも容易でなかったこと、（ロ）かかる溝状開口に導体
特に金属層を形成することが必ずしも容易でなかったこ
と等の理由により、竪型の埋め込みキャパシタは未だ実
現されるに至っていなかった。
平面的に配置されていたが、これを立体的に配置するこ
とができれば、集積度向上のために極めて有効であるこ
とは自明であった。ところが、（イ）半導体層中に、幅
か狭く深さの深い溝状開口を正確に形成することが必ず
しも容易でなかったこと、（ロ）かかる溝状開口に導体
特に金属層を形成することが必ずしも容易でなかったこ
と等の理由により、竪型の埋め込みキャパシタは未だ実
現されるに至っていなかった。
本発明の目的はかかる要請にこたえるものであり、半導
体装置における竪型埋め込みキャパシタの製造方法を提
供することにある。
体装置における竪型埋め込みキャパシタの製造方法を提
供することにある。
その構造の要旨は、半導体層の表面から半導体層中に幅
の狭い例えば５μＩｎ程度の幅を有し、深さの深い例え
ば５μｍｎ程度の深さを有する溝状の開口を形成し、こ
の開口の表面と上記の半導体層表面の少なくともキャパ
シタ形成予定領域上とには半導体酸化物・半導体窒化物
等の誘電体よりなる層が形成されており、この開口の表
面と上記の半導体層表面のキャパシタ形成予定領域とに
形成された上記の誘電体よりなる層の上には導体層例え
ば金属層が形成されており、この導体層をもってキャパ
シタの一方の電極を構成することにある。
の狭い例えば５μＩｎ程度の幅を有し、深さの深い例え
ば５μｍｎ程度の深さを有する溝状の開口を形成し、こ
の開口の表面と上記の半導体層表面の少なくともキャパ
シタ形成予定領域上とには半導体酸化物・半導体窒化物
等の誘電体よりなる層が形成されており、この開口の表
面と上記の半導体層表面のキャパシタ形成予定領域とに
形成された上記の誘電体よりなる層の上には導体層例え
ば金属層が形成されており、この導体層をもってキャパ
シタの一方の電極を構成することにある。
この構造を可能にした主たる理由は、以下に述べる製造
方法の発明にあるが、この構造の特徴が以下に述べる製
造方法を構成する各工程の組み合わせから決定されたこ
とも明らかである。ここで、牛ヤパシタンスの値Ｃが、 但し１．ｄは電極間距離であり、 Ｓ ハ対向する電極面積であり、 ８は対向する電極間に介在する誘電体 の誘電率である。
方法の発明にあるが、この構造の特徴が以下に述べる製
造方法を構成する各工程の組み合わせから決定されたこ
とも明らかである。ここで、牛ヤパシタンスの値Ｃが、 但し１．ｄは電極間距離であり、 Ｓ ハ対向する電極面積であり、 ８は対向する電極間に介在する誘電体 の誘電率である。
であることは周知であるから、大きな値のキャパシタン
スを得るためには、（イ）誘電体すなわち半導体酸化物
・半導体窒化物等の厚さは絶縁耐力が許すかぎり薄いこ
とが、また、（ロ）電極面積が大きいことが望ましい。
スを得るためには、（イ）誘電体すなわち半導体酸化物
・半導体窒化物等の厚さは絶縁耐力が許すかぎり薄いこ
とが、また、（ロ）電極面積が大きいことが望ましい。
なお、半導体装置の受けるサージ電圧がＩＯＶ程度であ
る場合理論的にはシリコン酸化膜に代表される誘電体の
厚さは２５０Ａ程度で十分な筈であるが、２５０Ａ以下
では絶縁耐力が不・ 安定であることが実験的に確認
されているため、５００Ａあるいはそれ以上の値がよ（
選ばれる。
る場合理論的にはシリコン酸化膜に代表される誘電体の
厚さは２５０Ａ程度で十分な筈であるが、２５０Ａ以下
では絶縁耐力が不・ 安定であることが実験的に確認
されているため、５００Ａあるいはそれ以上の値がよ（
選ばれる。
次に、その製造方法の要旨は、高電流密度・高加速エネ
ルギーをもってなす垂直性イオンビームエツチング法を
使用して半導体層の表面から半導体層中に幅の狭い例え
ば５μｍ程度の幅を有し、深さの深い例えば５μｒｎ程
度の深さを有する溝状の開口を形成し、その後、このエ
ツチング工程に使用したマスクを除去し、更にその後、
この半導体基板表面を熱酸化させた後、形成させたその
酸化膜を弗酸（ＨＰ）系洗浄液をもってエツチングして
上記の開口の表面と上記の半導体層表面の少な（ともキ
ャパシタ形成予定領域とを洗浄して異物を除去した後、
この半導体基板を再び酸化又は窒化して上記の開口の表
面と上記の半導体層表面の少なくともキャパシタ形成予
定領域に半導体酸化膜又は半導体窒化膜等の誘電体層を
少なくとも２５０大以上の厚さに形成し、無電解メッキ
法を使用してニッケル（Ｎｉ ）等の導体よりな颯薄層
を上記の誘電体層上に形成し、この導体よりなる層上鴫
、っ更にアルミニュウム（Ａ１）等の導体よりなる層を
形成し、この導体よりなる層をもってキャパシタの一方
の電極を構成することにある。他方の電極は半導体基板
である。
ルギーをもってなす垂直性イオンビームエツチング法を
使用して半導体層の表面から半導体層中に幅の狭い例え
ば５μｍ程度の幅を有し、深さの深い例えば５μｒｎ程
度の深さを有する溝状の開口を形成し、その後、このエ
ツチング工程に使用したマスクを除去し、更にその後、
この半導体基板表面を熱酸化させた後、形成させたその
酸化膜を弗酸（ＨＰ）系洗浄液をもってエツチングして
上記の開口の表面と上記の半導体層表面の少な（ともキ
ャパシタ形成予定領域とを洗浄して異物を除去した後、
この半導体基板を再び酸化又は窒化して上記の開口の表
面と上記の半導体層表面の少なくともキャパシタ形成予
定領域に半導体酸化膜又は半導体窒化膜等の誘電体層を
少なくとも２５０大以上の厚さに形成し、無電解メッキ
法を使用してニッケル（Ｎｉ ）等の導体よりな颯薄層
を上記の誘電体層上に形成し、この導体よりなる層上鴫
、っ更にアルミニュウム（Ａ１）等の導体よりなる層を
形成し、この導体よりなる層をもってキャパシタの一方
の電極を構成することにある。他方の電極は半導体基板
である。
ここで、高加速エネルギーをもってなすイオンビームエ
ツチング法は、１〜１０ Ｋｅ Ｖ程度のエネルギーを
もってアルゴン（Ａｒ）等の不活性ガスを使用してもあ
るいは塩素（ｅｌｚ）・弗素（Ｆ２）・四弗化炭素（Ｃ
Ｆ４）等を反応性イオン源物質として６００．６Ｖ程度
の加速エネルギーをもってなしてモ可能である。ここで
使用するマスクは、アルゴン（Ａｒ）を用いたエツチン
グに対してはサファイアや金属マスクが、また反応性物
質を用いたエツチングに対しては半導体酸化物等のマス
クが有効である。開口形成後の洗浄工程は、薄い誘電体
層をもって高い絶縁耐力と大きなキャパシタンスを得る
ために必須である。又、ニッケル（Ｎｉ）等の無電解メ
ッキ工程も、このように幅が狭く、しかも電気的に不導
体である誘電体溝上に導電体層を形成する工程として必
須である。
ツチング法は、１〜１０ Ｋｅ Ｖ程度のエネルギーを
もってアルゴン（Ａｒ）等の不活性ガスを使用してもあ
るいは塩素（ｅｌｚ）・弗素（Ｆ２）・四弗化炭素（Ｃ
Ｆ４）等を反応性イオン源物質として６００．６Ｖ程度
の加速エネルギーをもってなしてモ可能である。ここで
使用するマスクは、アルゴン（Ａｒ）を用いたエツチン
グに対してはサファイアや金属マスクが、また反応性物
質を用いたエツチングに対しては半導体酸化物等のマス
クが有効である。開口形成後の洗浄工程は、薄い誘電体
層をもって高い絶縁耐力と大きなキャパシタンスを得る
ために必須である。又、ニッケル（Ｎｉ）等の無電解メ
ッキ工程も、このように幅が狭く、しかも電気的に不導
体である誘電体溝上に導電体層を形成する工程として必
須である。
以下、図面を参照しつつ、本発明の一実施例に係る、半
導体装置における竪型埋め込みキャパシタの製造方法の
各主要工程を説明し、本発明の構成と特有の効果とを明
らかにする。
導体装置における竪型埋め込みキャパシタの製造方法の
各主要工程を説明し、本発明の構成と特有の効果とを明
らかにする。
第１図参照
シリコン（Ｓｉ）基板１上に化学気相反応法等の方法に
より厚さ４μＩｎ程度のシリコン酸化膜薄層を形成し、
通常のリソグラフィー法を使用してマスク２を形成する
。このマスク２を使用して、塩素（Ｃ１２）を含む四弗
化炭Ｘ（ＣＦ”４）等を反応性イオン源物質として５０
０ｅＶ程度のエネルギーと１ ＋ｎ Ａ ／ ｃａｎ２
程度の電流密度とをもって垂直性イオンビームエツチン
グを施し、開口３を形成する。
より厚さ４μＩｎ程度のシリコン酸化膜薄層を形成し、
通常のリソグラフィー法を使用してマスク２を形成する
。このマスク２を使用して、塩素（Ｃ１２）を含む四弗
化炭Ｘ（ＣＦ”４）等を反応性イオン源物質として５０
０ｅＶ程度のエネルギーと１ ＋ｎ Ａ ／ ｃａｎ２
程度の電流密度とをもって垂直性イオンビームエツチン
グを施し、開口３を形成する。
このとき、マスクとして用いたシリコン酸化膜も、シリ
コンに対するエッチ速度の約２分の１の割合でエツチン
グされる。
コンに対するエッチ速度の約２分の１の割合でエツチン
グされる。
第２図参照
上記のエツチング工程に使用したマスクを、弗酸（ＨＰ
）系洗浄液によって除去した後、これを熱酸化し、形成
させたシリコン酸化膜を弗酸（ＨＦ）系洗浄液をもって
エツチングすることにより上記の開口３の表面とシリコ
ン（Ｓｉ）基板１の表面から予期しない異物等を除去し
た後、再びこのシリコン（８ｉ）基板１を１．０００°
Ｃ程度の酸素（０２）中に切分間曝す等の方法により酸
化するなり、あるいはプラズマ気相反応等の方法により
たとえば窒化膜を堆積させるなりして、上記の開口３の
表面とシリコン（Ｓｉ ）基板１の表面とに誘電体層４
を形成する。
）系洗浄液によって除去した後、これを熱酸化し、形成
させたシリコン酸化膜を弗酸（ＨＦ）系洗浄液をもって
エツチングすることにより上記の開口３の表面とシリコ
ン（Ｓｉ）基板１の表面から予期しない異物等を除去し
た後、再びこのシリコン（８ｉ）基板１を１．０００°
Ｃ程度の酸素（０２）中に切分間曝す等の方法により酸
化するなり、あるいはプラズマ気相反応等の方法により
たとえば窒化膜を堆積させるなりして、上記の開口３の
表面とシリコン（Ｓｉ ）基板１の表面とに誘電体層４
を形成する。
第３図参照
次に、キャパシタ形成領域付近以外はレジストでおおい
、無電解メッキ法を使用してニッケル（Ｎｉ）等の薄層
５を形成する。ここで、無電解メッキ法を使用する理由
は、電気的に不導体である誘電体層とレジストとの上に
特別に外部から電気化学ポテンシャルを与えずとも、金
属の析出、即ちメッキを進行させうるためである。
、無電解メッキ法を使用してニッケル（Ｎｉ）等の薄層
５を形成する。ここで、無電解メッキ法を使用する理由
は、電気的に不導体である誘電体層とレジストとの上に
特別に外部から電気化学ポテンシャルを与えずとも、金
属の析出、即ちメッキを進行させうるためである。
つづいて、上記のニッケル（Ｎｉ） 等の薄層５を電極
として、この上に電解メッキ法を使用してアルミニュウ
ム（Ａ１）等の層６を形成する。
として、この上に電解メッキ法を使用してアルミニュウ
ム（Ａ１）等の層６を形成する。
次に、レジストを表面に塗布し、通常のリソグラフィー
法を用いて開口部を設け、たとえばリン酸（Ｈ３ＰＯ４
）系エツチング液を用いて不要な金属層５．６を除去し
た後、酸素（０２）プラズマア・ノシング法でレジスト
を全て除去する。
法を用いて開口部を設け、たとえばリン酸（Ｈ３ＰＯ４
）系エツチング液を用いて不要な金属層５．６を除去し
た後、酸素（０２）プラズマア・ノシング法でレジスト
を全て除去する。
ここで、誘電体層４を挟んで、金属層５．６とシリコン
（８ｉ）基板１とを夫々の電極としてキャパシタが形成
される。
（８ｉ）基板１とを夫々の電極としてキャパシタが形成
される。
第４図参照
本発明の一実施例に係る、半導体装置における竪型埋め
込みキャパシタを含み電界効果型トランジスタをドライ
バとする記憶素子の断面図を１例として第４図に示す。
込みキャパシタを含み電界効果型トランジスタをドライ
バとする記憶素子の断面図を１例として第４図に示す。
図において、１１はシリコン（Ｓｉ）基板であり。
１２はソース−ドレイン領域であり、１３はゲート絶縁
膜であり、１４はゲートでありこの例１ｃおｌ、Ｍて）
まワードラインを構成し、１５はドレイン用アルミニニ
ウム（Ａ１）電極でありこの伊１こおし）で１まビ・ソ
トラインを構成し、１６はゲート１４とビットラインと
の間のいわゆる層間絶縁物である。１７力≦本発明Ｉｎ
係るキャパシタの誘電体であり、１８力ｆ本発明番こ係
るキャパシタの一方の電極であるＯ他方の電極（まシリ
コン（８ｉ）基板１１である。閉力）ら明ら力）なよう
に、ある一定の容量値が与えられたときキャノｆシタの
占める半導体基板１１の面積はキャ／Ｚ シ９ 力ｉ平
面的に形成されている従来技術番こおける記憶装置にお
けるよりも相対的にはるかをこ少なし１゜以上説明せる
とおり、本発明：こよれ（ｆ、キヤ、ｆシタが半導体基
板内に立体釣書こ配置されており集積度が格段に向上し
ている半導体基板内こおける竪型埋め込みキャ／ｆシタ
の製造方法を提供することができる。
膜であり、１４はゲートでありこの例１ｃおｌ、Ｍて）
まワードラインを構成し、１５はドレイン用アルミニニ
ウム（Ａ１）電極でありこの伊１こおし）で１まビ・ソ
トラインを構成し、１６はゲート１４とビットラインと
の間のいわゆる層間絶縁物である。１７力≦本発明Ｉｎ
係るキャパシタの誘電体であり、１８力ｆ本発明番こ係
るキャパシタの一方の電極であるＯ他方の電極（まシリ
コン（８ｉ）基板１１である。閉力）ら明ら力）なよう
に、ある一定の容量値が与えられたときキャノｆシタの
占める半導体基板１１の面積はキャ／Ｚ シ９ 力ｉ平
面的に形成されている従来技術番こおける記憶装置にお
けるよりも相対的にはるかをこ少なし１゜以上説明せる
とおり、本発明：こよれ（ｆ、キヤ、ｆシタが半導体基
板内に立体釣書こ配置されており集積度が格段に向上し
ている半導体基板内こおける竪型埋め込みキャ／ｆシタ
の製造方法を提供することができる。
尚、半導体層中に形成される溝状開口の平面形状には大
きな自由度が許される。
きな自由度が許される。
第１．２．３図は、本発明の一実施例に係る、半導体装
置における竪型埋め込みギヤ／４シタの製造方法におけ
る主要工程を示す基板断面図である。 第４図は本発明の一実施例１こより形成された、半導体
装置における竪型埋め込みキャＩくシタを含み電界効果
トランジスタをドライノ（とする記憶素子の断面図であ
る。 １．１１・・・半導体基板、２・・・マスク、３・・・
開口、４．１７・・・誘電体層、５，６．１８・・・導
電層（一方の電極）、１２・・・ソース・ドレイン領域
、１３・・・ゲ−）絶ｍ膜、１４・・・ゲート（ワード
ライフ）、１５・・・ドレイン電極（ビ・ソトライン）
、１６・・・層間絶縁物。
置における竪型埋め込みギヤ／４シタの製造方法におけ
る主要工程を示す基板断面図である。 第４図は本発明の一実施例１こより形成された、半導体
装置における竪型埋め込みキャＩくシタを含み電界効果
トランジスタをドライノ（とする記憶素子の断面図であ
る。 １．１１・・・半導体基板、２・・・マスク、３・・・
開口、４．１７・・・誘電体層、５，６．１８・・・導
電層（一方の電極）、１２・・・ソース・ドレイン領域
、１３・・・ゲ−）絶ｍ膜、１４・・・ゲート（ワード
ライフ）、１５・・・ドレイン電極（ビ・ソトライン）
、１６・・・層間絶縁物。
Claims (1)
- 垂直性イオンビームエツチング法を使用して半導体層の
表面から該半導体層中に幅の狭い溝状開口を形成する工
程、前記開口表面と前記半導体層表面の少なくともキャ
パシタ形成領域とに誘電体層を形成する工程、無電解メ
ッキ法を使用して前記開口表面と前記半導体層表面のキ
ャパシタ形成領域とに導体薄層を形成する工程、該導体
薄層上に導体層を形成する工程とを有することを特徴と
する竪型埋め込みキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101129A JPS583261A (ja) | 1981-06-29 | 1981-06-29 | 竪型埋め込みキヤパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101129A JPS583261A (ja) | 1981-06-29 | 1981-06-29 | 竪型埋め込みキヤパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583261A true JPS583261A (ja) | 1983-01-10 |
| JPH04394B2 JPH04394B2 (ja) | 1992-01-07 |
Family
ID=14292461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101129A Granted JPS583261A (ja) | 1981-06-29 | 1981-06-29 | 竪型埋め込みキヤパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583261A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| EP0118878A2 (en) * | 1983-03-07 | 1984-09-19 | Hitachi, Ltd. | Semiconductor memory device |
| JPS60109265A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60130163A (ja) * | 1983-12-16 | 1985-07-11 | Toshiba Corp | 半導体集積回路 |
| JPS60136367A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| EP0159824A2 (en) * | 1984-03-30 | 1985-10-30 | Kabushiki Kaisha Toshiba | Semiconductor device with recessed capacitor |
| US5214496A (en) * | 1982-11-04 | 1993-05-25 | Hitachi, Ltd. | Semiconductor memory |
-
1981
- 1981-06-29 JP JP56101129A patent/JPS583261A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPH0342514B2 (ja) * | 1982-11-04 | 1991-06-27 | ||
| US5214496A (en) * | 1982-11-04 | 1993-05-25 | Hitachi, Ltd. | Semiconductor memory |
| EP0118878A2 (en) * | 1983-03-07 | 1984-09-19 | Hitachi, Ltd. | Semiconductor memory device |
| JPS60109265A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60130163A (ja) * | 1983-12-16 | 1985-07-11 | Toshiba Corp | 半導体集積回路 |
| JPH0518259B2 (ja) * | 1983-12-16 | 1993-03-11 | Tokyo Shibaura Electric Co | |
| JPS60136367A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| EP0159824A2 (en) * | 1984-03-30 | 1985-10-30 | Kabushiki Kaisha Toshiba | Semiconductor device with recessed capacitor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04394B2 (ja) | 1992-01-07 |
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