JPH0145232B2 - - Google Patents
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- JPH0145232B2 JPH0145232B2 JP56101112A JP10111281A JPH0145232B2 JP H0145232 B2 JPH0145232 B2 JP H0145232B2 JP 56101112 A JP56101112 A JP 56101112A JP 10111281 A JP10111281 A JP 10111281A JP H0145232 B2 JPH0145232 B2 JP H0145232B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置における竪型埋め込みキヤ
パシタに関する。
パシタに関する。
半導体装置を構成する素子は能動素子と受動素
子とからなることは周知であるが、受動素子は主
として抵抗とキヤパシタとである。これらの受動
素子は構造的には簡易であるが半導体層の表面に
おいて大きな表面積を必要とし、集積度を向上す
るための隘路となつていた。
子とからなることは周知であるが、受動素子は主
として抵抗とキヤパシタとである。これらの受動
素子は構造的には簡易であるが半導体層の表面に
おいて大きな表面積を必要とし、集積度を向上す
るための隘路となつていた。
従来技術においては、抵抗もキヤパシタも半導
体層上に平面的に配置されていたが、これを立体
的に配置することができれば、集積度向上のため
に極めて有効であることは自明であつた。ところ
が、(イ)半導体層中に、幅が狭く深さの深い溝状開
口を正確に形成することが必らずしも容易でなか
つたこと、(ロ)かかる溝状開口に導体特に金属層を
形成することが必らずしも容易でなかつたこと等
の理由により、竪型の埋め込みキヤパシタは未だ
実現されるに至つていなかつた。
体層上に平面的に配置されていたが、これを立体
的に配置することができれば、集積度向上のため
に極めて有効であることは自明であつた。ところ
が、(イ)半導体層中に、幅が狭く深さの深い溝状開
口を正確に形成することが必らずしも容易でなか
つたこと、(ロ)かかる溝状開口に導体特に金属層を
形成することが必らずしも容易でなかつたこと等
の理由により、竪型の埋め込みキヤパシタは未だ
実現されるに至つていなかつた。
そこで、本特許出願の発明者等は、かかる要請
にこれえるものとして、半導体装置における竪型
埋め込みキヤパシタとその製造方法とに係る発明
を完成した。
にこれえるものとして、半導体装置における竪型
埋め込みキヤパシタとその製造方法とに係る発明
を完成した。
その構造の要旨は、半導体層の表面から半導体
層中に幅の狭い例えば5μｍ程度の幅を有し、深
さの深い例えば5μｍ程度の深さを有する溝状の
開口を形成し、この開口の表面と上記の半導体層
表面の少なくともキヤパシタ形成予定領域上とに
は半導体酸化物等の誘電体よりなる層が形成され
ており、この開口の表面と上記の半導体層表面の
キヤパシタ形成予定領域とに形成された上記の誘
電体よりなる層の上には導体層例えば金属層が形
成されており、この導体層をもつてキヤパシタの
一方の電極を構成することにある。この構造を可
能にした主たる理由は以下に述べる製造方法の発
明にあるが、この構造の特徴が以下に述べる製造
方法を構成する各工程の組み合わせから決定され
たことも明らかである。
層中に幅の狭い例えば5μｍ程度の幅を有し、深
さの深い例えば5μｍ程度の深さを有する溝状の
開口を形成し、この開口の表面と上記の半導体層
表面の少なくともキヤパシタ形成予定領域上とに
は半導体酸化物等の誘電体よりなる層が形成され
ており、この開口の表面と上記の半導体層表面の
キヤパシタ形成予定領域とに形成された上記の誘
電体よりなる層の上には導体層例えば金属層が形
成されており、この導体層をもつてキヤパシタの
一方の電極を構成することにある。この構造を可
能にした主たる理由は以下に述べる製造方法の発
明にあるが、この構造の特徴が以下に述べる製造
方法を構成する各工程の組み合わせから決定され
たことも明らかである。
ここで、キヤパシタンスの値Ｃが、
Ｃ＝εS／ｄ
但し、
ｄは電極間距離であり、
Ｓは対向する電極面積であり、
εは対向する電極間に介在する誘電体の誘電率で
ある。
ある。
であることは周知であるから、誘電体すなわち半
導体酸化物、半導体窒化物等の厚さは絶縁耐力が
許すかぎり薄いことが望ましい。半導体装置の受
けるサージ電圧が10V程度である場合、理論的に
は誘電体の厚さは250Å程度で十分な筈であるが、
実際には250Å以下では絶縁耐力が不安定である
ため、500Åあるいはそれ以上の値がよく選ばれ
る。
導体酸化物、半導体窒化物等の厚さは絶縁耐力が
許すかぎり薄いことが望ましい。半導体装置の受
けるサージ電圧が10V程度である場合、理論的に
は誘電体の厚さは250Å程度で十分な筈であるが、
実際には250Å以下では絶縁耐力が不安定である
ため、500Åあるいはそれ以上の値がよく選ばれ
る。
次に、その製造方法の要旨は、(イ)高電流密度・
高加速エネルギーをもつてなす垂直性イオンビー
ムエツチング法を使用して半導体層の表面から半
導体層中の幅の狭い例えば5μｍ程度の幅を有し、
深さの深い例えば5μｍ程度の深さを有する溝状
の開口を形成し、(ロ)その後、このエツチング工程
に使用したマスクを除去し表面を熱酸化し、(ハ)更
に、その後、この半導体基板を弗酸（HF）系洗
浄液をもつて洗浄して上記の開口の表面と上記の
半導体層表面の少なくともキヤパシタ形成予定領
域とを洗浄して異物を除去し、(ニ)この半導体基板
を酸化して上記の開口の表面と上記の半導体層表
面の少なくともキヤパシタ形成予定領域に半導体
酸化膜等の誘電体層を少なくとも250Å程度の厚
さに形成し、(ホ)無電解メツキ法を使用してニツケ
ル（Ni）等の導体よりなる薄層を上記の誘電体
層上に形成し、(ヘ)この導体よりなる薄層上に更に
アルミニユウム（Al）等の導体よりなる層を形
成し、(ト)この導体よりなる層をもつてキヤパシタ
の一方の電極を構成することにある。他方の電極
は半導体基板である。
高加速エネルギーをもつてなす垂直性イオンビー
ムエツチング法を使用して半導体層の表面から半
導体層中の幅の狭い例えば5μｍ程度の幅を有し、
深さの深い例えば5μｍ程度の深さを有する溝状
の開口を形成し、(ロ)その後、このエツチング工程
に使用したマスクを除去し表面を熱酸化し、(ハ)更
に、その後、この半導体基板を弗酸（HF）系洗
浄液をもつて洗浄して上記の開口の表面と上記の
半導体層表面の少なくともキヤパシタ形成予定領
域とを洗浄して異物を除去し、(ニ)この半導体基板
を酸化して上記の開口の表面と上記の半導体層表
面の少なくともキヤパシタ形成予定領域に半導体
酸化膜等の誘電体層を少なくとも250Å程度の厚
さに形成し、(ホ)無電解メツキ法を使用してニツケ
ル（Ni）等の導体よりなる薄層を上記の誘電体
層上に形成し、(ヘ)この導体よりなる薄層上に更に
アルミニユウム（Al）等の導体よりなる層を形
成し、(ト)この導体よりなる層をもつてキヤパシタ
の一方の電極を構成することにある。他方の電極
は半導体基板である。
ここで、高エネルギーをもつてなすイオンビー
ムエツチング法は１〜10KeV程度のエネルギー
をもつてアルゴンイオン（Ar+）を使用しても、
又、四弗化炭素（CF4）を反応性イオン源物質と
して質量分離器を通さずとも、あるいは通して特
定の弗化炭素系イオン（CF3 +、CF2 +など）を選
び、500eV程度のエネルギーをもつてなしても可
能である。ここで使用するマスクは、たとえば
20μｍ程度の厚さを有する金属や金属酸化物のマ
スクでも、表面に付着・あるいは形成させた半導
体酸化物等のマスクでも可能である。ここでシリ
コン酸化物（SiO2）をマスクとし、弗化炭素系
イオンを照射する場合、塩素雰囲気で行うと高い
効率でエツチできることが判つている。開口形成
後の洗浄工程は、薄い誘電体層をもつて高い絶縁
耐力と大きなキヤパシタンスを得るために必須で
ある。又、ニツケル（Ni）等の無電解メツキ工
程も、このように幅の狭い電気的に不導体である
誘電体溝内に導電層を形成する工程として必須で
ある。
ムエツチング法は１〜10KeV程度のエネルギー
をもつてアルゴンイオン（Ar+）を使用しても、
又、四弗化炭素（CF4）を反応性イオン源物質と
して質量分離器を通さずとも、あるいは通して特
定の弗化炭素系イオン（CF3 +、CF2 +など）を選
び、500eV程度のエネルギーをもつてなしても可
能である。ここで使用するマスクは、たとえば
20μｍ程度の厚さを有する金属や金属酸化物のマ
スクでも、表面に付着・あるいは形成させた半導
体酸化物等のマスクでも可能である。ここでシリ
コン酸化物（SiO2）をマスクとし、弗化炭素系
イオンを照射する場合、塩素雰囲気で行うと高い
効率でエツチできることが判つている。開口形成
後の洗浄工程は、薄い誘電体層をもつて高い絶縁
耐力と大きなキヤパシタンスを得るために必須で
ある。又、ニツケル（Ni）等の無電解メツキ工
程も、このように幅の狭い電気的に不導体である
誘電体溝内に導電層を形成する工程として必須で
ある。
ところが、この発明にあつては、キヤパシタの
一方の電極がシリコン（Si）基板そのものである
ため、蓄積層形成と反対の極性、すなわち空乏層
形成の極性で用いられるときこのシリコン（Si）
基板中に空乏層が伸延し、実質的に電極間距離が
増大したと同一の結果となり、得られるキヤパシ
タンスの値が非常に減少する欠点がある。
一方の電極がシリコン（Si）基板そのものである
ため、蓄積層形成と反対の極性、すなわち空乏層
形成の極性で用いられるときこのシリコン（Si）
基板中に空乏層が伸延し、実質的に電極間距離が
増大したと同一の結果となり、得られるキヤパシ
タンスの値が非常に減少する欠点がある。
本発明の目的は、この欠点を解消することにあ
り、半導体層の表面から半導体層中に幅の狭い溝
状の開口を形成し、この開口の表面と上記の半導
体層表面の少なくともキヤパシタ形成予定領域上
とに半導体酸化物、半導体窒化物等の絶縁物層を
形成した後、上記の溝状開口の表面と半導体層表
面の少なくともキヤパシタ形成予定領域上とにタ
ンタル（Ta）等よりなる第１の金属薄層を形成
し、その上に酸化タンタル（Ta2O5）等の誘電体
層を形成し、更にその上にアルミニユウム
（Al）・タンタル（Ta）等よりなる第２の金属層
を形成し、第１の金属薄層と誘電体層と第２の金
属層とをもつてキヤパシタを構成することにあ
る。
り、半導体層の表面から半導体層中に幅の狭い溝
状の開口を形成し、この開口の表面と上記の半導
体層表面の少なくともキヤパシタ形成予定領域上
とに半導体酸化物、半導体窒化物等の絶縁物層を
形成した後、上記の溝状開口の表面と半導体層表
面の少なくともキヤパシタ形成予定領域上とにタ
ンタル（Ta）等よりなる第１の金属薄層を形成
し、その上に酸化タンタル（Ta2O5）等の誘電体
層を形成し、更にその上にアルミニユウム
（Al）・タンタル（Ta）等よりなる第２の金属層
を形成し、第１の金属薄層と誘電体層と第２の金
属層とをもつてキヤパシタを構成することにあ
る。
ここで、第１の金属薄層としてタンタル（Ta）
を１例として挙げた理由は、これを酸化して形成
しうる酸化タンタル（Ta2O5）の誘電率が大であ
るためであり、しかも、このタンタル酸化物が金
属酸化物の中ではとりわけ優れた絶縁性と安定性
を有するからである。
を１例として挙げた理由は、これを酸化して形成
しうる酸化タンタル（Ta2O5）の誘電率が大であ
るためであり、しかも、このタンタル酸化物が金
属酸化物の中ではとりわけ優れた絶縁性と安定性
を有するからである。
以下、図面を参照しつつ、本発明の一実施例に
係る、半導体装置における竪型埋め込みキヤパシ
タの製造方法の各主要工程を説明し、本発明の構
成と特有の効果とを明らかにする。
係る、半導体装置における竪型埋め込みキヤパシ
タの製造方法の各主要工程を説明し、本発明の構
成と特有の効果とを明らかにする。
第１図参照
シリコン（Si）基板１の表面を熱酸化して厚さ
1μｍ程度の二酸化シリコン（SiO2）層２を形成
し、この上にレジスト層３を塗布した後、リソグ
ラフイー法を使用してこれら２層を選択的にエツ
チしてマスクを形成する。このマスクを使用して
四弗化炭素（CF4）と塩素（Cl2）とを100：50に
含有する雰囲気中でイオンを0.1〜1KVの電圧を
もつて加速して照射してイオンビームエツチング
を施し、開口４を形成する。
1μｍ程度の二酸化シリコン（SiO2）層２を形成
し、この上にレジスト層３を塗布した後、リソグ
ラフイー法を使用してこれら２層を選択的にエツ
チしてマスクを形成する。このマスクを使用して
四弗化炭素（CF4）と塩素（Cl2）とを100：50に
含有する雰囲気中でイオンを0.1〜1KVの電圧を
もつて加速して照射してイオンビームエツチング
を施し、開口４を形成する。
第２図参照
上記のエツチング工程に使用したマスクを、残
存レジスト層は酸素プラズマアツシング法で、
SiO2層は弗酸（HF）によつて、夫々除去した
後、このシリコン（Si）基板１を1000℃程度の酸
素（O2）中に２時間曝す等の方法により酸化し、
上記の開口４の表面とシリコン（Si）基板１の表
面とに絶縁物層５を形成する。この絶縁物層５の
厚さは絶縁性と基板間容量の形成の２つの意味で
500〜1000Å程度が望ましい。
存レジスト層は酸素プラズマアツシング法で、
SiO2層は弗酸（HF）によつて、夫々除去した
後、このシリコン（Si）基板１を1000℃程度の酸
素（O2）中に２時間曝す等の方法により酸化し、
上記の開口４の表面とシリコン（Si）基板１の表
面とに絶縁物層５を形成する。この絶縁物層５の
厚さは絶縁性と基板間容量の形成の２つの意味で
500〜1000Å程度が望ましい。
第３図参照
つづいて、上記の絶縁物層５上に、タンタル
（Ta）のハロゲン化物を反応ガスとして有機金属
化学気相反応法（MOCVD法）を使用してタン
タル（Ta）等の層６を形成する。このタンタル
（Ta）等の層７の厚さは1μｍ程度で十分である。
本MOCVD法はカバレツヂを良くする為減圧下
で行う。
（Ta）のハロゲン化物を反応ガスとして有機金属
化学気相反応法（MOCVD法）を使用してタン
タル（Ta）等の層６を形成する。このタンタル
（Ta）等の層７の厚さは1μｍ程度で十分である。
本MOCVD法はカバレツヂを良くする為減圧下
で行う。
つづいて、タンタル（Ta）等の層６を弗酸・
硝酸系溶液でその表面を軽く洗浄し、硝酸
（HNO3）溶液中で100V程度の電圧で陽極酸化し
て、酸化タンタル（Ta2O5）等よりなる層７を形
成する。酸化タンタル（Ta2O5）等よりなる層７
はキヤパシタの誘電体として機能するので500Å
程度の厚さにする。
硝酸系溶液でその表面を軽く洗浄し、硝酸
（HNO3）溶液中で100V程度の電圧で陽極酸化し
て、酸化タンタル（Ta2O5）等よりなる層７を形
成する。酸化タンタル（Ta2O5）等よりなる層７
はキヤパシタの誘電体として機能するので500Å
程度の厚さにする。
第４図参照
次に、無電解メツキ法を使用してニツケル
（Ni）等の薄層８を形成した後、電解メツキ法で
アルミニユウム（Al）等の層９を形成する。こ
の層９の厚さは必要とする抵抗値によつて決定さ
れる。また必要に応じてカバー膜10を化学気相反
応法でつける。
（Ni）等の薄層８を形成した後、電解メツキ法で
アルミニユウム（Al）等の層９を形成する。こ
の層９の厚さは必要とする抵抗値によつて決定さ
れる。また必要に応じてカバー膜10を化学気相反
応法でつける。
以上の工程によつて、２層の金属層すなわちタ
ンタル（Ta）層とアルミニユウム（Al）層とそ
の間に挟まれる誘電体層すなわち酸化タンタル
（Ta2O5）層とによつてキヤパシタが形成される。
ンタル（Ta）層とアルミニユウム（Al）層とそ
の間に挟まれる誘電体層すなわち酸化タンタル
（Ta2O5）層とによつてキヤパシタが形成される。
第５図参照
本発明の一実施例に係る、半導体装置における
竪型埋め込みキヤパシタを含み電界効果型トラン
ジスタを選択素子とする記憶素子の断面図を１例
として第５図に示す。図において、１１はシリコ
ン（Si）基板であり、１２はソース・ドレイン領
域であり、１３はゲート絶縁膜であり、１４はゲ
ートでありこの例においてはワードラインを構成
し、１５はソース用アルミニユウム（Al）電極
であり、この例においてはビツトラインを構成
し、１６はゲート１４とドレイン・ソース１２と
の間の絶縁物である。１７が本発明に係るキヤパ
シタ領域の絶縁物層であり、１８が本発明に係る
キヤパシタの一方の電極（タンタル）であり、１
９が本発明に係るキヤパシタの誘電体層（酸化タ
ンタルTa2O5）であり、２０が本発明に係るキヤ
パシタの他方の電極（アルミニユウム）である。
竪型埋め込みキヤパシタを含み電界効果型トラン
ジスタを選択素子とする記憶素子の断面図を１例
として第５図に示す。図において、１１はシリコ
ン（Si）基板であり、１２はソース・ドレイン領
域であり、１３はゲート絶縁膜であり、１４はゲ
ートでありこの例においてはワードラインを構成
し、１５はソース用アルミニユウム（Al）電極
であり、この例においてはビツトラインを構成
し、１６はゲート１４とドレイン・ソース１２と
の間の絶縁物である。１７が本発明に係るキヤパ
シタ領域の絶縁物層であり、１８が本発明に係る
キヤパシタの一方の電極（タンタル）であり、１
９が本発明に係るキヤパシタの誘電体層（酸化タ
ンタルTa2O5）であり、２０が本発明に係るキヤ
パシタの他方の電極（アルミニユウム）である。
図から明らかなように、キヤパシタの占める半
導体基板１１の面積はキヤパシタが平面的に形成
されている従来技術における記憶素子におけるよ
りも同一容量値でははるかに少ないばかりでな
く、酸化タンタル（Ta2O5）よりなる誘電体の厚
さは500Å程度でも誘電率が大きいのでキヤパシ
タンス値の大きなキヤパシタとなつている。
導体基板１１の面積はキヤパシタが平面的に形成
されている従来技術における記憶素子におけるよ
りも同一容量値でははるかに少ないばかりでな
く、酸化タンタル（Ta2O5）よりなる誘電体の厚
さは500Å程度でも誘電率が大きいのでキヤパシ
タンス値の大きなキヤパシタとなつている。
以上説明せるとおり、本発明によれば、キヤパ
シタが半導体基板内に立体的に形成されているた
め平面積当りのキヤパシタ表面積が増大してお
り、しかも、誘電体の誘電率が極めて大きいので
キヤパシタンス値の大きな、半導体装置における
竪型埋め込みキヤパシタを提供することができ
る。
シタが半導体基板内に立体的に形成されているた
め平面積当りのキヤパシタ表面積が増大してお
り、しかも、誘電体の誘電率が極めて大きいので
キヤパシタンス値の大きな、半導体装置における
竪型埋め込みキヤパシタを提供することができ
る。
第１，２，３，４図は、本発明の一実施例に係
る、半導体装置における竪型埋め込みキヤパシタ
の製造方法における主要工程を示す基板断面図で
ある。第５図は本発明の一実施例に係る、半導体
装置における竪型埋め込みキヤパシタを含み電界
効果トランジスタをドライバとする記憶素子の断
面図である。 １，１１……半導体基板、２……二酸化シリコ
ン層（マスク）、３……レジスト、４……開口、
５，１７……絶縁物層（二酸化シリコン層）、６，
１８……一方の電極（タンタル）、７，１９……
誘電体層（酸化タンタル）、８，９，２０……他
方の電極、１０……カバー膜、１２……ソース・
ドレイン領域、１３……ゲート絶縁膜、１４……
ゲート（ワードライン）、１５……ソース電極
（ビツトライン）、１６……層間絶縁物。
る、半導体装置における竪型埋め込みキヤパシタ
の製造方法における主要工程を示す基板断面図で
ある。第５図は本発明の一実施例に係る、半導体
装置における竪型埋め込みキヤパシタを含み電界
効果トランジスタをドライバとする記憶素子の断
面図である。 １，１１……半導体基板、２……二酸化シリコ
ン層（マスク）、３……レジスト、４……開口、
５，１７……絶縁物層（二酸化シリコン層）、６，
１８……一方の電極（タンタル）、７，１９……
誘電体層（酸化タンタル）、８，９，２０……他
方の電極、１０……カバー膜、１２……ソース・
ドレイン領域、１３……ゲート絶縁膜、１４……
ゲート（ワードライン）、１５……ソース電極
（ビツトライン）、１６……層間絶縁物。
Claims (1)
- １ 半導体層の表面から該半導体層中に幅の狭い
溝状の開口が形成され、該開口表面と前記半導体
層表面の少なくともキヤパシタ形成領域上とに絶
縁物層が形成され、前記開口表面と前記半導体層
表面のキヤパシタ形成領域上とに形成された絶縁
物上に第１の導体層が形成され、該導体層上に誘
電体層が形成され、該誘電体層上に第２の導体層
が形成されており、前記第１の導体層と前記誘電
体層と前記第２の導体層とをもつて前記キヤパシ
タが構成されていることを特徴とする竪型埋め込
みキヤパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101112A JPS583260A (ja) | 1981-06-29 | 1981-06-29 | 竪型埋め込みキヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101112A JPS583260A (ja) | 1981-06-29 | 1981-06-29 | 竪型埋め込みキヤパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583260A JPS583260A (ja) | 1983-01-10 |
| JPH0145232B2 true JPH0145232B2 (ja) | 1989-10-03 |
Family
ID=14291985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101112A Granted JPS583260A (ja) | 1981-06-29 | 1981-06-29 | 竪型埋め込みキヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583260A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065713B2 (ja) * | 1982-06-07 | 1994-01-19 | 日本電気株式会社 | 半導体集積回路装置 |
| US5214496A (en) * | 1982-11-04 | 1993-05-25 | Hitachi, Ltd. | Semiconductor memory |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| US4717942A (en) * | 1983-07-29 | 1988-01-05 | Nec Corporation | Dynamic ram with capacitor groove surrounding switching transistor |
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
| JPS6092658A (ja) * | 1983-10-27 | 1985-05-24 | Matsushita Electronics Corp | 半導体記憶装置 |
| FR2554954B1 (fr) * | 1983-11-11 | 1989-05-12 | Hitachi Ltd | Dispositif de memoire a semi-conducteurs |
| JPS60113460A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | ダイナミックメモリ素子の製造方法 |
| JPS60126861A (ja) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS60198771A (ja) * | 1984-03-23 | 1985-10-08 | Hitachi Ltd | 半導体装置 |
| JPH07123158B2 (ja) * | 1984-03-26 | 1995-12-25 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH079944B2 (ja) * | 1984-07-30 | 1995-02-01 | 株式会社東芝 | 半導体メモリ装置 |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPS6167955A (ja) * | 1984-09-11 | 1986-04-08 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| JPS6190395A (ja) * | 1984-10-09 | 1986-05-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61160969A (ja) * | 1984-12-07 | 1986-07-21 | テキサス インスツルメンツ インコ−ポレイテツド | メモリ・セルとその製法 |
| JPS61207055A (ja) * | 1985-03-11 | 1986-09-13 | Nec Corp | 半導体記憶装置 |
| JPS627154A (ja) * | 1985-07-02 | 1987-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6237366U (ja) * | 1985-08-14 | 1987-03-05 | ||
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
| US9793264B1 (en) * | 2016-05-26 | 2017-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical metal insulator metal capacitor having a high-K dielectric material |
-
1981
- 1981-06-29 JP JP56101112A patent/JPS583260A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS583260A (ja) | 1983-01-10 |
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