JP2003303896A - 容量構造を備えた電子マイクロコンポーネント及びその製造方法 - Google Patents

容量構造を備えた電子マイクロコンポーネント及びその製造方法

Info

Publication number
JP2003303896A
JP2003303896A JP2003076543A JP2003076543A JP2003303896A JP 2003303896 A JP2003303896 A JP 2003303896A JP 2003076543 A JP2003076543 A JP 2003076543A JP 2003076543 A JP2003076543 A JP 2003076543A JP 2003303896 A JP2003303896 A JP 2003303896A
Authority
JP
Japan
Prior art keywords
electrode
layer
metal
depositing
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003076543A
Other languages
English (en)
Inventor
Lionel Girardie
リオネル・ジラルディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Memscap SA
Original Assignee
Memscap SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from FR0203442A external-priority patent/FR2837622B1/fr
Priority claimed from FR0203445A external-priority patent/FR2837624B1/fr
Application filed by Memscap SA filed Critical Memscap SA
Publication of JP2003303896A publication Critical patent/JP2003303896A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 電子コンポーネントの最終的な可視金属化レ
ベル上に形成され、かつ、通常観察される値より大きな
キャパシタンス値を有する容量構造を提供することであ
る。 【解決手段】 本発明は、基板上に形成され、基板に存
在する金属化レベルの頂部に形成された容量構造を備え
た電子マイクロコンポーネントであって、前記容量構造
は２つの電極を備え：−第１の電極は積層された複数の
金属ラメラであって、同じ金属から成るラメラより薄い
層によって互いに離隔された複数の金属ラメラと；−第
１の電極のラメラの間に挟まれた複数のラメラを備える
ことによって、第１の電極に重なる第２の電極と；を備
えたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニクスの分野に関するものである。さらに詳細には、
本発明は、一又は二以上の容量構造を備えた電子マイク
ロコンポーネントに関するものである。これらの容量構
造はマイクロキャパシタを成してもよい。従って、これ
らのマイクロキャパシタは、これらのマイクロキャパシ
タが現存のマイクロコンポーネントの上面に形成するこ
とができるいわゆる後工程法（post-processing techni
que）を用いて形成することが意図されている。これら
のコンポーネントは特に高周波製品に使用してもよく、
マイクロキャパシタは例えば、デカップリング・キャパ
シタとして使用してもよい。これらの容量構造は、トラ
ンジスタの端子及び他の半導体構造に直接接続された金
属化（メタライゼーション）レベルの最上部上におい
て、実際のマイクロコンポーネント内に生成することが
意図されていてもよい。これらの容量構造は特に、埋込
型のダイナミック・メモリ・セル（埋込型ＤＲＡＭ）と
して使用することができる。本発明は特に、“キャパシ
タンス”すなわち単位面積当たりのキャパシタンスを非
常に増大に増大することが意図され、また、製造コスト
あるいはマイクロコンポーネント上で用いられる面積の
いずれをも過大に増大することなく、このようなキャパ
シタの構造に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】マイク
ロキャパシタあるいは容量構造の製造はすでに開発の主
題になっている。
【０００３】多様な技術がすでに実現され、特に、金属
層から成る２つの電極が絶縁材料あるいは誘電体の層で
分離されて構成された容量構造が可能となっている。こ
の種のキャパシタは通常、ＭＩＭ（金属−絶縁体−金
属）と称される。本発明は特にこの種の容量構造に関す
る。
【０００４】現存する解決手段の中で、仏国特許第２，
８０１，４２５号明細書に開示されたものは平坦な金属
層によって形成された２つの電極を備えたマイクロキャ
パシタに関するものである。この場合、キャパシタのキ
ャパシタンス値は特に、使用される誘電体と２つの金属
電極の対面面積とに依存する。言い替えると、“キャパ
シタンス”すなわち単位面積当たりのキャパシタンスは
主に、絶縁層の層厚とその比誘電率とで決まる。従っ
て、キャパシタンス値を増大するためには、非常に高い
比誘電率を有する材料を選択すること、又は、絶縁破壊
現象あるいはトンネル効果が生じる危険を抱えつつ電極
間の距離を減少することのいずれかが必要となる。言い
替えると、この文献に記載された構造はキャパシタンス
によって限定される。
【０００５】出願人は、仏国特許出願第０２／０１６１
８号において、電子コンポーネントの金属化レベル上に
形成された新規な容量構造を開示した。この容量構造の
各電極は、基板の主平面に対して直交する複数の金属ラ
メラ（薄層）を備える。
【０００６】出願人は、仏国特許出願第０２／０２４６
１号において、互いに配置がずれた金属ラメラが積層さ
れたスタックであって接触する各層が共通トランクを形
成するところのスタックを備えた他の容量構造を開示し
た。
【０００７】本発明の一の目的は、電子コンポーネント
の最終的な可視金属化レベル上に形成され、かつ、通常
観察される値より大きなキャパシタンス値を有する容量
構造を提供することである。
【０００８】
【課題を解決するための手段】本発明は、基板上に形成
されかつ基板上に存在する可視金属化レベルの最上部に
に形成された容量構造を備えた電子コンポーネントに関
するものである。容量構造は、２つの電極を備え：−第
１の電極は、積層された複数の金属ラメラであって、同
じ金属から成るラメラより薄い層によって互いに分離さ
れた複数の金属ラメラと；−第１の電極のラメラの間に
挟まれた複数のラメラを備えることによって、第１の電
極に重ね合わされた第２の電極と；を備えている。
【０００９】言い替えると、第１の電極は、両側に延在
するラメラから成るトランクを備えてツリー構造を構成
して成る。トランクは、ラメラの中央部の重ね合わせと
より狭い部分とによって形成されている。
【００１０】第２の電極は、第１の電極のラメラの端部
の間に挟まれた複数のラメラを形成することによって、
第１の電極に重なる。従って、電極の対面する面の面積
は非常に高い。
【００１１】基板上を占める面積について、この対面す
る面積は、各電極のラメラの数を増加することによって
増加して、キャパシタンスを所望の値に増大することが
可能となる。
【００１２】実用上、本発明によるキャパシタは、優れ
た電気的特性を示し、特に非常に高い電気伝導度すなわ
ち、５μΩ・ｃｍ以下の抵抗率を有するを有する金属を
使用するときにはそれが言える。非常に低い抵抗率の効
果は、特にダイナミックモード（作動状態）で容量構造
の低い熱上昇、良好な高周波作動及び良好な熱伝導度に
よって明らかである。
【００１３】実用上、電極は、好適には強誘電体及び／
又は焦電体酸化物の群から選択された材料から成る誘電
体層によって離間されている。以下は、これらの強誘電
体酸化物について公知のものである：二酸化ハフニウ
ム、五酸化タンタル、二酸化ジルコニウム、酸化ランタ
ン、三酸化ジイットリウム、アルミナ、二酸化チタン、
チタン酸タンタル酸ストロンチウム（ＳＴＯ）、チタン
酸バリウムストロンチウム（ＢＳＴ）、タンタル酸スト
ロンチウムビスマス（ＳＢＴ）、チタン酸ジルコン酸鉛
（ＰＺＴ）、希土類（ランタニド）ドープされたチタン
酸ジルコン酸鉛（ＰＬＺＴ）、ニオブ酸ストロンチウム
ビスマス（ＳＢＮ）、タンタル酸ニオブ酸ストロンチウ
ムビスマス（ＳＢＴＮ）、バリウムイットリウムカプレ
イト、マンガンアルコキシドＭｅ２ＭｎＯ３。
【００１４】この誘電体は、同じ材料若しくは複数材料
の合金の均一層として堆積してもよい。
【００１５】しかしながら、好適な実施形態では、誘電
体層は、ナノ積層構造を形成する、異なる材料の基本層
の重ね合わせから成ってもよい。この場合、各層は数Å
から数１００Åのオーダーの非常に薄い層である。
【００１６】好適な実施形態では、材料の化学量論比
は、ナノ積層構造において基本層毎に変化する。層の化
学量論比が変化することによって、酸素濃度勾配（及び
使用される他の材料の濃度勾配）が数原子層にわたって
形成される。ナノ積層構造の各基本層のバンド構造の変
化の結果、数原子層だけ、誘電体及び焦電体酸化物の化
合物及び合金の全バンド構造が変化する。
【００１７】こうして、非常に高い比誘電率値が得ら
れ、これはキャパシタンスのぞうだいにつながる。
【００１８】実用上、各電極の表面は、通常、窒化チタ
ン、窒化タングステン、窒化タンタル、あるは以下の材
料のうちの一つを主成分とする酸素拡散バリア材料の層
で被覆するのが好ましい：ＴａＡｌＮ、ＴｉＡｌＮ、Ｍ
ｏ、ＭｏＮ、Ｗ、Ｏｓ、Ｒｈ、Ｒｅ、Ｒｕ、ＣｏＷ、Ｔ
ａＳｉＮ、ＴｉＳｉｘ、ＷＳｉｘ、所望の用途に応じ
て、ＴｉＢ２タイプ、カーボンを含むタイプ、ＴｉＣタ
イプの遷移金属とボロンの合金。
【００１９】本発明は、このような容量構造の製造方法
にも関する。この容量構造は、基板に製造された最終的
な可視の金属レベルの頂部の、に電子マイクロコンポー
ネント上に形成される。
【００２０】本発明を実施する第１の方法は、以下の段
階： −金属化レベルの最上部に、容量構造の２つの電極のう
ちの一の電極の底部を形成することが意図された第１の
金属層を堆積する段階と； −前記第１の金属層の最上部に、それより幅の狭い第２
の金属層を堆積する段階と； −２つの金属層の最上部に、上面が後続の金属被覆のた
めの支持体として作用することができるポリマー材料層
を堆積する段階と； −第１の電極を形成するツリー構造であって、複数の中
央トランクと該中央トランクから延在する複数のラメラ
とを備えたツリー構造を得るために、前の３つの段階を
繰り返す段階と； −ポリマー材料層全てを除去する段階と； −第１の電極の可視面全体に亘ってナノ積層構造を成す
誘電体を堆積する段階と； −第１の電極全体に、第１の電極の金属層間に挿入され
る導電材料を堆積して第２の電極を形成する段階と；を
備えている。
【００２１】本発明を実施する第２の方法では、以下の
段階： −金属化レベルの最上部に、容量構造の２つの電極のう
ちの一の電極の底部を形成することになる第１の金属層
を堆積する段階と； −金属層の最上部に、上面が後続の金属被覆のための支
持体として機能することができるポリマー材料層を堆積
する段階と； −ポリマー材料層によって離隔された金属層スタックを
得るために、前の２つの段階を繰り返す段階と； −スタックの中央部において、第１の金属を露出するた
めに刳り貫かれたトレンチを形成する段階と； −前記トレンチにおいて、中央トランクと該中央トラン
クから延在する複数のラメラとを備えた、第１の電極を
形成するツリー構造を得るために積層された層の金属と
同じ金属を堆積する段階と； −ポリマー材料層の全てを除去する段階と； −第１の電極の可視面全体にわたってナノ積層構造の誘
電体を堆積する段階と； −第１の電極全体に、第２の電極を形成するために、第
１の電極の金属層間に挿入される導電材料を堆積する段
階と；を備えている。
【００２２】
【発明の実施の形態】本発明で実現される方法及びその
効果は、製造方法の各段階の間、本発明の電子マイクロ
コンポーネントと容量構造との上部の断面図である図１
から図２７の添付図面を参照して、以下の記載を読むこ
とによって明らかになるだろう。さらに、図１から図５
と図１３から図１８とは、２つのプロセスに共通の断面
を含むものである。他方、図６から図１２と図１９から
図２７とはそれぞれ一の特定の実施形態を特定するもの
である。
【００２３】これらの図面は単に例示として示したもの
であり、本発明に含まれる種々の層及び実際の要素の寸
法は、本発明をより理解しやすくするために、図面で示
したものとは異なっている。
【００２４】本発明の容量構造を得る製造方法の複数の
実施形態を以下に示す。しかしながら、記載した方法に
おける段階は、本発明の範囲内に属するのに絶対的に必
要というわけでなく、補助的なものであってもよいし、
ある性能特性を改善するために役に立ちかつ有利である
ものでもよい。
【００２５】本発明による容量構造は、図１に示したマ
イクロコンポーネント１上に形成されてもよい。このマ
イクロコンポーネントの基板２は、上部において、マイ
クロコンポーネント内の活性領域または基板の上面に形
成される内部接続用スタッドに結合される一又は二以上
の金属化レベル３を備える。この実施形態では、これ
は、基板の上面上に配置された金属化レベルである。さ
らに詳細には、基板の上面は、通常ＳｉＯ２若しくはＳ
ＩＯＮから成るパッシベーション層８によって被覆す
る。
【００２６】図１で示した第１の段階では、レジスト層
５を堆積し、このレジスト層にリソグラフィによってア
パーチャ６を形成する。このアパーチャは、下にある金
属化レベル３を露出するためにパッシベーション層を位
置決めエッチングすることができるようにするものであ
る。パッシベーション層８は、ＳＩＯＮから成るとき
は、ＣＦ４／Ｏ２若しくはＣＦ４／Ｏ２の混合物を用い
て従来の化学的エッチング法によって、又は、ＲＩＥ
（反応性イオンエッチング）の手法によって、又は、高
周波プラズマによってエッチングしてもよい。
【００２７】ＳＩＯＮ又はそれをエッチングするために
使用された製品の残留物を除去するためにクリーニング
段階が続く。このクリーニングは、例えば、アシュラン
ド社からＡＣＴ９７０（商品名）として販売されている
溶液をを用いて実施してもよい。このクリーニングの後
に、二酸化炭素あるいはオゾンの分解を伴う予備洗浄
（prerinsing）、又は、クエン酸あるいはシュウ酸のよ
うなヒドロキシカルボン酸を用いたバブリングを行って
もよい。
【００２８】その後、図２に示したように、銅拡散バリ
ア層１０を堆積する。この銅拡散バリア層は、エレクト
ロマイグレーション及び酸素拡散に対する抵抗を改善す
る働きをする。この層は、ＡＬＤ（原子層堆積）法によ
って堆積してもよい。このような方法によって、このバ
リア層に良好な膜均一性及び優れた完整性（integrit
y）を付与される。
【００２９】その後、電解法によって引き続き堆積を可
能とするために銅下地（プライマー）層９を堆積する。
【００３０】次に、図３に示したように、ハウジング１
２を形成するために、露光し、部分的に除去して、第２
のレジスト層を堆積する。ここで、ハウジングの底部１
３は、銅下地層を露出する。
【００３１】次に、図４に示したように、第１の電極の
第１の幅広ラメラ１４を形成するために銅を電解堆積
（析出）する。第１の電解堆積は、金属化レベル３に接
触するまで行い、それによって、第１の電極がスタッド
１５によって金属化レベルに電気的に接続する。
【００３２】次に、図に示したように、第１のラメラ１
４を形成することを可能にしたハウジングを画定するレ
ジスト領域１１を除去する。
【００３３】次に、２つの独立の工程を用いて、同様な
構造を有する容量構造を形成するが、異なる段階を用い
て、これらの構造も異なる用途用でもある。
【００３４】第１の実施形態 キャパシタとして使用される容量構造を形成するため
に、図６から図１８で示した手順を実施する。図で示し
た中間構造から始めて、図６で示したように、レジスト
１６を堆積し、次いで、リソグラフィでエッチングし
て、第１の電極の中央トランクに対応するハウジング１
７を形成する。例えば、銅塩浴の耐酸について特殊な特
性を有するクライアント社製のレジストＡＺ４６２０を
用いてもよい。
【００３５】次に、図７で示したように、中央トランク
１８を形成するために、銅から成る第１のラメラ１４の
可視領域の頂部上に、銅を電解堆積する。
【００３６】次に、図８に示したように、第１のラメラ
１４及び第１の中央トランク１８の上面を露出するため
に、レジスト１６を除去する。
【００３７】次に、図９に示したように、ポリマー材料
１９，通常ポリイミド若しくはベンゾシクロブテンを堆
積する。このポリマー材料は、スピン堆積（被覆）法に
よって堆積する。このポリマー材料を例えば、ＣＭＰに
よって平坦化する。この平坦化は、層１９が第１のトラ
ンクの上面と同じ高さになるように、かつ、図９で示し
たように、約２００Åの層厚で堆積されたＴｉＣｕ層２
０を形成するために行う。この層は、ポリマー層１９及
び銅下地層に対する保護層として機能する。
【００３８】次に、図１０に示したように、レジスト層
２１を堆積する。このレジスト層を、図１１で示したよ
うに、電解法によって第２の銅ラメラ２４を堆積するた
めにハウジング２２を画定する領域において除去する。
【００３９】ラメラ１４，２４，３４と中央トランク１
８，２８とポリマー層１９，２９とを堆積する種々の段
階を繰り返し、図１２で示したような構造を得る。図１
２で示したラメラの数は単に例示に過ぎず、もっと多い
数のラメラを備えた構造を形成することも可能である。
【００４０】次に、第１の電極の上部ラメラ３４を形成
するために使用したレジスト層を除去する。
【００４１】次に、図１３で示したように、ポリマー層
１９，２９を除去する。この除去は、種々の手法によっ
て、特に、例えば、適当な化学組成物と組み合わされた
酸素プラズマを用いて通常“アッシング（灰化）”公知
な方法によって実施する。その後にアニーリング熱処理
を行うことが可能であるが、必須ではない。この処理
は、約３０分間１２０℃近傍の温度でバッチ毎に実施し
てもよい。迅速なアニーリング段階（あるいは、ＲＴ
Ｐ）を実施することも可能である。
【００４２】ポリマー材料を除去すると、得られる構造
は、連続して堆積されかつ各ラメラ１４，２４，３４の
下部レベルに配置された銅下地層９，２５，３５の残留
物を有する。
【００４３】このような種々の下地層の突出は、図１４
に示したように銅を選択的にエッチングすることによっ
て除去する。エッチングに使用される溶液は例えば、４
５℃で使用される酸のｐＨの過硫酸アンモニウム（ＡＰ
Ｓ）を主成分とする。このエッチングの（１：５０程度
の）実質的な選択性は特に、下地層９，２５，３５，が
電解的に堆積された銅ラメラ１４，２４，３４の構造と
は異なることに起因する。この化学処理の後にアニーリ
ング熱処理を行って、特に、ラメラの下面の下に存在す
る種々の下地層残留物と銅ラメラの残留物との間に均一
な銅構造を形成する。このアニーリングは、約４００℃
で約６時間、水素及びアルゴン中で行ってもよい。
【００４４】次に、図１５に示したように、上述のよう
に酸素拡散バリア層２７をＡＬＤによって堆積する。こ
の拡散バリア層２７は、その後の層の堆積に対して下地
層として働く。
【００４５】次に、図１６で示したように、ナノ積層構
造２６から成る誘電体を堆積する。
【００４６】さらに詳細には、堆積されたナノ積層構造
は強誘電体あるいは焦電体酸化物の種々の層から成る。
第１の実施形態では、ナノ積層構造２６は異なる８層の
スタックを備える、すなわち： ・第１の層は約５〜１０Åの層厚を有し、ＡｌｘＯ
３−ｘ（ｘ＝０〜３）から形成する； ・第２の層は約１０〜１５Åの層厚を有し、Ｔａｚ−２
Ｏ５−ｚＡｌ２Ｏｘ（ｚ＝０〜２）から形成する； ・第３の層は約１５〜２０Åの層厚を有し、ＴｉＯ２Ａ
ｌｘＯ３＋ｙ（ｙ＝０〜３）から形成する； ・第４の層は約４０〜１００Åの層厚を有し、ＴｉＯ
ｙ−ｘＴａｚ−２Ｏ５＋ ｚから形成する； ・第５の層は約６０〜２００Åの層厚を有し、ＴｉＯｙ
Ｔａ３−ｚＯｚから形成する； ・第６の層、第７の層及び第８の層はそれぞれ、第３の
層、第２の層及び第１の層と同じである。
【００４７】得られたナノ積層構造は２００Åから４０
０Åの層厚を有する。この層の比誘電率は約２３であ
る。
【００４８】第２の実施形態では、ナノ積層構造２６
は、少なくとも３原子層の層厚を有する異なる５層のス
タックを備える、すなわち： ・第１の層は約５〜１０Åの層厚を有し、ＨｆｙＡｌｚ
Ｏ３−ｘ（ｘ＝０〜３、ｙ＝０〜２、ｚ＝１〜１０）か
ら形成する； ・第２の層は約４〜１５Åの層厚を有し、Ｈｆｙ＋ｎＡ
ｌｚＯ３−ｘ（ｚ＝０〜２、ｘ＝１＋ｎ〜３＋ｎ、ｙ＝
１＋ｎ〜２＋ｎ、ｎ＝１〜８）から形成する； ・第３の層は約４〜２０Åの層厚を有し、Ｈｆｙ＋２ｎ
Ａｌｚ−ｎＯ３−ｘ（ｚ＝０〜２、ｘ＝１＋ｎ〜３＋
ｎ、ｙ＝１＋ｎ〜２＋ｎ、ｎ＝１〜８）から形成され
る； ・第４の層は約４〜１５Åの層厚を有し、Ｈｆｙ＋ｎＡ
ｌｚＯ３−ｘ（ｚ＝０〜２、ｘ＝１＋ｎ〜３＋ｎ、ｙ＝
１＋ｎ〜２＋ｎ、ｎ＝１〜８）から形成される； ・第５の層は約５〜１０Åの層厚を有し、ＨｆｙＡｌｚ
Ｏ３−ｘ（ｘ＝０〜３、ｙ＝０〜２、ｚ＝１〜１０）か
ら形成する。
【００４９】得られたナノ積層構造は２０Å〜２００Å
の層厚を有する。この層の比誘電率は約１８である。
【００５０】上述のナノ積層構造は、ある要素を本発明
の範囲から逸脱することなく置換してもよいという非限
定的な例である。
【００５１】次に、上述の層２７と同様な酸素拡散バリ
ア層２９をナノ積層構造の頂部に堆積する。
【００５２】次に、図１７に示したように、通常、ベン
ゾシクロブテン（ＢＣＢ）、ポリイミドあるいはパリレ
ン（登録商標）から得られる構造層３０を堆積する。
【００５３】この構造層３０を形成して、第１の電極４
の周囲にハウジング３１を形成する。
【００５４】製造方法は、引き続く電解堆積が可能とな
るように第１の電極４の表面上に新しい下地層を堆積す
ることが続き、ダマシン構造を形成し、図１８に示した
ように第２の電極７を形成する。
【００５５】第２の電極上のパッシベーション又は接続
表面の形成の任意の他の段階を実施してもよい。
【００５６】例えば、図１８で示した容量構造は約１０
０ｎｆ（ナノファラド）／ｍｍ２を有してもよい。この
場合、ラメラは１ミクロンから約１０ミクロンのオーダ
ーの寸法を有する。
【００５７】第２の実施形態 例えば、埋込型ＤＲＡＭセルとして使用される容量構造
を形成するために、図５で示したような中間構造が形成
されるような操作の後に、図１９から図３３に示したよ
うな中間段階を行う。
【００５８】図５に示した中間構造から始めて、図１９
に示したように、図９で示したようなポリマー材料１１
９を堆積する。それは、第１の電極の連続するラメラの
間に形成されることが所望されているスペースにほぼ対
応する厚さで堆積される。
【００５９】次に、図２０に示したように、ＴｉＣｕの
層１２５は約２００Åの層厚で堆積する。この層は、ポ
リマー層１１９を保護するための層としてかつ銅下地層
として働く。次いで、この下地層１２５は例えば、ＣＭ
Ｐによって平坦化する。
【００６０】次に、図２１に示したように、レジスト層
１２１を堆積する。次いで、このレジスト層を、電解法
によって第２の銅ラメラ１２４を堆積するためにハウジ
ングを画定する領域において除去する。
【００６１】次に、図２２に示したように、他のポリマ
ー層１２９を堆積する。金属層を堆積する段階ととポリ
マー層を堆積する段階とを必要なだけ連続して繰り返
す。図２２で示したラメラの数は単に例示に過ぎず、も
っと多い数のラメラを備えた構造を形成することも可能
である。
【００６２】次に、図２３に示したように、レジスト層
１１６を堆積する。次いで、このレジスト層を、第１の
電極の後に形成される中央トランクに対して直交して配
置される中央領域において除去する。
【００６３】図２４に示したように、次いで、ポリマー
層１１９，１２９と金属ラメラ１２４とをエッチングし
てアパーチャー１１７を形成する。このアパーチャー１
１７は、第１の金属ラメラ１４の上面を露出する。
【００６４】次に、図２５に示したように、銅下地層１
３５を堆積する。この下地層は、ポリマー層１２９の上
面及びアパーチャ１１７の側壁を被覆する。
【００６５】次に、レジスト層１２０を下地層１３５に
堆積し、図２６に示したように、後に形成される第１の
電極の上面に対するハウジングを形成する。
【００６６】次に、図２７に示したように、銅を電解堆
積して、ハウジング１１７を充填し、第１の電極の中央
トランク１２２及上部ラメラを形成する。
【００６７】次に、第１の電極の上面１３４を画定する
ために用いられてきたレジスト領域１２０を除去する。
【００６８】その後、製造方法は、図１３から図１８に
関連して第１の実施形態の場合に記載したのと同じ方法
で続ける。
【００６９】本発明によるキャパシタは、先行技術と比
較して、高い製造コストをかけずに、非常に高いキャパ
シタンス値を有するものを得ることができることは明ら
かである。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図２】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図３】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図４】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図５】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図６】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図７】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図８】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図９】 本発明の第１の実施形態の一の段階を示す断
面図である。
【図１０】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１１】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１２】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１３】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１４】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１５】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１６】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１７】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１８】 本発明の第１の実施形態の一の段階を示す
断面図である。
【図１９】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２０】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２１】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２２】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２３】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２４】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２５】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２６】 本発明の第２の実施形態の一の段階を示す
断面図である。
【図２７】 本発明の第２の実施形態の一の段階を示す
断面図である。
【符号の説明】
１ マイクロコンポーネント ２ 基板 ３ 金属化レベル ４ 第１の電極 ５ レジスト層 ６ アパーチャ ７ 第２の電極 ８ パッシベーション層 ９，２５，３５ 銅下地（プライマー）層 １０ 銅拡散バリア層 １１ レジスト領域 １２ ハウジング １３ 底部 １４，２４，３４ ラメラ １５ スタッド １６ レジスト １７ ハウジング １８，２８ 中央トランク １９，２９ ポリマー層 ２０ ＴｉＣｕ層 ２１ レジスト層 ２６ ナノ積層構造 ２７ 酸素拡散バリア層 ３０ 構造層 ３１ ハウジング １１６ レジスト層 １１７ アパーチャー １１９，１２９ ポリマー材料層 １２１ レジスト層 １２２ 中央トランク １２４ 銅ラメラ １２５ ＴｉＣｕの層 １２９ ポリマー層 １３４ 第１の電極の上面 １３５ 銅下地層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E082 AB01 BC14 BC38 EE05 EE23 FF05 FG03 MM23 MM24 5F038 AC05 AC16 DF05 EZ14 EZ15 5F083 AD23 GA10 JA06 JA13 JA14 JA15 JA17 JA35 JA36 JA37 JA38 JA39 JA40 JA56 PR34 PR40

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板に存在する金属化レベルの頂部に形
    成された容量構造を備え、基板上に形成された電子マイ
    クロコンポーネントであって、前記容量構造は２つの電
    極を備え： −第１の電極は、積層された複数の金属ラメラであっ
    て、同じ金属から成るラメラより薄い層によって互いに
    離隔された複数の金属ラメラを備え； −第２の電極は、第１の電極のラメラの間に挟まれた複
    数のラメラを備えることによって、第１の電極に重な
    る；電子マイクロコンポーネント。
  2. 【請求項２】 使用される金属が５μΩ・ｃｍ以下の抵
    抗率を有する請求項１に記載の電子マイクロコンポーネ
    ント。
  3. 【請求項３】 電極が、強誘電体及び／又は焦電体酸化
    物の群から選択された誘電体層によって離隔されている
    請求項１に記載の電子マイクロコンポーネント。
  4. 【請求項４】 誘電体層が、異なる組成物の基本層の積
    層によってナノ積層構造を形成するように構成されてい
    る請求項３に記載の電子マイクロコンポーネント。
  5. 【請求項５】 材料の化学量論比がナノ積層構造の層毎
    に変化している請求項４に記載の電子マイクロコンポー
    ネント。
  6. 【請求項６】 電子マイクロコンポーネント上に容量構
    造を形成する方法であって、前記容量構造は、基板に存
    在する最終的な金属化レベルの最上部に形成され、以下
    の段階、すなわち： −金属化レベルの最上部に、容量構造の２つの電極のう
    ちの一の電極の底部を形成することになる第１の金属層
    を堆積する段階と； −前記第１の金属層の最上部に、それより幅の狭い第２
    の金属層を堆積する段階と； −２つの金属層の最上部に、上面が後続の金属被覆のた
    めの支持体として機能することができるポリマー材料層
    を堆積する段階と； −第１の電極を形成するツリー構造であって、複数の中
    央トランクと該中央トランクから延在する複数のラメラ
    とを備えたツリー構造を得るために、前の３つの段階を
    繰り返す段階と； −ポリマー材料層の全層を除去する段階と； −第１の電極の可視面全体に亘ってナノ積層構造の誘電
    体を堆積する段階と； −第１の電極全体に、第１の電極の金属層間に挿入され
    る導電材料を堆積して第２の電極を形成する段階と；を
    備えた方法。
  7. 【請求項７】 電子マイクロコンポーネント上に容量構
    造を形成する方法であって、前記容量構造は、基板に存
    在する最終的な金属化レベルの最上部に形成され、以下
    の段階、すなわち： −金属化レベルの最上部に、容量構造の２つの電極のう
    ちの一の電極の底部を形成することになる第１の金属層
    を堆積する段階と； −金属層の最上部に、上面が後続の金属被覆のための支
    持体として機能することができるポリマー材料層を堆積
    する段階と； −ポリマー材料層によって離隔された金属層スタックを
    得るために、前の２つの段階を繰り返す段階と； −スタックの中央部において、第１の金属を露出するた
    めに刳り貫かれたトレンチを形成する段階と； −前記トレンチにおいて、中央トランクと該中央トラン
    クから延在する複数のラメラとを備えた、第１の電極を
    形成するツリー構造を得るために積層された層と同一の
    金属を堆積する段階と； −ポリマー材料層全てを除去する段階と； −第１の電極の可視面全体にわたってナノ積層構造の誘
    電体を堆積する段階と； −第１の電極全体に、第２の電極を形成するために、第
    １の電極の金属層間に挿入される導電材料を堆積する段
    階と；を備えた方法。
JP2003076543A 2002-03-20 2003-03-19 容量構造を備えた電子マイクロコンポーネント及びその製造方法 Withdrawn JP2003303896A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
FR0203442 2002-03-20
FR0203445 2002-03-20
FR0203442A FR2837622B1 (fr) 2002-03-20 2002-03-20 Micro-composant electronique integrant une structure capacitive, et procede de fabrication
FR0203445A FR2837624B1 (fr) 2002-03-20 2002-03-20 Micro-composant electronique integrant une structure capacitive, et procede de fabrication

Publications (1)

Publication Number Publication Date
JP2003303896A true JP2003303896A (ja) 2003-10-24

Family

ID=28043355

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003076543A Withdrawn JP2003303896A (ja) 2002-03-20 2003-03-19 容量構造を備えた電子マイクロコンポーネント及びその製造方法

Country Status (4)

Country Link
US (1) US20030179521A1 (ja)
EP (1) EP1351315A3 (ja)
JP (1) JP2003303896A (ja)
CA (1) CA2421110A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013236052A (ja) * 2011-11-18 2013-11-21 Japan Science & Technology Agency 積層キャパシター及び積層キャパシターの製造方法
JP2015130485A (ja) * 2013-12-04 2015-07-16 パナソニックＩｐマネジメント株式会社 エレクトロカロリック材料
WO2019138803A1 (ja) * 2018-01-10 2019-07-18 株式会社村田製作所 キャパシタ及びスナバ回路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP4470831B2 (ja) * 2005-08-01 2010-06-02 株式会社デンソー Ｅｌ素子およびその製造方法
US8107218B2 (en) * 2009-06-02 2012-01-31 Micron Technology, Inc. Capacitors
CN102420256B (zh) * 2011-05-13 2013-10-09 上海华力微电子有限公司 一种提高mim电容密度的结构及其制作工艺
WO2020191614A1 (zh) * 2019-03-26 2020-10-01 深圳市汇顶科技股份有限公司 电容器及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2504606B2 (ja) * 1990-05-18 1996-06-05 株式会社東芝 半導体記憶装置およびその製造方法
US5170233A (en) * 1991-03-19 1992-12-08 Micron Technology, Inc. Method for increasing capacitive surface area of a conductive material in semiconductor processing and stacked memory cell capacitor
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
KR0121297B1 (en) * 1992-04-16 1997-11-15 Fujitsu Ltd Semiconductor device and process of producing the same
US5330928A (en) * 1992-09-28 1994-07-19 Industrial Technology Research Institute Method for fabricating stacked capacitors with increased capacitance in a DRAM cell
KR960003004B1 (ko) * 1992-10-07 1996-03-02 금성일렉트론주식회사 반도체 메모리셀의 캐패시터 전극 제조방법
TW227628B (ja) * 1992-12-10 1994-08-01 Samsung Electronics Co Ltd
KR0155785B1 (ko) * 1994-12-15 1998-10-15 김광호 핀형 커패시터 및 그 제조방법
US5783470A (en) * 1995-12-14 1998-07-21 Lsi Logic Corporation Method of making CMOS dynamic random-access memory structures and the like
KR970077676A (ko) * 1996-05-31 1997-12-12 윌리엄 비. 켐플러 고밀도 메모리 응용을 위한 주름형 크라운 캐패시터 구조물
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
JPH11261025A (ja) * 1998-03-13 1999-09-24 Fujitsu Ltd 半導体装置の製造方法
DE19821776C1 (de) * 1998-05-14 1999-09-30 Siemens Ag Herstellverfahren für einen Kondensator in einer integrierten Halbleiterschaltung
US6180976B1 (en) * 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
FR2801425B1 (fr) * 1999-11-18 2004-05-28 St Microelectronics Sa Capacite integree a dielectrique hybride

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013236052A (ja) * 2011-11-18 2013-11-21 Japan Science & Technology Agency 積層キャパシター及び積層キャパシターの製造方法
JP2015130485A (ja) * 2013-12-04 2015-07-16 パナソニックＩｐマネジメント株式会社 エレクトロカロリック材料
WO2019138803A1 (ja) * 2018-01-10 2019-07-18 株式会社村田製作所 キャパシタ及びスナバ回路

Also Published As

Publication number Publication date
EP1351315A2 (fr) 2003-10-08
US20030179521A1 (en) 2003-09-25
EP1351315A3 (fr) 2005-08-17
CA2421110A1 (fr) 2003-09-20

Similar Documents

Publication Publication Date Title
JP2550852B2 (ja) 薄膜キャパシタの製造方法
JP4825247B2 (ja) 半導体集積回路構造を形成する方法
US7297591B2 (en) Method for manufacturing capacitor of semiconductor device
US7253075B2 (en) Semiconductor device and method for manufacturing the same
US6798010B2 (en) Ferroelectric memory devices
JP3212930B2 (ja) 容量及びその製造方法
KR100355948B1 (ko) 반도체 기억장치 및 그 제조방법
JP3415478B2 (ja) 半導体装置の製造方法
JP3913203B2 (ja) 半導体装置
JP2003303896A (ja) 容量構造を備えた電子マイクロコンポーネント及びその製造方法
KR101084408B1 (ko) 반도체 장치 및 그 제조방법
US20060196024A1 (en) Methods and apparatus for devices having improved capacitance
JPH08330544A (ja) 高誘電率キャパシタの下部電極の形成方法
US7547638B2 (en) Method for manufacturing semiconductor device
JPH11297964A (ja) 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法
JP2004014916A (ja) 半導体装置及びその製造方法
US5849618A (en) Method for fabricating capacitor of semiconductor device
US20030161081A1 (en) Electronic microcomponent including a capacitive structure, and process for producing it
JP2003086771A (ja) 容量素子、半導体記憶装置及びその製造方法
JP2000196031A (ja) キャパシタ及びその製造方法
US20030003650A1 (en) Method for fabricating capacitor containing zirconium oxide dielectric layer
JPH11154668A (ja) 高アスペクト比を有する構造の製造方法
JP2002198495A (ja) 半導体装置およびその製造方法
US20050093042A1 (en) Semiconductor device and method of manufacturing the same
KR100418587B1 (ko) 전기도금법을 이용한 반도체 메모리 소자의 형성방법

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060606