JPH11297964A - 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 - Google Patents
高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法Info
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- JPH11297964A JPH11297964A JP10283973A JP28397398A JPH11297964A JP H11297964 A JPH11297964 A JP H11297964A JP 10283973 A JP10283973 A JP 10283973A JP 28397398 A JP28397398 A JP 28397398A JP H11297964 A JPH11297964 A JP H11297964A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】 （修正有）
【課題】 高誘電膜を有する半導体装置のキャパシタ製
造方法を提供する。 【解決手段】 半導体基板１上に下部電極１１ａ、高誘
電膜１５、上部電極１７及び層間絶縁１９膜が順次に形
成される半導体装置のキャパシタ製造方法において、高
誘電膜形成後、上部電極形成後または層間絶縁膜を形成
した後、半導体基板を不活性雰囲気の第１温度で後続熱
処理をして第１温度より低い第２温度で後続熱処理をし
たり、高誘電膜形成後第１温度で後続熱処理をして上部
電極形成後第２温度で後続熱処理する。第１温度は６０
０〜９００℃であり、第２温度は１００〜６００℃であ
る。これにより、高誘電膜の誘電率を増やしながら漏れ
電流を省くことができる。
造方法を提供する。 【解決手段】 半導体基板１上に下部電極１１ａ、高誘
電膜１５、上部電極１７及び層間絶縁１９膜が順次に形
成される半導体装置のキャパシタ製造方法において、高
誘電膜形成後、上部電極形成後または層間絶縁膜を形成
した後、半導体基板を不活性雰囲気の第１温度で後続熱
処理をして第１温度より低い第２温度で後続熱処理をし
たり、高誘電膜形成後第１温度で後続熱処理をして上部
電極形成後第２温度で後続熱処理する。第１温度は６０
０〜９００℃であり、第２温度は１００〜６００℃であ
る。これにより、高誘電膜の誘電率を増やしながら漏れ
電流を省くことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のキャパ
シタ製造方法に係り、特に高誘電率の誘電膜(以下、"高
誘電膜"と称する)を有する半導体装置のキャパシタ製造
方法に関する。
シタ製造方法に係り、特に高誘電率の誘電膜(以下、"高
誘電膜"と称する)を有する半導体装置のキャパシタ製造
方法に関する。
【０００２】
【従来の技術】半導体装置、例えばＤＲＡＭ半導体装置
の集積度が増えるに伴なって制限されたセル面積内でキ
ャパシタとして使われる面積が次第に減少され酸化膜、
窒化膜等のような誘電膜を使用し半導体装置の動作に必
要なキャパシタンスを得るのが難しくなっている。した
がって、キャパシタンスを増やすため、キャパシタのス
トレージ電極を３次元構造で形成する方法が提案されて
いる。しかし、前記従来の誘電膜ではストレージＮＯＤ
Ｅを３次元構造で形成する場合にも高集積半導体装置の
素子に必要なキャパシタンスを得るのが難しくなってい
る。
の集積度が増えるに伴なって制限されたセル面積内でキ
ャパシタとして使われる面積が次第に減少され酸化膜、
窒化膜等のような誘電膜を使用し半導体装置の動作に必
要なキャパシタンスを得るのが難しくなっている。した
がって、キャパシタンスを増やすため、キャパシタのス
トレージ電極を３次元構造で形成する方法が提案されて
いる。しかし、前記従来の誘電膜ではストレージＮＯＤ
Ｅを３次元構造で形成する場合にも高集積半導体装置の
素子に必要なキャパシタンスを得るのが難しくなってい
る。
【０００３】このような問題を解決するため半導体装置
のキャパシタに利用される誘電膜を高誘電膜、例えばＢ
ａＳｒＴｉＯ3 (以下、"ＢＳＴ"と称する)膜に代替する
方法が提案された。前記高誘電膜をキャパシタとして採
用する場合、後続工程の間に高誘電膜と上下部電極間の
反応を抑制して高誘電膜から高いキャパシタンスを得る
ため上下部電極に貴金属電極を使用すべきである。そし
て、前記貴金属電極はシリコンと反応性が強いため貴金
属電極と高誘電膜間にバリヤ膜を形成すべきである。し
かし、前記高誘電膜を実際の半導体装置に採用する時、
前記バリヤ膜が後続される工程の間で酸化され電極が短
絡されたり漏れ電流が増える問題点がある。
のキャパシタに利用される誘電膜を高誘電膜、例えばＢ
ａＳｒＴｉＯ3 (以下、"ＢＳＴ"と称する)膜に代替する
方法が提案された。前記高誘電膜をキャパシタとして採
用する場合、後続工程の間に高誘電膜と上下部電極間の
反応を抑制して高誘電膜から高いキャパシタンスを得る
ため上下部電極に貴金属電極を使用すべきである。そし
て、前記貴金属電極はシリコンと反応性が強いため貴金
属電極と高誘電膜間にバリヤ膜を形成すべきである。し
かし、前記高誘電膜を実際の半導体装置に採用する時、
前記バリヤ膜が後続される工程の間で酸化され電極が短
絡されたり漏れ電流が増える問題点がある。
【０００４】
【発明が解決しようとする課題】したがって、本発明が
果たそうとする技術的課題は、高誘電膜をキャパシタに
採用する時バリヤ膜の酸化を抑制して漏れ電流を省くこ
とができる半導体装置のキャパシタ製造方法を提供する
ことである。
果たそうとする技術的課題は、高誘電膜をキャパシタに
採用する時バリヤ膜の酸化を抑制して漏れ電流を省くこ
とができる半導体装置のキャパシタ製造方法を提供する
ことである。
【０００５】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明は、半導体基板上に下部電極、高誘電
膜、上部電極及び層間絶縁膜が順次に形成される半導体
装置のキャパシタ製造方法において、前記高誘電膜形成
後、前記上部電極形成後または前記層間絶縁膜を形成し
た後、前記半導体基板を不活性雰囲気の第１温度、例え
ば６００〜９００℃で後続熱処理をする段階と、前記第
１温度で後続熱処理された半導体基板を前記第１温度よ
り低い第２温度、例えば１００〜６００℃の温度で後続
熱処理をする段階をさらに含んでなされる。
るために、本発明は、半導体基板上に下部電極、高誘電
膜、上部電極及び層間絶縁膜が順次に形成される半導体
装置のキャパシタ製造方法において、前記高誘電膜形成
後、前記上部電極形成後または前記層間絶縁膜を形成し
た後、前記半導体基板を不活性雰囲気の第１温度、例え
ば６００〜９００℃で後続熱処理をする段階と、前記第
１温度で後続熱処理された半導体基板を前記第１温度よ
り低い第２温度、例えば１００〜６００℃の温度で後続
熱処理をする段階をさらに含んでなされる。
【０００６】また、本発明は半導体基板上に下部電極、
高誘電膜、上部電極及び層間絶縁膜が順次に形成される
半導体装置のキャパシタ製造方法において、前記高誘電
膜が形成された半導体基板を不活性雰囲気の第１温度、
例えば６００〜９００℃で後続熱処理をし、前記上部電
極が形成された後半導体基板を前記第１温度で後続熱処
理された半導体基板を前記第１温度より低い第２温度、
例えば１００〜６００℃の温度で後続熱処理をする段階
をさらに含んでなされる。
高誘電膜、上部電極及び層間絶縁膜が順次に形成される
半導体装置のキャパシタ製造方法において、前記高誘電
膜が形成された半導体基板を不活性雰囲気の第１温度、
例えば６００〜９００℃で後続熱処理をし、前記上部電
極が形成された後半導体基板を前記第１温度で後続熱処
理された半導体基板を前記第１温度より低い第２温度、
例えば１００〜６００℃の温度で後続熱処理をする段階
をさらに含んでなされる。
【０００７】前記高誘電膜は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂ
ａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐ
ｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 等のペロブスカイト構造を有
する誘電体で形成することができる。前記上部電極及び
下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、Ｓ
ｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐ
ｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金な
どのペロブスカイト構造を有する伝導体で形成すること
ができる。前記第１温度及び第２温度における後続熱処
理は各々別に遂行したりインサイチュ(in-situ)で遂行
できる。前記第１温度及び第２温度における後続熱処理
は炉(furnace)で進行したり急速真空熱処理装置（装
備）で遂行できる。
ａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐ
ｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 等のペロブスカイト構造を有
する誘電体で形成することができる。前記上部電極及び
下部電極はＰｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、Ｓ
ｒＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐ
ｔを含む合金、Ｒｕを含む合金またはＩｒを含む合金な
どのペロブスカイト構造を有する伝導体で形成すること
ができる。前記第１温度及び第２温度における後続熱処
理は各々別に遂行したりインサイチュ(in-situ)で遂行
できる。前記第１温度及び第２温度における後続熱処理
は炉(furnace)で進行したり急速真空熱処理装置（装
備）で遂行できる。
【０００８】本発明の半導体装置のキャパシタ製造方法
によれば、高誘電膜蒸着後、上部電極形成後または層間
絶縁膜形成後に不活性雰囲気の高温で後熱処理をした後
低温で再び後熱処理をしたり、高誘電膜形成後高温で熱
処理をして上部電極形成後低温で後熱処理をして前記高
誘電膜の誘電率を増やしながらバリヤ膜の酸化を抑制し
て漏れ電流を省くことができる。
によれば、高誘電膜蒸着後、上部電極形成後または層間
絶縁膜形成後に不活性雰囲気の高温で後熱処理をした後
低温で再び後熱処理をしたり、高誘電膜形成後高温で熱
処理をして上部電極形成後低温で後熱処理をして前記高
誘電膜の誘電率を増やしながらバリヤ膜の酸化を抑制し
て漏れ電流を省くことができる。
【０００９】
【発明の実施の形態】図１ないし図４は本発明の第１実
施例による高誘電膜を有する半導体装置のキャパシタ製
造方法を説明するための断面図で、図５は本発明の第１
実施例による半導体キャパシタの製造方法を説明するた
めの流れ図である。図１を参照すれば、トランジスタ
(図示せず)が形成された半導体基板１、例えばシリコン
基板上にコンタクトホール２を有する第１層間絶縁膜３
を形成する(ステップ１００)。前記コンタクトホール２
は半導体基板１の所定部分、例えば前記トランジスタの
ソース領域が露出されるように形成される。
施例による高誘電膜を有する半導体装置のキャパシタ製
造方法を説明するための断面図で、図５は本発明の第１
実施例による半導体キャパシタの製造方法を説明するた
めの流れ図である。図１を参照すれば、トランジスタ
(図示せず)が形成された半導体基板１、例えばシリコン
基板上にコンタクトホール２を有する第１層間絶縁膜３
を形成する(ステップ１００)。前記コンタクトホール２
は半導体基板１の所定部分、例えば前記トランジスタの
ソース領域が露出されるように形成される。
【００１０】図２を参照すれば、前記コンタクトホール
２が形成された半導体基板１全面に燐のような不純物が
ドーピングされた多結晶シリコン膜を蒸着した後、化学
機械的研磨をして前記コンタクトホール２に埋没される
埋没層５を形成する。次に、前記埋没層５及び第１層間
絶縁膜３が形成された基板の全面に金属膜、例えばチタ
ンを蒸着した後熱処理及び蝕刻することによって前記埋
没層５上に選択的に金属シリサイド７を形成する。こう
すれば、前記コンタクトホール２には埋没層５及び金属
シリサイド７でなされたプラグが形成される(ステップ
１０５)。
２が形成された半導体基板１全面に燐のような不純物が
ドーピングされた多結晶シリコン膜を蒸着した後、化学
機械的研磨をして前記コンタクトホール２に埋没される
埋没層５を形成する。次に、前記埋没層５及び第１層間
絶縁膜３が形成された基板の全面に金属膜、例えばチタ
ンを蒸着した後熱処理及び蝕刻することによって前記埋
没層５上に選択的に金属シリサイド７を形成する。こう
すれば、前記コンタクトホール２には埋没層５及び金属
シリサイド７でなされたプラグが形成される(ステップ
１０５)。
【００１１】図３を参照すれば、前記プラグが形成され
た半導体基板１の全面にバリヤ膜９を形成する。前記バ
リヤ膜９は、前記プラグの構成物質であるシリコンと後
に形成される下部電極用第１導電膜１１と反応すること
を防止する役割をすることであって、Ｔｉ、ＴｉＮ、Ｔ
ｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡＬＮまたはＴａ
ＳｉＮなどを用いて形成する。次に、前記バリヤ膜９上
に半導体装置のキャパシタの下部電極用第１導電膜１１
を形成する(ステップ１１０)。
た半導体基板１の全面にバリヤ膜９を形成する。前記バ
リヤ膜９は、前記プラグの構成物質であるシリコンと後
に形成される下部電極用第１導電膜１１と反応すること
を防止する役割をすることであって、Ｔｉ、ＴｉＮ、Ｔ
ｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡＬＮまたはＴａ
ＳｉＮなどを用いて形成する。次に、前記バリヤ膜９上
に半導体装置のキャパシタの下部電極用第１導電膜１１
を形成する(ステップ１１０)。
【００１２】前記第１導電膜１１は、Ｐｔ、Ｒｕ、Ｉ
ｒ、ＩｒＯ2 、ＲｕＯ2 、Ｐｔを含む合金、Ｒｕを含む
合金またはＩｒを含む合金、またはＳｒＲｕＯ3 、Ｃａ
ＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 等のペロブスカイト構
造を有する伝導体で形成する。前記下部電極用第１導電
膜１１の構成物質として非酸化性金属を使用する理由
は、高温で高誘電膜を形成する時、第１導電膜が酸化さ
れない不活性材料であるためである。次に、前記下部電
極用第１導電膜１１上に酸化膜でマスクパターン１３を
形成する。
ｒ、ＩｒＯ2 、ＲｕＯ2 、Ｐｔを含む合金、Ｒｕを含む
合金またはＩｒを含む合金、またはＳｒＲｕＯ3 、Ｃａ
ＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 等のペロブスカイト構
造を有する伝導体で形成する。前記下部電極用第１導電
膜１１の構成物質として非酸化性金属を使用する理由
は、高温で高誘電膜を形成する時、第１導電膜が酸化さ
れない不活性材料であるためである。次に、前記下部電
極用第１導電膜１１上に酸化膜でマスクパターン１３を
形成する。
【００１３】図４を参照すれば、前記マスクパターン１
３をマスクとして前記第１導電膜１１及びバリヤ膜９を
プラズマ蝕刻してバリヤ膜パターン９ａ及び第１導電膜
パターン１１ａを形成する。これで、バリヤ膜パターン
９ａと前記第１導電膜パターン１１ａはキャパシタの下
部電極になる(ステップ１１５)。続いて、前記マスクパ
ターン１３を取り除く。続けて、前記下部電極が形成さ
れた半導体基板１の全面に高誘電膜１５を４００〜５１
０℃の温度条件でスパッタリング方法で４００〜５００
Åの厚さに形成する(ステップ１２０)。前記高誘電膜１
５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ
(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 な
どのペロブスカイト構造を有する誘電体で形成する。
３をマスクとして前記第１導電膜１１及びバリヤ膜９を
プラズマ蝕刻してバリヤ膜パターン９ａ及び第１導電膜
パターン１１ａを形成する。これで、バリヤ膜パターン
９ａと前記第１導電膜パターン１１ａはキャパシタの下
部電極になる(ステップ１１５)。続いて、前記マスクパ
ターン１３を取り除く。続けて、前記下部電極が形成さ
れた半導体基板１の全面に高誘電膜１５を４００〜５１
０℃の温度条件でスパッタリング方法で４００〜５００
Åの厚さに形成する(ステップ１２０)。前記高誘電膜１
５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ
(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 な
どのペロブスカイト構造を有する誘電体で形成する。
【００１４】次に、後述されるようにキャパシタの高い
キャパシタンスと低い漏れ電流を得るために高誘電膜１
５が形成された半導体基板を多段階の工程で後続熱処理
(post anneal)を実施する(ステップ１２５)。これを詳
細に説明すれば、先に高誘電膜１５が形成された半導体
基板１を１次で第１温度、例えば６００〜９００℃で後
続熱処理を遂行する。前記第１温度における後続熱処理
は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の窒素
雰囲気の炉または急速真空熱処理装置（装備）で遂行す
る。
キャパシタンスと低い漏れ電流を得るために高誘電膜１
５が形成された半導体基板を多段階の工程で後続熱処理
(post anneal)を実施する(ステップ１２５)。これを詳
細に説明すれば、先に高誘電膜１５が形成された半導体
基板１を１次で第１温度、例えば６００〜９００℃で後
続熱処理を遂行する。前記第１温度における後続熱処理
は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の窒素
雰囲気の炉または急速真空熱処理装置（装備）で遂行す
る。
【００１５】次に、前記１次で後続熱処理された半導体
基板１を前記第１温度より低い第２温度、例えば１００
〜６００℃の酸素雰囲気で２次後続熱処理を実施する。
前記第２温度における後続熱処理は炉または急速真空熱
処理装置（装備）で遂行する。そして、前記第１温度及
び第２温度における後続熱処理は各々別に遂行したりイ
ンサイチュで遂行できる。なお、インサイチュとは、従
来別工程として行なわれていた処理を他の工程に組み込
み、単一工程として扱うことをいう。
基板１を前記第１温度より低い第２温度、例えば１００
〜６００℃の酸素雰囲気で２次後続熱処理を実施する。
前記第２温度における後続熱処理は炉または急速真空熱
処理装置（装備）で遂行する。そして、前記第１温度及
び第２温度における後続熱処理は各々別に遂行したりイ
ンサイチュで遂行できる。なお、インサイチュとは、従
来別工程として行なわれていた処理を他の工程に組み込
み、単一工程として扱うことをいう。
【００１６】本実施例で、前記多段階の後続熱処理を第
１温度と前記第１温度より低い第２温度とで二段階に遂
行すると説明したが、前記多段階の後続熱処理を第１温
度、第１温度より低い第２温度、第２温度より低い第３
温度などの３段階以上に遂行する場合もある。
１温度と前記第１温度より低い第２温度とで二段階に遂
行すると説明したが、前記多段階の後続熱処理を第１温
度、第１温度より低い第２温度、第２温度より低い第３
温度などの３段階以上に遂行する場合もある。
【００１７】次に、前記高誘電膜１５上に上部電極用第
２導電膜１７を形成してキャパシタを完成する(ステッ
プ１３０)。前記第２導電膜１７は、上部電極としてＰ
ｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、Ｐｔを含む合
金、Ｒｕを含む合金またはＩｒを含む合金、またはＳｒ
ＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 などの
ペロブスカイト構造を有する伝導体で形成する。続け
て、前記上部電極１７が形成された半導体基板１の全面
に第２層間絶縁膜１９を形成する(ステップ１３５)。以
後の製造工程は一般的な半導体装置製造工程に従う。
２導電膜１７を形成してキャパシタを完成する(ステッ
プ１３０)。前記第２導電膜１７は、上部電極としてＰ
ｔ、Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、Ｐｔを含む合
金、Ｒｕを含む合金またはＩｒを含む合金、またはＳｒ
ＲｕＯ3 、ＣａＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 などの
ペロブスカイト構造を有する伝導体で形成する。続け
て、前記上部電極１７が形成された半導体基板１の全面
に第２層間絶縁膜１９を形成する(ステップ１３５)。以
後の製造工程は一般的な半導体装置製造工程に従う。
【００１８】図６は本発明の第２実施例による半導体装
置のキャパシタ製造方法を説明するための流れ図であ
る。図６で第１実施例の図１ないし図５と同一な参照番
号は同一な部材を示す。本発明の第２実施例は、多段階
熱処理段階を上部電極を形成した後遂行することを除い
ては第１実施例と同一である。具体的に、半導体基板１
上に第１実施例の図１ないし図４と同一なステップ１０
０〜１２０を遂行して下部電極、高誘電膜１５などを同
一に形成する。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、
(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または
(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造
を有する誘電体で形成する。
置のキャパシタ製造方法を説明するための流れ図であ
る。図６で第１実施例の図１ないし図５と同一な参照番
号は同一な部材を示す。本発明の第２実施例は、多段階
熱処理段階を上部電極を形成した後遂行することを除い
ては第１実施例と同一である。具体的に、半導体基板１
上に第１実施例の図１ないし図４と同一なステップ１０
０〜１２０を遂行して下部電極、高誘電膜１５などを同
一に形成する。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、
(Ｂａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または
(Ｐｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造
を有する誘電体で形成する。
【００１９】次に、前記高誘電膜１５上に第１実施例の
ステップ１３０のように上部電極１７を形成する(ステ
ップ１４０)。前記上部電極１７はＰｔ、Ｒｕ、Ｉｒ、
ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳｒＲｕ
Ｏ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕを含む
合金またはＩｒを含む合金などのペロブスカイト構造を
有する伝導体で形成する。
ステップ１３０のように上部電極１７を形成する(ステ
ップ１４０)。前記上部電極１７はＰｔ、Ｒｕ、Ｉｒ、
ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳｒＲｕ
Ｏ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕを含む
合金またはＩｒを含む合金などのペロブスカイト構造を
有する伝導体で形成する。
【００２０】次に、後述されるようにキャパシタの高い
キャパシタンスと低い漏れ電流を得るために上部電極１
７が形成された半導体基板１を多段階の工程で後続熱処
理を実施する(ステップ１４５)。これを詳細に説明すれ
ば、先に上部電極１７が形成された半導体基板１を１次
で第１温度、例えば６００〜９００℃で後続熱処理を遂
行する。前記第１温度における後続熱処理は不活性雰囲
気、例えば酸素が１００ｐｐｍ以下の窒素雰囲気で炉ま
たは急速真空熱処理装置で遂行する。次に、前記１次で
後続熱処理された半導体基板１を前記第１温度より低い
第２温度、例えば１００〜６００℃で２次後続熱処理を
実施する。前記第２温度における後続熱処理は炉または
急速真空熱処理装置で遂行する。そして、前記第１温度
及び第２温度における後続熱処理は各々別に遂行したり
インサイチュで遂行できる。本実施例で、前記多段階の
後続熱処理を第１温度と前記第１温度より低い第２温度
で二段階に遂行すると説明したが、前記多段階の後続熱
処理を第１温度、第１温度より低い第２温度、第２温度
より低い第３温度などの３段階以上に遂行する場合もあ
る。
キャパシタンスと低い漏れ電流を得るために上部電極１
７が形成された半導体基板１を多段階の工程で後続熱処
理を実施する(ステップ１４５)。これを詳細に説明すれ
ば、先に上部電極１７が形成された半導体基板１を１次
で第１温度、例えば６００〜９００℃で後続熱処理を遂
行する。前記第１温度における後続熱処理は不活性雰囲
気、例えば酸素が１００ｐｐｍ以下の窒素雰囲気で炉ま
たは急速真空熱処理装置で遂行する。次に、前記１次で
後続熱処理された半導体基板１を前記第１温度より低い
第２温度、例えば１００〜６００℃で２次後続熱処理を
実施する。前記第２温度における後続熱処理は炉または
急速真空熱処理装置で遂行する。そして、前記第１温度
及び第２温度における後続熱処理は各々別に遂行したり
インサイチュで遂行できる。本実施例で、前記多段階の
後続熱処理を第１温度と前記第１温度より低い第２温度
で二段階に遂行すると説明したが、前記多段階の後続熱
処理を第１温度、第１温度より低い第２温度、第２温度
より低い第３温度などの３段階以上に遂行する場合もあ
る。
【００２１】続けて、前記下部電極、高誘電膜１５及び
上部電極１７が形成された半導体基板１の全面に第２層
間絶縁膜１９を形成する(ステップ１５０)。以後の製造
工程は一般的な半導体装置製造工程に従う。
上部電極１７が形成された半導体基板１の全面に第２層
間絶縁膜１９を形成する(ステップ１５０)。以後の製造
工程は一般的な半導体装置製造工程に従う。
【００２２】図７は、本発明の第３実施例による半導体
装置のキャパシタ製造方法を説明するための流れ図であ
る。図７で第１実施例の図１ないし図５と同一な参照番
号は同一な部材を示す。本発明の第３実施例は多段階熱
処理を第２層間絶縁膜を形成した後遂行することを除い
ては第１実施例と同一である。
装置のキャパシタ製造方法を説明するための流れ図であ
る。図７で第１実施例の図１ないし図５と同一な参照番
号は同一な部材を示す。本発明の第３実施例は多段階熱
処理を第２層間絶縁膜を形成した後遂行することを除い
ては第１実施例と同一である。
【００２３】具体的に、半導体基板１上に第１実施例の
図１ないし図４の工程ステップ１００〜１２０のように
下部電極、高誘電膜１５などを形成する(ステップ１２
０)。次に、前記高誘電膜１５上に第１実施例のステッ
プ１３０のように上部電極１７を形成する(ステップ１
５５)。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、
Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌ
ａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造を有する
誘電体で形成する。また、前記上部電極１７はＰｔ、Ｒ
ｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳ
ｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕ
を含む合金またはＩｒを含む合金などのペロブスカイト
構造を有する伝導体で形成する。
図１ないし図４の工程ステップ１００〜１２０のように
下部電極、高誘電膜１５などを形成する(ステップ１２
０)。次に、前記高誘電膜１５上に第１実施例のステッ
プ１３０のように上部電極１７を形成する(ステップ１
５５)。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、
Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌ
ａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造を有する
誘電体で形成する。また、前記上部電極１７はＰｔ、Ｒ
ｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳ
ｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕ
を含む合金またはＩｒを含む合金などのペロブスカイト
構造を有する伝導体で形成する。
【００２４】続けて、前記上部電極１７が形成された半
導体基板１の全面に第２層間絶縁膜１９を形成する(ス
テップ１６０)。次に、後述されるようにキャパシタの
高いキャパシタンスと低い漏れ電流を得るために第２層
間絶縁膜１９が形成された半導体基板１を多段階の工程
で後続熱処理を実施する(ステップ１６５)。これを詳細
に説明すれば、先に第２層間絶縁膜１９が形成された半
導体基板１を１次で第１温度、例えば６００〜９００℃
で後続熱処理を遂行する。前記第１温度における後続熱
処理は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の
窒素雰囲気で炉または急速真空熱処理装置で遂行する。
導体基板１の全面に第２層間絶縁膜１９を形成する(ス
テップ１６０)。次に、後述されるようにキャパシタの
高いキャパシタンスと低い漏れ電流を得るために第２層
間絶縁膜１９が形成された半導体基板１を多段階の工程
で後続熱処理を実施する(ステップ１６５)。これを詳細
に説明すれば、先に第２層間絶縁膜１９が形成された半
導体基板１を１次で第１温度、例えば６００〜９００℃
で後続熱処理を遂行する。前記第１温度における後続熱
処理は不活性雰囲気、例えば酸素が１００ｐｐｍ以下の
窒素雰囲気で炉または急速真空熱処理装置で遂行する。
【００２５】次に、前記１次で後続熱処理された半導体
基板を前記第１温度より低い第２温度、例えば１００〜
６００℃で２次後続熱処理を実施する。前記第２温度に
おける後続熱処理は酸素が含まれた雰囲気で炉または急
速真空熱処理装置で遂行する。そして、前記第１温度及
び第２温度における後続熱処理は各々別に遂行したりイ
ンサイチュで遂行できる。本実施例で、前記多段階の後
続熱処理を第１温度と前記第１温度より低い第２温度で
二段階に遂行すると説明したが、前記多段階の後続熱処
理を第１温度、第１温度より低い第２温度、第２温度よ
り低い第３温度などの３段階以上に遂行する場合もあ
る。以後の製造工程は一般的な半導体装置製造工程に従
う。
基板を前記第１温度より低い第２温度、例えば１００〜
６００℃で２次後続熱処理を実施する。前記第２温度に
おける後続熱処理は酸素が含まれた雰囲気で炉または急
速真空熱処理装置で遂行する。そして、前記第１温度及
び第２温度における後続熱処理は各々別に遂行したりイ
ンサイチュで遂行できる。本実施例で、前記多段階の後
続熱処理を第１温度と前記第１温度より低い第２温度で
二段階に遂行すると説明したが、前記多段階の後続熱処
理を第１温度、第１温度より低い第２温度、第２温度よ
り低い第３温度などの３段階以上に遂行する場合もあ
る。以後の製造工程は一般的な半導体装置製造工程に従
う。
【００２６】図８は本発明の第４実施例による半導体装
置のキャパシタ製造方法を説明するための流れ図であ
る。図８で第１実施例の図１ないし図５と同一な参照番
号は同一な部材を示す。本発明の第４実施例は、熱処理
を高誘電膜を形成した第１温度で熱処理をした後に、上
部電極を形成した後第２温度で熱処理をすることを除い
ては第１実施例と同一である。
置のキャパシタ製造方法を説明するための流れ図であ
る。図８で第１実施例の図１ないし図５と同一な参照番
号は同一な部材を示す。本発明の第４実施例は、熱処理
を高誘電膜を形成した第１温度で熱処理をした後に、上
部電極を形成した後第２温度で熱処理をすることを除い
ては第１実施例と同一である。
【００２７】具体的に、半導体基板１上に第１実施例の
図１ないし図４及び工程ステップ１００〜１２０のよう
に下部電極、高誘電膜１５などを形成する(ステップ１
２０)。次に、高誘電膜１５が形成された半導体基板１
を１次で第１温度、例えば６００〜９００℃で後続熱処
理を遂行する(ステップ１７０)。前記第１温度における
後続熱処理は不活性雰囲気、例えば酸素が１００ｐｐｍ
以下の窒素雰囲気で炉または急速真空熱処理装備で遂行
する。次に、前記高誘電膜１５上に第１実施例のステッ
プ１３０のように上部電極１７を形成する(ステップ１
７５)。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、
Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌ
ａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造を有する
誘電体で形成する。また、前記上部電極１７は、Ｐｔ、
Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、Ｃａ
ＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒ
ｕを含む合金またはＩｒを含む合金などのペロブスカイ
ト構造を有する伝導体で形成する。
図１ないし図４及び工程ステップ１００〜１２０のよう
に下部電極、高誘電膜１５などを形成する(ステップ１
２０)。次に、高誘電膜１５が形成された半導体基板１
を１次で第１温度、例えば６００〜９００℃で後続熱処
理を遂行する(ステップ１７０)。前記第１温度における
後続熱処理は不活性雰囲気、例えば酸素が１００ｐｐｍ
以下の窒素雰囲気で炉または急速真空熱処理装備で遂行
する。次に、前記高誘電膜１５上に第１実施例のステッ
プ１３０のように上部電極１７を形成する(ステップ１
７５)。前記高誘電膜１５は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂａ、
Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 または(Ｐｂ、Ｌ
ａ)(ＺｒＴｉ)Ｏ3 などのペロブスカイト構造を有する
誘電体で形成する。また、前記上部電極１７は、Ｐｔ、
Ｒｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、Ｃａ
ＳｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒ
ｕを含む合金またはＩｒを含む合金などのペロブスカイ
ト構造を有する伝導体で形成する。
【００２８】次に、前記上部電極形成後、１次で後続熱
処理された半導体基板１を前記第１温度より低い第２温
度、例えば１００〜６００℃の酸素雰囲気で２次後続熱
処理を実施する(ステップ１８０)。前記第２温度におけ
る後続熱処理は炉または急速真空熱処理装置で遂行す
る。本実施例で、前記多段階の後続熱処理を第１温度と
前記第１温度より低い第２温度で二段階で遂行すると説
明したが、前記多段階の後続熱処理を第１温度、第１温
度より低い第２温度、第２温度より低い第３温度などの
３段階以上に遂行する場合もある。
処理された半導体基板１を前記第１温度より低い第２温
度、例えば１００〜６００℃の酸素雰囲気で２次後続熱
処理を実施する(ステップ１８０)。前記第２温度におけ
る後続熱処理は炉または急速真空熱処理装置で遂行す
る。本実施例で、前記多段階の後続熱処理を第１温度と
前記第１温度より低い第２温度で二段階で遂行すると説
明したが、前記多段階の後続熱処理を第１温度、第１温
度より低い第２温度、第２温度より低い第３温度などの
３段階以上に遂行する場合もある。
【００２９】続けて、前記上部電極１７が形成された半
導体基板１の全面に第２層間絶縁膜１９を形成する(ス
テップ１８５)。以後の製造工程は一般的な半導体装置
製造工程に従う。
導体基板１の全面に第２層間絶縁膜１９を形成する(ス
テップ１８５)。以後の製造工程は一般的な半導体装置
製造工程に従う。
【００３０】ここで、本発明の一例によって半導体装置
のキャパシタを製造する場合キャパシタンス及び漏れ電
流特性を説明する。図９は従来の後続熱処理方法にとも
なう半導体装置のキャパシタのキャパシタンスを説明す
るために示したグラフである。
のキャパシタを製造する場合キャパシタンス及び漏れ電
流特性を説明する。図９は従来の後続熱処理方法にとも
なう半導体装置のキャパシタのキャパシタンスを説明す
るために示したグラフである。
【００３１】具体的に、図９は高誘電膜の一例でＢＳＴ
膜を４００℃で４００Åの厚さで蒸着した場合でありセ
ル当キャパシタンスを示したグラフである。特に参照符
号ａはキャパシタ形成(図６のステップ１４０)直後に、
ｂは酸素が含まれた雰囲気の５５０℃炉で後続熱処理し
た後、ｃは酸素が含まれた雰囲気の６５０℃の炉で後続
熱処理をした場合である。
膜を４００℃で４００Åの厚さで蒸着した場合でありセ
ル当キャパシタンスを示したグラフである。特に参照符
号ａはキャパシタ形成(図６のステップ１４０)直後に、
ｂは酸素が含まれた雰囲気の５５０℃炉で後続熱処理し
た後、ｃは酸素が含まれた雰囲気の６５０℃の炉で後続
熱処理をした場合である。
【００３２】これを詳細に説明すれば、キャパシタを形
成した直後にキャパシタのキャパシタンスａは約５ｆＦ
/セルであったが、５５０℃の酸素雰囲気で後続熱処理
をした場合のキャパシタンスｂは１６.５ｆＦ/セルに増
える。しかし、６５０℃の酸素雰囲気で後続熱処理をし
た場合のキャパシタンスｃはバリヤ膜が酸化されてキャ
パシタンスが１ｆＦ/セル以下に現れるために高誘電膜
キャパシタの固有な特性が現れない。
成した直後にキャパシタのキャパシタンスａは約５ｆＦ
/セルであったが、５５０℃の酸素雰囲気で後続熱処理
をした場合のキャパシタンスｂは１６.５ｆＦ/セルに増
える。しかし、６５０℃の酸素雰囲気で後続熱処理をし
た場合のキャパシタンスｃはバリヤ膜が酸化されてキャ
パシタンスが１ｆＦ/セル以下に現れるために高誘電膜
キャパシタの固有な特性が現れない。
【００３３】これにより、バリヤ膜が酸化されない温度
における後続熱処理はキャパシタンスがある程度増える
が、バリヤ膜が酸化される高温の後続熱処理はバリヤ膜
の酸化のためキャパシタンスが減少する。それゆえに、
実際のキャパシタに高誘電膜を適用する場合には、バリ
ヤ膜の酸化を抑制できる高温熱処理方法が必要である。
における後続熱処理はキャパシタンスがある程度増える
が、バリヤ膜が酸化される高温の後続熱処理はバリヤ膜
の酸化のためキャパシタンスが減少する。それゆえに、
実際のキャパシタに高誘電膜を適用する場合には、バリ
ヤ膜の酸化を抑制できる高温熱処理方法が必要である。
【００３４】図１０は本発明の後続熱処理方法に伴う半
導体装置のキャパシタのキャパシタンスを説明するため
に示したグラフである。具体的に、図１０は高誘電膜の
一例でＢＳＴ膜を４５０℃で４００Åを蒸着した場合の
キャパシタのセル当りのキャパシタンスを示す。ここ
で、参照符号ａはキャパシタ形成直後、ｂは酸素が１０
０ｐｐｍ以下の窒素雰囲気の７００℃の炉で後続熱処理
をした場合であり、ｃはｂのように１次で窒素雰囲気の
７００℃高温の炉で後続熱処理をした後再びキャパシタ
を酸素が含まれた４００℃低温の炉で２次で後続熱処理
をした本発明の場合である。
導体装置のキャパシタのキャパシタンスを説明するため
に示したグラフである。具体的に、図１０は高誘電膜の
一例でＢＳＴ膜を４５０℃で４００Åを蒸着した場合の
キャパシタのセル当りのキャパシタンスを示す。ここ
で、参照符号ａはキャパシタ形成直後、ｂは酸素が１０
０ｐｐｍ以下の窒素雰囲気の７００℃の炉で後続熱処理
をした場合であり、ｃはｂのように１次で窒素雰囲気の
７００℃高温の炉で後続熱処理をした後再びキャパシタ
を酸素が含まれた４００℃低温の炉で２次で後続熱処理
をした本発明の場合である。
【００３５】これを詳細に説明すれば、図１０に説明さ
れたＢＳＴ膜の蒸着温度が図９に説明されたキャパシタ
蒸着温度に比べて高くてキャパシタ形成直後キャパシタ
ンスａは図９の場合より増えて７.５ｆＦ/セルの値を見
せる。また、酸素が含まれない窒素雰囲気で後続熱処理
をしたキャパシタのキャパシタンスｂはバリヤ膜が酸化
されず２１ｆＦ/セルと大きい値を示す。以上で見るよ
うに、ＢＳＴ膜を実際キャパシタに適用する過程ではバ
リヤ膜の酸化が起きない雰囲気で後続熱処理をすること
によって高いキャパシタンス値を得ることができる。
れたＢＳＴ膜の蒸着温度が図９に説明されたキャパシタ
蒸着温度に比べて高くてキャパシタ形成直後キャパシタ
ンスａは図９の場合より増えて７.５ｆＦ/セルの値を見
せる。また、酸素が含まれない窒素雰囲気で後続熱処理
をしたキャパシタのキャパシタンスｂはバリヤ膜が酸化
されず２１ｆＦ/セルと大きい値を示す。以上で見るよ
うに、ＢＳＴ膜を実際キャパシタに適用する過程ではバ
リヤ膜の酸化が起きない雰囲気で後続熱処理をすること
によって高いキャパシタンス値を得ることができる。
【００３６】しかし、本発明者は参照符号ｂのように高
温でキャパシタを熱処理する場合にはキャパシタンスは
増えるものの、後の図１１に説明されるように漏れ電流
の値が大きくて信頼性のあるキャパシタンスを得られな
い短所がわかった。このような漏れ電流増加は、高温熱
処理過程でＢＳＴ膜と上下部電極間のストレス変化によ
るストレスミスマッチング(mismatching)によったこと
に見なされる。したがって、本発明者はストレスミスマ
ッチングを解決するために、１次で窒素雰囲気で高温熱
処理後に再び低温で２次熱処理をしてストレスを緩和さ
せようと多段階熱処理を遂行した。すなわち、参照符号
ｃに示したように１次で７００℃高温の窒素雰囲気で後
続熱処理をした後、再び酸素が含まれた雰囲気の４００
℃低温で２次後続熱処理を遂行した。このように多段階
後続熱処理をした場合のキャパシタンスｃはｂと誤差範
囲で似た２１ｆＦ/セルであって、２次後続熱処理によ
ってはキャパシタンスの変化はないことが分かる。そし
て、漏れ電流特性は図１０で見るように多段階熱処理を
した場合に１Ｖ基準で５〜６次数(order)が減少する優
秀な効果を示す。
温でキャパシタを熱処理する場合にはキャパシタンスは
増えるものの、後の図１１に説明されるように漏れ電流
の値が大きくて信頼性のあるキャパシタンスを得られな
い短所がわかった。このような漏れ電流増加は、高温熱
処理過程でＢＳＴ膜と上下部電極間のストレス変化によ
るストレスミスマッチング(mismatching)によったこと
に見なされる。したがって、本発明者はストレスミスマ
ッチングを解決するために、１次で窒素雰囲気で高温熱
処理後に再び低温で２次熱処理をしてストレスを緩和さ
せようと多段階熱処理を遂行した。すなわち、参照符号
ｃに示したように１次で７００℃高温の窒素雰囲気で後
続熱処理をした後、再び酸素が含まれた雰囲気の４００
℃低温で２次後続熱処理を遂行した。このように多段階
後続熱処理をした場合のキャパシタンスｃはｂと誤差範
囲で似た２１ｆＦ/セルであって、２次後続熱処理によ
ってはキャパシタンスの変化はないことが分かる。そし
て、漏れ電流特性は図１０で見るように多段階熱処理を
した場合に１Ｖ基準で５〜６次数(order)が減少する優
秀な効果を示す。
【００３７】図１１は本発明の後続熱処理に伴う半導体
装置のキャパシタの漏れ電流特性を説明するためのグラ
フである。具体的に、図１１はキャパシタを製作した
後、後続熱処理をした場合の漏れ電流特性である。特
に、参照符号ａは７００℃で後続熱処理をした場合であ
り、ｂは窒素雰囲気の７００℃高温の炉で１次で後続熱
処理をし、再び酸素が含まれた４００℃の低温の炉で２
次後続熱処理をした本発明の場合である。漏れ電流は図
１１で見るように、多段階後続熱処理をした場合ｂが窒
素雰囲気で高温でのみ後続熱処理をした場合ａに比べ１
Ｖ基準に５〜６次数が減少する優秀な効果を示す。
装置のキャパシタの漏れ電流特性を説明するためのグラ
フである。具体的に、図１１はキャパシタを製作した
後、後続熱処理をした場合の漏れ電流特性である。特
に、参照符号ａは７００℃で後続熱処理をした場合であ
り、ｂは窒素雰囲気の７００℃高温の炉で１次で後続熱
処理をし、再び酸素が含まれた４００℃の低温の炉で２
次後続熱処理をした本発明の場合である。漏れ電流は図
１１で見るように、多段階後続熱処理をした場合ｂが窒
素雰囲気で高温でのみ後続熱処理をした場合ａに比べ１
Ｖ基準に５〜６次数が減少する優秀な効果を示す。
【００３８】図１２は本発明に伴う半導体装置のキャパ
シタの漏れ電流特性を説明するためのグラフである。具
体的に、図１２は第２層間絶縁膜を形成した後、後続熱
処理をした場合のキャパシタの漏れ電流特性であり、参
照符号ａは６５０℃高温の窒素雰囲気で後続熱処理をし
た場合であり、ｂは６５０℃高温の窒素雰囲気の炉で１
次で後続熱処理をし、酸素が含まれた４００℃低温の炉
で２次後続熱処理をした本発明の場合である。これを詳
細に説明すれば、第２層間絶縁膜蒸着後の後続熱処理も
キャパシタ形成直後(図６のステップ１４０直後）の後
続熱処理と同じく多段階に渡り進行する場合ｂが窒素雰
囲気における後続熱処理をする場合ａに比べ漏れ電流が
減少することが分かる。
シタの漏れ電流特性を説明するためのグラフである。具
体的に、図１２は第２層間絶縁膜を形成した後、後続熱
処理をした場合のキャパシタの漏れ電流特性であり、参
照符号ａは６５０℃高温の窒素雰囲気で後続熱処理をし
た場合であり、ｂは６５０℃高温の窒素雰囲気の炉で１
次で後続熱処理をし、酸素が含まれた４００℃低温の炉
で２次後続熱処理をした本発明の場合である。これを詳
細に説明すれば、第２層間絶縁膜蒸着後の後続熱処理も
キャパシタ形成直後(図６のステップ１４０直後）の後
続熱処理と同じく多段階に渡り進行する場合ｂが窒素雰
囲気における後続熱処理をする場合ａに比べ漏れ電流が
減少することが分かる。
【００３９】以上、実施例を通じて本発明を具体的に説
明したが、本発明はこれに限らず、本発明の技術的思想
内で当分野で通常の知識でその変形や改良が可能であ
る。
明したが、本発明はこれに限らず、本発明の技術的思想
内で当分野で通常の知識でその変形や改良が可能であ
る。
【００４０】
【発明の効果】前述したように本発明の半導体装置のキ
ャパシタ製造方法によれば、高誘電膜蒸着後、上部電極
形成後または層間絶縁膜形成後不活性の高温で１次で後
続熱処理をして２次で低温で後続熱処理をしたり、前記
高誘電膜蒸着後１次で不活性の高温で後続熱処理をして
前記上部電極形成後２次で後続熱処理をする多段階後続
熱処理を通じて高誘電膜の誘電率を増やしながらバリヤ
膜の酸化を抑制して漏れ電流を省くことができる。
ャパシタ製造方法によれば、高誘電膜蒸着後、上部電極
形成後または層間絶縁膜形成後不活性の高温で１次で後
続熱処理をして２次で低温で後続熱処理をしたり、前記
高誘電膜蒸着後１次で不活性の高温で後続熱処理をして
前記上部電極形成後２次で後続熱処理をする多段階後続
熱処理を通じて高誘電膜の誘電率を増やしながらバリヤ
膜の酸化を抑制して漏れ電流を省くことができる。
【図１】 本発明の第１実施例による高誘電膜を有する
半導体装置のキャパシタ製造方法を説明するための断面
図である。
半導体装置のキャパシタ製造方法を説明するための断面
図である。
【図２】 本発明の第１実施例による高誘電膜を有する
半導体装置のキャパシタ製造方法を説明するための断面
図である。
半導体装置のキャパシタ製造方法を説明するための断面
図である。
【図３】 本発明の第１実施例による高誘電膜を有する
半導体装置のキャパシタ製造方法を説明するための断面
図である。
半導体装置のキャパシタ製造方法を説明するための断面
図である。
【図４】 ．発明の第１実施例による高誘電膜を有する
半導体装置のキャパシタ製造方法を説明するための断面
図である。
半導体装置のキャパシタ製造方法を説明するための断面
図である。
【図５】 本発明の第１実施例による半導体キャパシタ
の製造方法を説明するための流れ図である。
の製造方法を説明するための流れ図である。
【図６】 本発明の第２実施例による半導体装置のキャ
パシタ製造方法を説明するための流れ図である。
パシタ製造方法を説明するための流れ図である。
【図７】 本発明の第３実施例による半導体装置のキャ
パシタ製造方法を説明するための流れ図である。
パシタ製造方法を説明するための流れ図である。
【図８】 本発明の第４実施例による半導体装置のキャ
パシタ製造方法を説明するための流れ図である。
パシタ製造方法を説明するための流れ図である。
【図９】 従来の後続熱処理方法にともなう半導体装置
のキャパシタのキャパシタンスを説明するために示した
グラフである。
のキャパシタのキャパシタンスを説明するために示した
グラフである。
【図１０】 本発明の後続熱処理方法にともなう半導体
装置のキャパシタのキャパシタンスを説明するために示
したグラフである。
装置のキャパシタのキャパシタンスを説明するために示
したグラフである。
【図１１】 本発明の後続熱処理にともなう半導体装置
のキャパシタの漏れ電流特性を説明するためのグラフで
ある。
のキャパシタの漏れ電流特性を説明するためのグラフで
ある。
【図１２】 本発明にともなう半導体装置のキャパシタ
の漏れ電流特性を説明するためのグラフである。
の漏れ電流特性を説明するためのグラフである。
１…半導体基板 ３…第１層間絶縁膜 ５…埋没層 ７…金属シリサイド ９ａ…バリヤ膜パターン １１ａ…第１導電膜パターン １５…高誘電膜 １７…第２導電膜 １９…第２層間絶縁膜
Claims (31)
- 【請求項１】 半導体基板上に下部電極を形成する段階
と、 前記下部電極上に高誘電膜を形成する段階と、 前記下部電極及び高誘電膜が形成された半導体基板を不
活性雰囲気の第１温度で後続熱処理をする段階と、 前記第１温度で後続熱処理された半導体基板を前記第１
温度より低い第２温度で後続熱処理をする段階と、 前記第１温度及び第２温度で後続熱処理された半導体基
板の高誘電膜上に上部電極を形成する段階とを含むこと
を特徴とする半導体装置のキャパシタ製造方法。 - 【請求項２】 前記高誘電膜は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂ
ａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 及び(Ｐｂ、
Ｌａ)(ＺｒＴｉ)Ｏ3 でなされた一群から選択された一
つであることを特徴とする請求項１に記載の半導体装置
のキャパシタ製造方法。 - 【請求項３】 前記上部電極及び下部電極はＰｔ、Ｒ
ｕ、Ｉｒ、ＩｒＯ2 、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳ
ｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕ
を含む合金及びＩｒを含む合金でなされた一群から選択
された一つであることを特徴とする請求項１に記載の半
導体装置のキャパシタ製造方法。 - 【請求項４】 前記第１温度における後続熱処理は６０
０〜９００℃で遂行することを特徴とする請求項１に記
載の半導体装置のキャパシタ製造方法。 - 【請求項５】 前記第２温度における後続熱処理は１０
０〜６００℃の温度で遂行することを特徴とする請求項
１に記載の半導体装置のキャパシタ製造方法。 - 【請求項６】 前記第１温度及び第２温度における後続
熱処理は各々別に遂行したりインサイチュで遂行するこ
とを特徴とする請求項１に記載の半導体装置のキャパシ
タ製造方法。 - 【請求項７】 前記第１温度及び第２温度における後続
熱処理は炉で進行したり急速真空熱処理装置で遂行する
ことを特徴とする請求項１に記載の半導体装置のキャパ
シタ製造方法。 - 【請求項８】 半導体基板上に下部電極を形成する段階
と、 前記下部電極上に高誘電膜を形成する段階と、 前記高誘電膜上に上部電極を形成する段階と、 前記上部電極が形成された半導体基板を不活性雰囲気の
第１温度で後続熱処理する段階と、 前記第１温度で後続熱処理された半導体基板を前記第１
温度より低い第２温度で後続熱処理する段階を含むこと
を特徴とする半導体装置のキャパシタ製造方法。 - 【請求項９】 前記高誘電膜は(Ｓｒ、Ｔｉ)Ｏ3 、(Ｂ
ａ、Ｓｒ)ＴｉＯ3 、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 及び(Ｐｂ、
Ｌａ)(ＺｒＴｉ)Ｏ3 でなされた一群から選択された一
つであることを特徴とする請求項８に記載の半導体装置
のキャパシタ製造方法。 - 【請求項１０】 前記上部電極及び下部電極はＰｔ、Ｒ
ｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳ
ｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕ
を含む合金及びＩｒを含む合金でなされた一群から選択
された一つであることを特徴とする請求項８に記載の半
導体装置のキャパシタ製造方法。 - 【請求項１１】 前記第１温度における後続熱処理は６
００〜９００℃で遂行することを特徴とする請求項８に
記載の半導体装置のキャパシタ製造方法。 - 【請求項１２】 前記第２温度における後続熱処理は１
００〜６００℃の温度で遂行することを特徴とする請求
項８に記載の半導体装置のキャパシタ製造方法。 - 【請求項１３】 前記第１温度及び第２温度における後
続熱処理は各々別に遂行したりインサイチュで遂行する
ことを特徴とする請求項８に記載の半導体装置のキャパ
シタ製造方法。 - 【請求項１４】 前記第１温度及び第２温度における後
続熱処理は炉で進行したり急速真空熱処理装置で遂行す
ることを特徴とする請求項８に記載の半導体装置のキャ
パシタ製造方法。 - 【請求項１５】 半導体基板上に下部電極を形成する段
階と、 前記下部電極上に高誘電膜を形成する段階と、 前記高誘電膜上に上部電極を形成する段階と、 前記上部電極上に層間絶縁膜を形成する段階と、 前記層間絶縁膜が形成された半導体基板を不活性雰囲気
の第１温度で後続熱処理する段階と、 前記第１温度で後続熱処理された半導体基板を前記第１
温度より低い第２温度で後続熱処理する段階とを含むこ
とを特徴とする半導体装置のキャパシタ製造方法。 - 【請求項１６】 前記高誘電膜は(Ｓｒ、Ｔｉ)Ｏ3 、
(Ｂａ、Ｓｒ)ＴｉＯ3、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 及び(Ｐ
ｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 でなされた一群から選択され
た一つであることを特徴とする請求項１５に記載の半導
体装置のキャパシタ製造方法。 - 【請求項１７】 前記上部電極及び下部電極はＰｔ、Ｒ
ｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳ
ｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕ
を含む合金及びＩｒを含む合金でなされた一群から選択
された一つであることを特徴とする請求項１５に記載の
半導体装置のキャパシタ製造方法。 - 【請求項１８】 前記第１温度における後続熱処理は６
００〜９００℃で遂行することを特徴とする請求項１５
に記載の半導体装置のキャパシタ製造方法。 - 【請求項１９】 前記第２温度における後続熱処理は１
００〜６００℃の温度で遂行することを特徴とする請求
項１５に記載の半導体装置のキャパシタ製造方法。 - 【請求項２０】 前記第１温度及び第２温度における後
続熱処理は各々別に遂行したりインサイチュで遂行する
ことを特徴とする請求項１５に記載の半導体装置のキャ
パシタ製造方法。 - 【請求項２１】 前記第１温度及び第２温度における後
続熱処理は炉で進行したり急速真空熱処理装置で遂行す
ることを特徴とする請求項１５に記載の半導体装置のキ
ャパシタ製造方法。 - 【請求項２２】 半導体基板上に下部電極、高誘電膜、
上部電極及び層間絶縁膜が順次に形成される半導体装置
のキャパシタ製造方法において、 前記高誘電膜形成後、前記上部電極形成後または前記層
間絶縁膜を形成した後前記半導体基板を不活性雰囲気の
第１温度で後続熱処理する段階と、前記第１温度で後続
熱処理された半導体基板を前記第１温度より低い第２温
度で後続熱処理する段階をさらに含むことを特徴とする
半導体装置のキャパシタ製造方法。 - 【請求項２３】 前記高誘電膜は(Ｓｒ、Ｔｉ)Ｏ3 、
(Ｂａ、Ｓｒ)ＴｉＯ3、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 及び(Ｐ
ｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 でなされた一群から選択され
た一つであることを特徴とする請求項２２に記載の半導
体装置のキャパシタ製造方法。 - 【請求項２４】 前記上部電極及び下部電極はＰｔ、Ｒ
ｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳ
ｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕ
を含む合金及びＩｒを含む合金でなされた一群から選択
された一つであることを特徴とする請求項２２に記載の
半導体装置のキャパシタ製造方法。 - 【請求項２５】 前記第１温度における後続熱処理は６
００〜９００℃で遂行することを特徴とする請求項２２
に記載の半導体装置のキャパシタ製造方法。 - 【請求項２６】 前記第２温度における後続熱処理は１
００〜６００℃の温度で遂行することを特徴とする請求
項２２に記載の半導体装置のキャパシタ製造方法。 - 【請求項２７】 半導体基板上に下部電極を形成する段
階と、 前記下部電極上に高誘電膜を形成する段階と、 前記下部電極及び高誘電膜が形成された半導体基板を不
活性雰囲気の第１温度で後続熱処理する段階と、 前記高誘電膜上に上部電極を形成する段階と、 前記上部電極が形成された半導体基板を前記第１温度よ
り低い第２温度で後続熱処理する段階と、 前記上部電極上に層間絶縁膜を形成する段階とを含むこ
とを特徴とする半導体装置のキャパシタ製造方法。 - 【請求項２８】 前記高誘電膜は(Ｓｒ、Ｔｉ)Ｏ3 、
(Ｂａ、Ｓｒ)ＴｉＯ3、Ｐｂ(Ｚｒ、Ｔｉ)Ｏ3 及び(Ｐ
ｂ、Ｌａ)(ＺｒＴｉ)Ｏ3 でなされた一群から選択され
た一つであることを特徴とする請求項２７に記載の半導
体装置のキャパシタ製造方法。 - 【請求項２９】 前記上部電極及び下部電極はＰｔ、Ｒ
ｕ、Ｉｒ、ＩｒＯ2、ＲｕＯ2 、ＳｒＲｕＯ3 、ＣａＳ
ｒＲｕＯ3 、ＢａＳｒＲｕＯ3 、Ｐｔを含む合金、Ｒｕ
を含む合金及びＩｒを含む合金でなされた一群から選択
された一つであることを特徴とする請求項２７に記載の
半導体装置のキャパシタ製造方法。 - 【請求項３０】 前記第１温度における後続熱処理は６
００〜９００℃で遂行することを特徴とする請求項２７
に記載の半導体装置のキャパシタ製造方法。 - 【請求項３１】 前記第２温度における後続熱処理は１
００〜６００℃の温度で遂行することを特徴とする請求
項２７に記載の半導体装置のキャパシタ製造方法。
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| Publication Number | Publication Date |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6602722B2 (en) | 1999-12-16 | 2003-08-05 | Nec Corporation | Process for fabricating capacitor having dielectric layer with pervskite structure and apparatus for fabricating the same |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349693B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 캐패시터의 형성 방법 |
| JP2001217403A (ja) * | 2000-02-04 | 2001-08-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100360413B1 (ko) * | 2000-12-19 | 2002-11-13 | 삼성전자 주식회사 | 2단계 열처리에 의한 반도체 메모리 소자의 커패시터 제조방법 |
| DE10132430B4 (de) * | 2001-07-04 | 2010-02-18 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Bildung einer dünnen Oxidschicht mit einer verbesserten Zuverlässigkeit auf einer Halbleiteroberfläche |
| US6794238B2 (en) * | 2001-11-07 | 2004-09-21 | Micron Technology, Inc. | Process for forming metallized contacts to periphery transistors |
| KR100798788B1 (ko) * | 2001-12-14 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 소자의 루테늄 전하저장전극 형성 방법 |
| EP1516355A2 (en) * | 2002-05-28 | 2005-03-23 | Kabushiki Kaisha Toshiba | Ferroelectric capacitor and method of manufacturing the same |
| KR100450681B1 (ko) * | 2002-08-16 | 2004-10-02 | 삼성전자주식회사 | 반도체 메모리 소자의 커패시터 및 그 제조 방법 |
| US6800530B2 (en) * | 2003-01-14 | 2004-10-05 | International Business Machines Corporation | Triple layer hard mask for gate patterning to fabricate scaled CMOS transistors |
| KR100601959B1 (ko) | 2004-07-28 | 2006-07-14 | 삼성전자주식회사 | Ｉｒ-Ｒｕ 합금 전극 및 이를 하부 전극으로 사용한강유전체 캐패시터 |
| CN109192653B (zh) * | 2018-08-16 | 2020-12-22 | 华南师范大学 | 一种高介电氧化镧薄膜及其制备方法和应用 |
| KR102314131B1 (ko) * | 2020-01-16 | 2021-10-18 | 한양대학교 산학협력단 | 강유전체 커패시터 소자 및 그 제조 방법 |
| KR20220164862A (ko) | 2021-06-04 | 2022-12-14 | 한양대학교 산학협력단 | 강유전체 박막을 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637257A (ja) * | 1992-07-17 | 1994-02-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0661449A (ja) * | 1992-08-06 | 1994-03-04 | Nec Corp | 半導体装置の製造方法 |
| JPH0750394A (ja) * | 1993-08-05 | 1995-02-21 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0982915A (ja) * | 1995-09-18 | 1997-03-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09186299A (ja) * | 1995-11-29 | 1997-07-15 | Samsung Electron Co Ltd | 高誘電体キャパシタの製造方法 |
| JPH09232536A (ja) * | 1996-02-27 | 1997-09-05 | Nec Corp | 半導体記憶装置の製造方法 |
| JPH09246497A (ja) * | 1996-03-01 | 1997-09-19 | Motorola Inc | 半導体装置を形成する方法 |
| JPH09321237A (ja) * | 1996-05-28 | 1997-12-12 | Toshiba Corp | 強誘電体膜を有する不揮発性半導体記憶装置及び強誘電体膜を有するキャパシタ及びその製造方法 |
| JPH11186510A (ja) * | 1997-12-24 | 1999-07-09 | Sharp Corp | 強誘電体キャパシタの形成方法及び不揮発性半導体記憶素子の製造方法 |
| JPH11214385A (ja) * | 1998-01-28 | 1999-08-06 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5189503A (en) * | 1988-03-04 | 1993-02-23 | Kabushiki Kaisha Toshiba | High dielectric capacitor having low current leakage |
| US5434102A (en) * | 1991-02-25 | 1995-07-18 | Symetrix Corporation | Process for fabricating layered superlattice materials and making electronic devices including same |
| US5614018A (en) * | 1991-12-13 | 1997-03-25 | Symetrix Corporation | Integrated circuit capacitors and process for making the same |
| JP3407204B2 (ja) * | 1992-07-23 | 2003-05-19 | オリンパス光学工業株式会社 | 強誘電体集積回路及びその製造方法 |
| WO1994010704A1 (en) * | 1992-10-23 | 1994-05-11 | Symetrix Corporation | Integrated circuit with layered superlattice material and method of fabricating same |
| US5554564A (en) * | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
| KR0165484B1 (ko) * | 1995-11-28 | 1999-02-01 | 김광호 | 탄탈륨산화막 증착 형성방법 및 그 장치 |
| US5721171A (en) * | 1996-02-29 | 1998-02-24 | Micron Technology, Inc. | Method for forming controllable surface enhanced three dimensional objects |
| US6025205A (en) * | 1997-01-07 | 2000-02-15 | Tong Yang Cement Corporation | Apparatus and methods of forming preferred orientation-controlled platinum films using nitrogen |
| US6162744A (en) * | 1998-02-28 | 2000-12-19 | Micron Technology, Inc. | Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers |
-
1998
- 1998-03-26 KR KR1019980010584A patent/KR100284737B1/ko not_active IP Right Cessation
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1999
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637257A (ja) * | 1992-07-17 | 1994-02-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0661449A (ja) * | 1992-08-06 | 1994-03-04 | Nec Corp | 半導体装置の製造方法 |
| JPH0750394A (ja) * | 1993-08-05 | 1995-02-21 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0982915A (ja) * | 1995-09-18 | 1997-03-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09186299A (ja) * | 1995-11-29 | 1997-07-15 | Samsung Electron Co Ltd | 高誘電体キャパシタの製造方法 |
| JPH09232536A (ja) * | 1996-02-27 | 1997-09-05 | Nec Corp | 半導体記憶装置の製造方法 |
| JPH09246497A (ja) * | 1996-03-01 | 1997-09-19 | Motorola Inc | 半導体装置を形成する方法 |
| JPH09321237A (ja) * | 1996-05-28 | 1997-12-12 | Toshiba Corp | 強誘電体膜を有する不揮発性半導体記憶装置及び強誘電体膜を有するキャパシタ及びその製造方法 |
| JPH11186510A (ja) * | 1997-12-24 | 1999-07-09 | Sharp Corp | 強誘電体キャパシタの形成方法及び不揮発性半導体記憶素子の製造方法 |
| JPH11214385A (ja) * | 1998-01-28 | 1999-08-06 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6602722B2 (en) | 1999-12-16 | 2003-08-05 | Nec Corporation | Process for fabricating capacitor having dielectric layer with pervskite structure and apparatus for fabricating the same |
Also Published As
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