KR20020058522A - 강유전체 캐패시터 제조 방법 - Google Patents

강유전체 캐패시터 제조 방법 Download PDF

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KR20020058522A
KR20020058522A KR1020000086631A KR20000086631A KR20020058522A KR 20020058522 A KR20020058522 A KR 20020058522A KR 1020000086631 A KR1020000086631 A KR 1020000086631A KR 20000086631 A KR20000086631 A KR 20000086631A KR 20020058522 A KR20020058522 A KR 20020058522A
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ferroelectric capacitor
thin film
ferroelectric
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heat treatment
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양우석
김남경
염승진
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박종섭
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Abstract

본 발명은 상 하부전극 재료 및 BLT 강유전체 박막의 결정화 열처리 공정을 조절하여 BLT 강유전체 박막의 결정 방위를 조절함으로써, BLT 강유전체 캐패시터의 전기적 특성 향상을 기할 수 있는 강유전체 캐패시터 제조 방법을 제공하기 위한 것으로서, 반도체 기판 상에 소정의 절연구조 및 도전구조의 하부층을 형성하는 제1단계; 상기 하부층 전면에 하부전극과 BixLayTi3O12(x는 3.2 내지 3.5, y는 0.4 내지 0.9) 강유전체 박막 및 Pt계 상부전극을 적층하는 제2단계; 상기 BixLayTi3O12강유전체 박막의 c축 배향성이 억제되도록 결정화 열처리하는 제3단계; 및 상기 상부전극과 상기 BixLayTi3O12강유전체 박막 및 상기 하부전극을 선택적으로 패터닝하는 제4단계를 포함하여 이루어진다.

Description

강유전체 캐패시터 제조 방법{Method for forming ferroelectric capacitor}
본 발명은 강유전체 캐패시터 제조 방법에 관한 것으로, 더욱 상세하게는 BLT 강유전체 캐패시터 제조 방법에 관한 것이다.
반도체 장치에서 집적도가 높아짐에 따라 좁은 공간에서 높은 전극용량을 갖고 누설전류의 영향이 적어 전기적 특성이 우수한 캐패시터가 필요하게 되었다.
이를 위해 SBT(SrxBiyTi3O12(x는 0.7 내지 0.9, y는 2.2 내지 2.6)) 또는 SBTN(SrxBiy(TaiNbj)2O9(x는 0.7 내지 0.9, y는 2.2 내지 2.6, i는 0.6 내지 0.9, j는 0.1 내지 0.4)) 등의 비스무스 층상 구조(Bi-layered perovskite)의 강유전체 박막을 사용하게 되었다. 또한, 전기적 특성이 우수한 Pt 등을 전극물질로 사용하게 되었다.
한편, SBT(N) 강유전체는 양호한 박막피로 특성과 분극포화 특성을 가지나, 결정구조가 복잡하기 때문에 표면이 평탄한 막을 얻기가 힘들며, 결정화 온도가 높은 문제가 발생한다.
이러한 문제를 해결하기 위해, SBT(N) 보다 분극 값이 크고, 결정화 온도가 낮아 상대적으로 신뢰성이 높은 BLT(BixLayTi3O12(x는 3.2 내지 3.5, y는 0.4 내지 0.9))를 이용한 강유전체 박막이 활발히 연구되고 있다.
일반적으로 비스무스 층상구조의 강유전체는 c축 보다 a축 또는 b축 방향의 분극값이 크다.
그러나, BLT의 경우 a축 또는 b축 방향의 분극값은 50μC/㎠로 매우 큰 반면, c축 방향의 분극값은 4μC/㎠로 매우 작다( LANDOLT-BRNSTEIN Numerical Data and Functional Relationships in Science and Technology, New Series Group Ш, Vol. 16 (Ferroelectrics and Related Substances), Subvolume a: Oxides edited by T. Mitsui & S. Nomura (Springer-Verlag Berlin Heidelberg New York 1981), pp.237 참조).
따라서, 분극값이 증가된 BLT 강유전체 박막을 얻기 위해서는 c축 배향성은 억제하고, a축 또는 b축 배향성을 향상시켜야 한다.
그러나, BLT 강유전체 박막은 증착방법, 예컨대 스퍼터법(Sputtering)에 상관없이 일반적으로 결정화 열공정 후 표면에너지가 적은 c축 배향성을 가지고 형성되며, 이로 인하여 분극값이 낮아지는 문제점이 있다.
부가적으로, BLT 강유전체 박막은 단사정계(Monoclinic) 또는 의사사방정계(Pseudo-orthorhombic) 즉, a = 5.411Å, b = 5.448Å, c= 32.38Å인 결정구조를 갖는 반면, SBT(N) 강유전체 박막은 단사정계(Orthorhombic) 즉, a = 5.512Å, b = 5.512Å, c= 25.00Å인 결정구조를 갖는다("Electrical Properties of (Bi, La)4Ti3O12Based Films Prepared by RF Sputtering", N. Ichinose and M. Nomura, Jpn. J. Appl. Phys. 35 (1996) 4960 참조).
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, BLT 강유전체박막의 c축 배향성을 억제하기 위하여 하부전극과 상부전극의 재료를 선택하며 상부전극 형성 후 BLT 강유전체박막의 결정화 열처리를 실시함으로써, BLT 강유전체의 c축 배향성을 억제함과 동시에 막질개선을 통한 누설전류의 영향을 최소화하여 BLT 강유전체 캐패시터의 전기적 특성과 전극용량의 향상을 기할 수 있는 강유전체 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 강유전체 캐패시터 제조 공정을 나타내는 단면도,
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 강유전체 캐패시터 제조 공정을 나타내는 단면도,
도 3은 결정화된 BLT 강유전체 박막의 X선 회절 패턴,
도 4는 Pt/BLT/Pt와 Pt/BLT/IrO2구조에서의 BLT 강유전체 박막의 분극 특성을 나타내는 그래프
* 도면의 주요부분에 대한 부호의 설명 *
10, 30 : 기판
11, 31 : 소스/드레인 접합
12, 32 : 필드산화막
13, 33 : 게이트 절연막
14, 34 : 게이트 전극
15, 35 : 제1층간절연막
16, 36 : 비트라인
17, 37 : 제2층간절연막
18 : 폴리실리콘 플러그
19 : 실리사이드층
20 : 확산방지막
21, 40 : 하부전극
22, 41 : BLT 강유전체 박막
23, 42 : 상부전극
24: 수소확산방지막
25 : 평탄화절연막
26, 46 : 금속배선층
37 : 페시베이션층
38 : 접착층
43 : 제3층간절연막
44 : 제1확산방지막
45 : 제2확산방지막
상기 목적을 달성하기 위하여 본 발명은 강유전체 캐패시터 제조 방법에 있어서, 반도체 기판 상에 소정의 절연구조 및 도전구조의 하부층을 형성하는 제1단계; 상기 하부층 전면에 하부전극과 BixLayTi3O12(x는 3.2 내지 3.5, y는 0.4 내지 0.9) 강유전체 박막 및 Pt계 상부전극을 적층하는 제2단계; 상기 BixLayTi3O12강유전체 박막의 c축 배향성이 억제되도록 결정화 열처리하는 제3단계; 및 상기 상부전극과 상기 BixLayTi3O12강유전체 박막 및 상기 하부전극을 선택적으로 패터닝하는 제4단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 강유전체 캐패시터 제조 공정을 나타내는 단면도이다.
또한, 도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정을 나타내는 단면도이다.
또한, 도 3은 결정화된 BLT 강유전체 박막의 X선 회절 패턴이다.
또한, 도 4는 Pt/BLT/Pt(AA)와 Pt/BLT/IrO2(BB) 구조에서의 BLT 강유전체 박막의 분극 특성을 나타낸다.
실시예을 설명하기에 앞서 본 발명의 기술적 사상을 제공하는 도 3과 도 4를 설명한다.
도 3 및 도 4를 참조하면, 도 3은 로열처리(Furnace Annealing)를 실시했을 경우 IrO2하부층 상의 BLT 강유전체 박막과 Pt계 하부층 상의 BLT 강유전체 박막 및 결정화 열처리 후 Pt계 하부층 상의 BLT 강유전체 박막의 X선 회절에 의한 강도(A, B, C)로서 각 박막의 배향성 즉, 결정 방위을 확인한 것이다. 여기서, 세로축은 X선 회절에 따른 상대적인 횟수를 강도로서 표시한 것으로 임의의 단위를 나타내며, 가로축은 임의의 결정면을 따라서 측정한 각도(2 Theta)를 나타낸다.
또한, 도 4의 세로축은 분극치(μC/㎠), 가로축은 구동전압(V)을 나타낸다.
구체적으로, IrO2하부층 상의 BLT 강유전체 박막의 경우(A)는, A1, A2, A3, A4와 같이 c축의 배향성이 지배적이며, A5에서 처럼 무배향성(Random orientation)인 경우도 나타난다.
한편, Pt계 하부층 상의 BLT 강유전체 박막의 경우(B)는, B1, B2, B3및 B5와같이 c축 배향성은 억제되고 B6와 같이 a축 또는 무배향성이 지배적임을 알 수 있다. 즉, IrO2하부층 상의 BLT 강유전체 박막(A)과는 달리 Pt계 하부층 상의 BLT 강유전체 박막(B)은 증착방법에 크게 영향을 받지 않고 일반적으로 무배향성을 가진다. 즉, 도 4에 나타난 바와 같이 Pt 하부전극 상의 BLT 강유전체 박막(AA)가 IrO2하부전극 상의 BLT 강유전체 박막(BB)보다 분극 특성이 우수하게 나타난다.
그러나, IrO2/Ir가 Pt/IrO2/Ir보다 하부전극으로 사용하는 것이 더 유리하다. 왜냐하면, 첫번째로 Pt는 Ir과 마찬가지로 IrO2에 비해 식각 특성이 불량하여 고밀도 캐패시터 제조에 불량하고, 두번째로 Pt/IrO2계면의 접착력이 약하여 후속의 식각 후 세정 공정을 실시할 경우 탈착문제가 있으며, 세번째로 결정화 열공정 시 Pt는 힐락(Hill-rock) 형성으로 인한 누설전류 증가의 문제가 있다.
한편, 종래의 경우 IrO2/Ir 하부전극을 사용하여 c축 배향성을 갖는 BLT 강유전체 박막이 형성되어 분극값이 작아지는 문제가 있으나, 본 발명의 경우 열처리 공정 시 Pt계의 상부전극에 의해 BLT 강유전체 박막의 c축 배향성을 억제하여 분극값을 크게 향상시킬 수 있다.
예컨대, C1, C2, C3와 같이 c축 배향성은 억제되고 C4와 같이 무배향성이 증대됨을 알 수 있다.
이하, 도 1a 내지 도 1d를 참조하여 본발명의 실시예를 설명한다.
먼저, 도 1a는 반도체 기판(10) 상에 소정의 절연구조 및 도전구조의 하부층이 형성된 단면도를 나타낸다.
이하 상기 하부층 형성 공정을 구체적으로 설명한다.
기판(10) 상에 소스/드레인 접합(11)과 필드산화막(12) 및 게이트 산화막(13)과 게이트전극(14)을 형성한다. 이어서, 상기 게이트전극(14)과 비트라인(16)을 분리시키는 제1층간절연막(15)과 제2층간절연막(17)을 형성한다.
계속해서, 상기 제1 및 제2 층간절연막(15,17)을 선택적으로 식각하여 제1콘택홀(도시하지 않음)을 형성한 후, 리세스된 폴리실리콘 플러그(18)와 실리사이드층(19) 및 확산방지막(20)을 상기 제1콘택홀(도시하지 않음) 내부의 일정 영역에 형성한다. 여기서, 상기 제2층간절연막(17)은 HTO(High Temperatyre Oxidation) 또는 BPSG(BoroPhospho Silicate Glass)에 의한 산화막을 이용하며, 상기 실리사이드층(19)은 통상적인 실리콘(Si)과 티타늄(Ti) 또는 코발트(Co)의 열반응에 의한 실리사이드를 이용한다. 또한, 상기 확산방지막(20)은 TiN, TiAlN 또는 TiSiN 등을 이용한다.
이어서, 도 1b에 도시된 바와 같이 결과물 전면에 하부전극(21)과 BLT 강유전체 박막(22) 및 Pt계의 상부전극(23)을 차례로 적층한 후 결정화 열처리를 실시한다.
구체적으로, 상기 하부전극(21)은 Pt계/IrO2/Ir 또는 IrO2/Ir의 귀금속과 전도성 산화물이 적층된 구조를 사용하며, 상기 BLT 강유전체 박막(22)의 증착은 졸겔법(Sol-gel), MOD(Metal Organic Decomposition), LSMCD(Liquid Source MistChemical Deposition), 스퍼터법(Sputtering) 또는 금속유기 화학기상증착법(Metal Organic Chemical Vapor Deposition; MOCVD) 등을 이용하는 바, 상기 졸겔법, MOD 또는 LSMCD를 이용하는 경우, 액체 상태의 소스를 도포하여 열처리하기 때문에 상기 BLT 강유전체 박막(22) 내에 유기물이 잔류할 수 있다. 따라서, 증착 후 350℃ 내지 500℃의 온도에서 2분 내지 6분 동안 베이킹하여 상기 유기물을 제거한다.
계속해서, 상기 상부전극(23) 증착 후, 상기 상부전극(23)과 상기 하부전극(21)에 의해 상기 BLT 강유전체 박막(22)의 c축 배향성이 억제되도록 결정화 열처리를 실시한다.
구체적으로, 결정화 열처리는 600℃ 내지 700℃ 온도를 유지하며, 산소(O2), 분위기에서 30초 내지 60초 동안 급속열처리(Rapid Thermal Annealing; RTA)를 먼저 실시한 다음 650℃ 내지 700℃의 온도를 유지하며, 질소 또는 아르곤의 분위기에서 30분 내지 90분 동안 로열처리(Furnace Annealing)를 실시함으로써 이루어지는 바, c축 배향성 억제와 동시에 상기 BLT 강유전체 박막(22) 결정화 공정에 따른 표면 거칠기를 방지함으로써, 이로 인한 누설전류의 증가를 억제할 수 있다.
다음으로, 도 1c에 도시된 바와 같이 상기 상부전극(23)과 BLT 강유전체 박막(22) 및 상기 하부전극(21)을 식각 및 패터닝을 실시한 후, 회복열처리를 실시하여 식각 시 플라즈마 충격에 의해 열화된 강유전체의 잔류분극 값을 어느 정도 회복시킨다.
구체적으로, 회복열처리는 600℃ 내지 700℃의 온도를 유지하며, 질소 또는아르곤의 분위기에서 10분 내지 30분 동안 로열처리(Furnace Annealing)함으로써 이루어진다.
다음으로, 도 1d에 도시된 바와 같이 결과물 전면에 Al2O3등의 수소확산방지막(24)과 실리콘산화막 또는 SOG(Spin On Glass) 등의 평탄화절연막(25)을 차례로 형성한다. 이후, 상기 수소확산방지막(24)과 평탄화절연막(25)을 식각 후 패턴을 형성하여 상기 상부전극(23)과 금속패턴을 형성하기 위한 제2콘택홀(도시하지 않음)을 형성한 후, 전술한 바와 같은 조건에서 회복열처리를 실시하여 강유전체의 특성을 회복시키며 TiN 반사방지막(arc-TiN)/Al/TiN 등을 증착 및 식각 후 패턴을 형성하여 금속배선층(26)을 형성한다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정을 나타내는 단면도로서 하부전극의 하부에 플러그가 없는 NPP(Non Poly Plug) 구조를 나타낸다. 여기서, 상기 도 1a 내지 도 1d와 동일한 공정에 대해서는 전술한 제1실시예를 참조하여 설명한다.
먼저, 도 2a는 반도체 기판(30) 상에 소정의 절연구조 및 도전구조의 하부층이 형성된 단면도를 나타낸다.
상기 하부층은 기판(30) 상에 소스/드레인 접합(31)과 필드산화막(32) 및 게이트 산화막(33)과 게이트전극(34)이 형성되어 있으며, 상기 게이트전극(34)과 비트라인(36)을 분리시키는 제1층간절연막(35)과 그 상부에 제2층간절연막(37)을 형성되어 있다. 후속 공정을 설명하면, 상기 제2 층간절연막(37) 상에 HTO에 의한 페시베이션층(38)을 형성한다.
이어서, 도 2b에 도시된 바와 같이 상기 페시베이션층(38) 전면에 SiO2등의 접착층(39)과 하부전극(40), BLT 강유전체 박막(41) 및 Pt계의 상부전극(42)을 차례로 형성한 후, 열처리를 실시하여 상기 BLT 강유전체 박막(41)을 상기 하부전극(40) 및 상기 상부전극(42)에 의해 결정 방위가 형성되도록 함으로써, c축 배향성을 억제하도록 결정화시킨다.
구체적으로, 상기 하부전극(40)은 Pt 또는 Pt계를 사용하며, 상기 BLT 강유전체 박막(41)의 증착은 전술한 제1실시예와 동일한 방법으로 실시한다.
구체적으로, 결정화 열처리는 600℃ 내지 700℃ 온도를 유지하며, 산소 분위기에서 30초 내지 60초 동안 급속열처리(Rapid Thermal Annealing; RTA)를 먼저 실시한 다음 750℃ 내지 850℃의 온도를 유지하며, 산소 분위기에서 30분 내지 90분 동안 로열처리(Furnace Annealing)를 실시함으로써 이루어지는 바, c축 배향성 억제와 동시에 상기 BLT 강유전체 박막(41) 결정화 공정에 따른 표면 거칠기를 방지함으로써, 이로 인한 누설전류의 증가를 억제할 수 있다.
여기서, 상기 하부전극(40)은 Pt계를 사용한다.
다음으로 도 2c에 도시된 바와 같이 상기 상부전극(42)과 BLT 강유전체 박막(41) 및 하부전극(40)을 식각 및 패턴을 형성한 후 회복열처리를 실시하여 식각 시 플라즈마 충격에 의해 열화된 강유전체의 잔류분극 값을 어느 정도 회복시킨다.
구체적으로, 회복열처리는 600℃ 내지 800℃의 온도를 유지하며, 산소 분위기에서 10분 내지 30분 동안 로열처리(Furnace Annealing)함으로써 이루어진다.
다음으로, 도 2d에 도시된 바와 같이 결과물 전면에 제3층간절연막(43)을 형성한 후 선택적으로 패터닝하여 캐패시터 콘택을 위한 홀(도시하지 않음)을 형성한다. 이어서, 전술한 바와 같은 동일한 조건 하에서 회복열처리를 실시한다. 여기서, 제3층간절연막(43)은 SiO2, BPSG(BoroPhosphoSilicate Glass) 또는 BPSG/SiO2등을 이용한다.
다음으로, 도 2e에 도시된 바와 같이 금속배선과 이를 위한 확산방지막 형성 시 캐패시터 콘택 부위에서 발생하는 캐패시터 특성저하를 방지하기 위하여 TiN 등을 이용하여 제1확산방지막(44)을 캐패시터 콘택 부위에만 남도록 형성한다.
다음으로, 도 2f에 도시된 바와 같이 반도체 기판(30) 상의 소스/드레인 접합(31)을 선택적으로 패터닝한 후 TiN/Ti 등의 제2확산방지막(45)을 형성한다. 이어서, Al 등의 금속배선층(46)을 이용하여 상기 제2확산방지막(45)과 상기 제1확산방지막(44)을 플러깅한 후 상기 제2확산방지막(45)과 금속배선층(46)을 패터닝한다.
전술한 것처럼 본 발명의 강유전체 캐패시터 제조 방법은, 상 하부전극 재료 및 BLT 강유전체 박막의 결정화 열처리 공정을 조절하여 BLT 강유전체 박막의 결정 방위를 조절함으로써, BLT 강유전체 캐패시터의 전극용량과 전기적 특성을 향상시킬 수 있음을 실시예를 통해 알아보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 강유전체 캐패시터 제조 방법에 있어서, 강유전체의 무배향성을 유도하며, 누절전류 특성을 최소화함으로서, 강유전체 캐패시터의 전극용량 및 전기적 특성을 향상시킬 수 있다.

Claims (9)

  1. 강유전체 캐패시터 제조 방법에 있어서,
    반도체 기판 상에 소정의 절연구조 및 도전구조의 하부층을 형성하는 제1단계;
    상기 하부층 전면에 하부전극과 BixLayTi3O12(x는 3.2 내지 3.5, y는 0.4 내지 0.9) 강유전체 박막 및 Pt계 상부전극을 적층하는 제2단계;
    상기 BixLayTi3O12강유전체 박막의 c축 배향성이 억제되도록 결정화 열처리하는 제3단계; 및
    상기 상부전극과 상기 BixLayTi3O12강유전체 박막 및 상기 하부전극을 선택적으로 패터닝하는 제4단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 BixLayTi3O12강유전체 박막은,
    졸겔법, MOD, LSMCD, 스퍼터법 또는 금속유기 화학기상증착법 중 어느 하나에 의해 이루어짐을 특징으로 하는 강유전체 캐패시터 제조 방법.
  3. 제 2 항에 있어서,
    상기 졸겔법과 MOD 및 LSMCD는,
    상기 BixLayTi3O12강유전체 박막과 강유전체 씨앗층 증착 후 350℃ 내지 500℃에서 베이킹하는 것을 특징으로 하는 강유전체 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부층이 상기 반도체 기판 상의 소스/드레인 접합에 플러깅된 구조를 포함하는 것을 특징으로 하는 강유전체 캐패시터 제조 방법.
  5. 제 4 항에 있어서,
    상기 제3단계의 결정화 열처리는,
    600℃ 내지 700℃의 온도 및 산소 분위기에서 30초 내지 60초 동안 급속열처리하는 단계; 및
    650℃ 내지 700℃의 온도 및 질소 또는 아르곤의 분위기에서 30분 내지 490분 동안 로열처리하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터 제조 방법.
  6. 제 4 항에 있어서,
    상기 하부전극은,
    Pt계/IrO2/Ir 또는 IrO2/Ir인 것을 특징으로 하는 강유전체 캐패시터 제조 방법.
  7. 제 1 항에 있어서,
    상기 제4단계가 완료된 결과물 전면의 선택적으로 패터닝된 층간절연막 상에 제1확산방지막을 형성하여 상기 상부전극과 콘택시키는 단계; 및
    상기 반도체 기판 상의 소스/드레인 접합을 패터닝하여 제2확산방지막을 형성한 후 금속배선층을 이용하여 상기 제1확산방지막과 상기 제2확산방지막을 플러깅시키는 단계
    를 더 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터 제조 방법.
  8. 제 7 항에 있어서,
    상기 제3단계의 결정화 열처리는,
    600℃ 내지 700℃의 온도 및 산소 분위기에서 30초 내지 60초 동안 급속열처리하는 단계; 및
    750℃ 내지 850℃의 온도 및 산소 분위기에서 30분 내지 90분 동안 로열처리하는 단계
    를 포함하여 이루어짐을 특징으로 하는 강유전체 캐패시터 제조 방법.
  9. 제 7 항에 있어서,
    상기 하부전극은,
    Pt계인 것을 특징으로 하는 강유전체 캐패시터 제조 방법.
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