KR100388468B1 - 강유전체 메모리 소자에서의 캐패시터의 제조방법 - Google Patents

강유전체 메모리 소자에서의 캐패시터의 제조방법 Download PDF

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Abstract

본 발명은 전기화학적 박막 성장방법을 이용한 3차원 구조의 강유전체 캐패시터의 제조방법에 있어서, 캐패시터의 백금 하부전극을 전기적 특성이 우수하고, 단차피복성이 우수한 스택 구조로 형성하며, 또한 백금 하부전극이 성장되는 희생막 측벽에 울퉁불퉁한 MPS를 성장시켜, 백금 하부전극의 표면적이 증가하여 강유전체 캐패시터의 잔류분극량이 증가하는 효과가 있다.

Description

강유전체 메모리 소자에서의 캐패시터의 제조방법 {CAPACITOR MAKING METHODS OF FERROELECTRIC RANDOM ACCESS MEMORY}
본 발명은 FeRAM(Ferroelectric Random Access Memory)의 캐패시터 제조방법에 관한 것으로 특히 캐패시터의 하부전극의 제조방법에 관한 것이다.
FeRAM은 강유전체(Ferroelectric Material)의 분극반전과 히스테리시스 (Hysteresis) 특성을 이용한 비휘발성(Nonvolatile) 기억소자의 일종으로서 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 DRAM과 같은 고속, 대용량, 저전력을 가질 수 있는 이상적인 메모리이다. FeRAM 소자의 강유전체 유전물질로는 SrBi2Ta2O9(이하 SBT라 한다), (SrxBi2-y(TaiNbj)2O9-Z)(이하 SBTN라 한다), Pb(ZrxTi1-X)O3(이하 PZT라 한다), SrTiO3(이하 ST라 한다), Bi4-xLaxTi3O12(이하 BLT라 한다), Bi4Ti3O12(이하 BIT라 한다)박막이 주로 사용된다. 강유전체는 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
FeRAM은 집적도가 향상될수록 잔류분극값의 향상이 요구된다. 잔류분극값의 향상에는 분극값이 높은 물질을 사용하는 방법이 있다. 또한 비록 잔류분극값은 작은 값을 가지지만 현재의 평판의 1차원 캐패시터 공정에서 스택 구조, 실린더 구조, 컨캐이브 구조와 같은 3차원 구조를 가지면 전체 분극값의 증가를 가져올 수 있다. 하지만 3차원 구조를 형성하는 경우에는 다양한 기술상의 발전이 뒤따라야 한다. 즉, CVD(Chemical Vapor Deposition)공정과 같이 단차피복성(step coverage)이 우수한 증착방법의 성숙과 안정된 소오스(source)가 개발되어야 한다.
현재 FeRAM의 캐패시터의 전극으로 일반적으로 사용하는 것은 백금(Pt)이다. 백금은 반응성이 낮고 고온 내성이 우수하다. 또한 자기배향성이 강하기 때문에 표면의 결정방위가 일치하여, 백금 상에서 배향성이 좋은 강유전체를 얻기 쉽다.
백금 하부전극의 증착방법은 CVD법 등의 공정이 개발되고 있으나 성숙도는 극히 낮은 문제점이 있다. 따라서 현재 스택구조는 전기화학적 박막성장(Electro-Chemical Deposition; 이하 ECD법이라 한다)으로 스택구조를 형성하는 방법이 다양하게 연구되고 있다. ECD법은 하부전극 도전층이 시드층 도체 상에만 석출되고, 부도체상에서는 석출되지 않는다는 선택적 성장의 특징을 이용하여 백금 하부전극을 스택 구조로 성장시킨다. 그런데 ECD법에 의한 단순 스택 구조는 캐패시터의 유효 표면적이 작다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 전기화학적 박막 성장방법을 이용하여 캐패시터의 하부전극 유효 표면적을 극대화한 3차원 스택 구조의 강유전체 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 폴리실리콘 형성 단면도,
도 2은 본 발명에 따른 리세스된 폴리실리콘 형성 단면도,
도 3는 본 발명에 따른 실리사이드와 베리어메탈 형성 단면도,
도 4는 본 발명에 따른 백금시드층과 희생막 형성 단면도,
도 5는 본 발명에 따른 MPS가 성장한 폴리실리콘 형성 단면도,
도 6는 본 발명에 따른 플러그 상부의 백금 시드층 노출 단면도,
도 7은 본 발명에 따른 백금 하부전극 형성 단면도,
도 8은 본 발명에 따른 백금 하부전극 스택 형성 단면도,
도 9는 본 발명에 따른 고립된 백금시드층 형성 단면도,
도 10은 본 발명에 따른 유전체막 및 상부전극 형성 단면도.
*도면의 주요 부분에 대한 부호의 설명
100 : 반도체기판 160 : 백금시드층
170 : MPS가 성장한 폴리실리콘 175 : 백금 하부전극
180 : 유전체막
상기 목적을 달성하기 위한 본 발명은, 메모리 소자의 제조방법에 있어서, 반도체기판 상에 층간절연막을 형성하고, 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 상기 반도체기판과 연결되는 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함하여 층간절연막 상에 백금시드층을 형성하는 단계; 상기 백금시드층 위로 희생막을 형성하고 하부전극이 형성될 지역을 선택적 식각하여 개방하는 단계; 상기 개방된 희생막 측벽에 MPS가 성장한 폴리실리콘을 형성하는 단계; 상기 MPS가 성장한 폴리실리콘을 에치백 하여 상기 백금시드층을 노출시키는 단계; 상기 개방된 백금시드층 상에 ECD법으로 하부전극을 형성하는 단계; 상기 희생막과 MPS가 성장한 폴리실리콘 패턴을 제거하여 하부전극 스택을 형성하는 단계; 및 상기 하부전극 스택 위로 캐패시터의 유전체막과 상부전극을 증착하여 캐패시터를 형성하는 단계를 포함한다.
본 발명의 하부전극은 전기화학적 박막성장(Electro-Chemical Deposition; 이하 ECD법이라 한다)으로 형성한 백금(Pt)막이다. ECD법에서는 백금이 시드층 도체상에만 석출되고, 부도체상에서는 석출되지 않는다는 선택적 성장의 특징을 가지므로 스토리지노드 홀 안에서 백금이 성장한다. 따라서 전기적 특성과 단차피복성이 우수한 스택 구조의 하부전극을 형성할 수 있다.
본 발명은 3차원 구조의 강유전체 캐패시터 제조방법에 있어서, 희생막을 식각한 후 울퉁불퉁한 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, 이하 MPS라 한다)를 형성한다. 그리고 ECD 법에 의하여 백금을 성장시키면 MPS 표면의 거친 부분에 백금이 동일 형상을 가지고 성장되어 하부전극에 굴곡이 발생하게 된다. 이 후 CMP를 통해 평탄화를 수행하고, 습식식각에 의하여 희생막을 제거하고, MPS도 습식용액으로 제거하면 굴곡을 가진 하부전극만 나타난다. 이 후 피복도 특성이 우수한 CVD법 또는 ALD(Atomic Layer Deposition)법으로 강유전체 박막을 형성하면 굴곡에 의한 유효 표면적의 증가로 잔류분극값을 증가시킬 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1은 본 발명에 따른 폴리실리콘 형성한 후의 단면도이다.
반도체기판(100)상에 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막(105)을 형성한다. 소자분리막들 사이에 게이트절연막(110), 게이트전극(115), 스페이서(120) 및 소오스/드레인 영역(도시되어 있지 않음)으로 구성되는 모스트랜지스터를 형성한다. 상기 모스트랜지스터가 형성된 반도체기판 전면에 제1 층간절연막(125)을 형성하고, 상기 제1 층간절연막을 패터닝하여 상기 모스트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 콘택홀을 덮고 상기 드레인 영역과 전기적으로 연결되는 비트라인(130)을 형성한다. 상기 비트라인이 형성된 반도체기판 전면에 제2 층간절연막(135)을 형성한다. 상기 제1 및 제2 층간절연막으로 이루어진 층간절연막(140)을 선택적 식각하여 모스트랜지스터의 소오스 영역을 노출시키는 홀(hole)을 형성한다. 상기 홀이 형성된 반도체기판 전면에 상기 홀을 충분히 채우는 폴리실리콘(145)을 증착한다.
도 2은 본 발명에 따른 폴리실리콘을 리세스(recess) 시켜 리세스된 폴리실리콘(145a)을 형성한 후의 단면도이다.
상기 폴리실리콘을 에치백(etch back)하여 층간절연막의 표면을 노출시킨다. 이 때 에치백은 폴리실리콘막을 과도식각하도록 실시하여 폴리실리콘이 플러그 내부에만 잔류한다. 따라서 폴리실리콘은 콘택홀을 완전히 충전시키지 못하고 상부에 여유공간을 갖도록 리세스(recess) 된다.
도 3는 본 발명에 따른 리세스된 플러그 상부가 실리사이드(150)와 베리어메탈(155)로 채워진 후의 단면도이다.
폴리실리콘을 리세스 시킨 후 클리닝(cleaning)을 한 후 전면적으로 Ti, Co, 및 Ni로 구성된 금속물질 중에서 하나를 증착하며, 증착방법으로는 CVD법으로 한다. 증착 후 급속열처리(RTP, Rapid Thermal Processing) 또는 로(furnace)를 이용한 열처리를 실시한다. 상기 열처리에 의하여 상기 열처리에 의하여 층간절연막 상에 있는 금속물질 중의 하나는 실리사이드 반응을 일으키지 않으나, 폴리실리콘 상에 있는 금속물질 중의 하나는 실리콘과 실리사이드화 하여 TiSi2, CoSi2, NiSi2중에서 하나인 실리사이드(150)를 형성한다. 상기 열처리가 완료된 반도체기판에황산(H2SO4)과 과수(H2O2) 혼합용액으로 세정 공정을 진행함으로써 층간절연막상에 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다. 이 실리사이드층은 폴리실리콘과 오믹콘택(Ohmic Contact)을 형성하여 접촉저항을 감소시키기 위함이다.
그 다음 베리어메탈을 기판전면에 증착한 후 화학 기계적 연마(Chemical Mechanical Polishing,이하 CMP)로 평탄화 한다. 이 베리어메탈은 유전체 결정화를 위해서 산소 분위기에서 고온의 열처리시, 산소가 스토리지 전극을 통해서 확산해 들어가서, 폴리실리콘 플러그와 스토리지 전극의 계면에서 폴리실리콘의 산화를 방지하는 기능을 한다. 베리어메탈은 TiN, TaN, TiSiN, TaSiN, TaAlN 및 이를 조합한 물질 중에서 선택된 하나로 형성하며, PVD(Physical Vapor Deposition) 또는 CVD법에 의해 증착시킨다.
도 4는 본 발명에 따른 백금시드층(160)과 희생막(165) 증착 단면도이다.
백금시드층의 증착방법은 스퍼터(sputter)법을 사용하며, 두께는 100Å 내지 5000Å의 범위를 가진다.
희생막은 PE-TEOS(Plasma Enhanced TEOS), USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High Density Plasma) 산화막 중에서 선택된 어느 하나 또는 이들의 조합으로 형성할 수 있다.
도 5는 본 발명에 따른 MPS가 성장한 폴리실리콘(170) 형성 단면도이다.
상기 희생막의 콘택플러그 상부를 선택적 식각한다.
다음으로 폴리실리콘을 증착한다. 그리고 폴리실리콘의 표면적을 증가시키기위하여, 울퉁불퉁한 구조인 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, MPS)을 성장시킨다. MPS의 두께는 100Å 내지 500Å 범위를 가지는 것으로 한다.
도 6는 본 발명에 따른 플러그 상부의 백금시드층(160)을 노출한 단면도이다.
상기 MPS가 성장한 폴리실리콘(170)을 에치백하여 콘택플러그 상부의 상기 백금시드층(160)을 노출시킨다. 이 때 MPS가 성장한 폴리실리콘 패턴(170a)은 희생막의 측벽에 존재한다.
도 7은 본 발명에 따른 ECD법을 이용하여 백금 하부전극(175) 형성 단면도이다.
하부전극 증착시 사용되는 전력은 DC, 펄스(pulse) 또는 펄스리버스(pulse reverse) 중에서 선택된 하나를 이용하며, 증착시 사용되는 전류밀도(current density)는 0.1mA/cm2내지 10mA/cm2의 범위로 한다. 하부전극의 두께는 500Å 내지 5000Å로 한다. 증착시 증착온도는 상온에서 100℃ 범위로 하며, 증착도금조의 수소이온농도(pH)는 9 내지 14의 범위를 가지도록 한다. 증착시 사용되는 백금염은 K, Pt, OH의 혼합물을 사용한다.
하부전극의 높이는 스토리지 노드홀의 높이보다 낮게 제어된다.
도 8은 본 발명에 따른 백금 하부전극 스택(175a) 형성 단면도이다.
다음으로 희생막을 습식식각하여 백금 하부전극 스택(175a)을 형성한다. 습식식각에 쓰이는 습식용액은 BOE(Buffered Oxide Etchant), HF의 복합물로 사용한다.
다음으로 MPS가 성장한 폴리실리콘 패턴(170a)도 제거한다. MPS가 성장한 폴리실리콘 패턴의 제거는 HF, BOE, H2SO4, NH4F, NH3OH 중에서 선택된 어느 하나 또는 이들의 조합에 의한 습식용액을 사용하여 제거한다.
도 9는 본 발명에 따른 고립된 백금시드층(160a) 형성 단면도이다.
상기 백금시드층(160)을 에치백(etch back)하여 하부전극간 전기적으로 고립시킨다.
도 10은 본 발명에 따른 유전체막 (180)및 상부전극(185) 형성 단면도이다.
유전체막으로는 SBT, SBTN, PZT, ST, BLT, BIT중에서 선택된 유전물질을 사용하며, 증착방법으로는 단차피복성이 우수한 CVD법, ALD법 등을 사용한다.
상부전극은 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, FeRAM의 캐패시터를 제조하는 과정에서 캐패시터의 하부전극을 전기적 특성이 우수하고, 단차피복성이 우수한 스택 구조로 형성할 수 있는 효과가 있다.
또한 ECD법으로 백금 하부전극이 성장되는 희생막 측벽에 울퉁불퉁한 MPS를 성장시켜, 백금 하부전극의 표면적이 증가하여 강유전체 캐패시터의 잔류분극량이 증가하는 효과가 있다.

Claims (15)

  1. 메모리 소자의 제조방법에 있어서,
    반도체기판 상에 층간절연막을 형성하고, 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 상기 반도체기판과 연결되는 콘택플러그를 형성하는 단계;
    상기 콘택플러그를 포함하여 층간절연막 상에 백금시드층을 형성하는 단계;
    상기 백금시드층 위로 희생막을 형성하고 하부전극이 형성될 지역을 선택적 식각하여 개방하는 단계;
    상기 개방된 희생막 측벽에 MPS가 성장한 폴리실리콘을 형성하는 단계;
    상기 MPS가 성장한 폴리실리콘을 에치백 하여 상기 백금시드층을 노출시키는 단계;
    상기 개방된 백금시드층 상에 ECD법으로 하부전극을 형성하는 단계;
    상기 희생막과 MPS가 성장한 폴리실리콘 패턴을 제거하여 하부전극 스택을 형성하는 단계; 및
    상기 하부전극 스택 위로 캐패시터의 유전체막과 상부전극을 증착하여 캐패시터를 형성하는 단계
    를 포함하는 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 콘택플러그를 형성하는 단계는,
    상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀 내부를 폴리실리콘으로 증착한 후 에치백(etch back) 공정에 의하여 플러그 리세스(plug recess)를 시키는 단계;
    상기 리세스된 폴리실리콘 위로 실리사이드 및 베리어메탈로 메워서 플러그를 형성한 후 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 실리사이드는 TiSi2, CoSi2, NiSi2중에서 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 메모리소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 베리어메탈은 TiN, TiSiN, TaSiN, TaAlN 및 이를 조합한 물질 중에서 선택된 하나로 형성하며, 증착 방법으로는 PVD 또는 CVD 증착방법에 의하는 것을 특징으로 하는 메모리 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 평탄화는 CMP에 의하는 것을 특징으로 하는 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 백금시드층의 형성방법은 스퍼터(sputter)법을 사용하며, 두께는 100Å 내지 5000Å의 범위인 것을 특징으로 하는 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 희생막은 PE-TEOS, HDP, USG, PSG, BPSG 중에서 선택된 어느 하나 또는 이들의 조합으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 MPS의 두께는 100Å 내지 500Å 범위를 가지는 것을 특징으로 하는 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 하부전극의 높이는 500Å 내지 5000Å로 하는 것을 특징으로 하는 메모리 소자의 제조방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 하부전극 형성시, 전류밀도(current density)는 0.1mA/cm2내지 10mA/cm2의 범위로 하고, 전력은 DC, 펄스(pulse) 또는 펄스리버스(pulse reverse) 중에서 선택된 하나를 이용하는 것을 특징으로 하는 메모리 소자의 제조방법.
  11. 제 1 항 또는 제 9 항에 있어서,
    상기 하부전극 증착시, 증착온도는 상온에서 100℃ 범위로 하고, 증착도금조의 수소이온농도(pH)는 9 내지 14의 범위로 하고, 증착시 사용되는 백금염은 K, Pt, OH의 혼합물을 사용하는 것을 특징으로 하는 메모리 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 희생막은 습식용액을 사용하여 제거하며, 습식용액은 BOE(Buffered Oxide Etchant), HF의 복합물로 사용하는 것을 특징으로 하는 메모리 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 MPS가 성장한 폴리실리콘 패턴을 제거는,
    HF, BOE, H2SO4, NH4F, NH3OH 중에서 선택된 어느 하나 또는 이들의 조합에 의한 습식용액을 사용하여 제거하는 것을 특징으로 하는 메모리 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 유전체막은 SBT, SBTN, PZT, ST, BLT, BIT 중에서 선택된 유전물질을 사용하며, 증착방법으로는 CVD법 또는 ALD법을 사용하는 것을 특징으로 하는 메모리 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 상부전극은 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질로 이루어지며, 증착방법으로는 CVD 법으로 하는 것을 특징으로 하는 메모리 소자의 제조방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799129B1 (ko) * 2001-12-24 2008-01-29 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
KR100716644B1 (ko) * 2005-06-30 2007-05-09 주식회사 하이닉스반도체 반도체 소자의 엠아이엠 캐패시터 제조방법
KR101051155B1 (ko) * 2009-03-09 2011-07-21 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436186A (en) * 1994-04-22 1995-07-25 United Microelectronics Corporation Process for fabricating a stacked capacitor
KR19990047012A (ko) * 1997-12-02 1999-07-05 구본준 캐패시터 제조방법
KR20000044884A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 캐패시터 형성 방법
KR20010004799A (ko) * 1999-06-29 2001-01-15 김영환 반도체장치의 커패시터 제조방법
KR20010018068A (ko) * 1999-08-17 2001-03-05 박종섭 반도체 소자의 캐패시터 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436186A (en) * 1994-04-22 1995-07-25 United Microelectronics Corporation Process for fabricating a stacked capacitor
KR19990047012A (ko) * 1997-12-02 1999-07-05 구본준 캐패시터 제조방법
KR20000044884A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 캐패시터 형성 방법
KR20010004799A (ko) * 1999-06-29 2001-01-15 김영환 반도체장치의 커패시터 제조방법
KR20010018068A (ko) * 1999-08-17 2001-03-05 박종섭 반도체 소자의 캐패시터 제조방법

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