JP4659436B2

JP4659436B2 - 半導体装置の製造方法

Info

Publication number: JP4659436B2
Application number: JP2004325325A
Authority: JP
Inventors: 亘中村; 一章高井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2004-01-28
Filing date: 2004-11-09
Publication date: 2011-03-30
Anticipated expiration: 2024-11-09
Also published as: JP2006318941A

Description

本発明は、強誘電体キャパシタを備えた半導体装置の製造方法に関し、特にリーク電流の低減を図った半導体装置の製造方法に関する。

現在、強誘電体メモリの微細化に伴い、キャパシタ面積の縮小及び強誘電体回路の２Ｔ２Ｃ方式から１Ｔ１Ｃ方式への移行が進められている。２Ｔ２Ｃ方式では、１個のメモリセルに２個のトランジスタ及び２個のキャパシタが設けられており、１Ｔ１Ｃ方式では、１個のメモリセルに１個のトランジスタ及び１個のキャパシタが設けられている。

強誘電体膜に大きな分極反転量を持たせる必要があるため、キャパシタ面積の縮小及び回路の１Ｔ１Ｃへの移行に際しては、通常、強誘電体膜としてＰＺＴ膜が用いられている。また、キャパシタ面積の縮小及び回路の１Ｔ１Ｃへの移行に伴い、ＰＺＴ膜を備えた強誘電体キャパシタの分極反転電圧を低くする必要もある。このための方法として、ＰＺＴ膜の薄膜化が進められている。

しかし、ＰＺＴ膜を薄膜化しても、それ以前と同じ電圧を印加すると、ＰＺＴ膜にかかる電界は大きくなり、この結果、リーク電流が増大してしまう。強誘電体キャパシタにおけるリーク電流の発生の原因は、主に、結晶粒界に存在する空隙である。

通常、ＰＺＴ膜を備えた強誘電体キャパシタの形成方法では、下部電極膜の形成、強誘電体膜の形成、強誘電体膜の結晶化、上部電極膜の形成、熱処理がこの順で行われる。この方法では、強誘電体膜の結晶化の際に、強誘電体膜の結晶が生成され、これに伴って結晶粒界に空隙が発生する。そして、上部電極膜の形成の際に、この空隙に上部電極膜が埋め込まれることにより、実効膜厚が薄くなり、リーク電流の増大が生じている。

従って、この空隙を減らすことでリーク電流を大幅に低減することができ、薄膜でも十分に実用的な低いリーク電流を得ることができる。

そこで、特許文献１（特開平１０−３２１８０９号公報）には、次のような強誘電体キャパシタの形成方法が記載されている。この方法では、先ず、スピンコート法による強誘電体膜としてのＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ）膜の塗布、乾燥及び結晶化を３回繰り返す。次に、４回目の塗布及び乾燥を行う。引き続き、６００℃で５分間の熱処理を行うことにより、ＳＢＴ膜をアモルファス又は微結晶状態とする。次いで、上部電極膜を形成し、その後、減圧雰囲気で３０分間の熱処理を行う。このような方法によれば、表面が滑らかなＳＢＴ膜（強誘電体膜）が得られる。

また、特許文献２（特開平８−７８６３６号公報）には、次のような強誘電体キャパシタの形成方法が開示されている。この方法では、先ず、スピンコート法による高誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ₃（ＢＳＴ）膜の形成、及び結晶化温度よりも低い温度での熱処理を複数回繰り返す。次に、上部電極膜を形成する。その後、結晶化温度以上の温度で熱処理を行う。

更に、特許文献３（特開平８−３１９５１号公報）には、ＰＺＴ膜を結晶化させた後に、その上に非晶質のＳｒＴｉＯ₃（ＳＴＯ）膜又はＢＳＴ膜を形成し、その後、Ｐｔ上部電極を形成する方法や、ＳＴＯ膜又はＢＳＴ膜を形成した直後に酸素中でこれらの膜を結晶化させる方法が開示されている。

また、特許文献４（特開２００１−２３７３８４号公報）には、リーク電流を低減することを目的として、次のような方法が開示されている。先ず、下部電極上に、結晶化したペロブスカイト型構造の強誘電体膜を形成する。次に、強誘電体膜上に、強誘電体膜の前駆体溶液を塗布した後、これを乾燥する。次いで、ペロブスカイト結晶化温度以下で低温アニールを行う。そして、上部電極を形成した後、ペロブスカイト結晶化温度以上の高温アニールを施す。

更に、特許文献５（特開２０００−４０７９９号公報）には、上部電極としてＰｔ膜を用いる場合に、Ｐｔの触媒作用に起因する強誘電体膜の水素劣化を抑制することを目的として、強誘電体膜と上部電極との間に、Ｐｂ、Ｐｔ及びＯを含有する層を形成する方法が開示されている。

しかしながら、特許文献１に記載の方法に関し、ＰＺＴ膜を使用した場合には、その結晶化温度がＳＢＴ膜よりも低い。このため、６００℃で５分間の熱処理を行うと、結晶が巨大化してしまい、アモルファス又は微結晶状態とすることはできず、かえって、空隙が発生してしまう。従って、特許文献１に記載の方法をＰＺＴ膜に適用しても、リーク電流を低減することはできない。

また、熱処理温度をＰＺＴ膜の結晶化温度を考慮して低下させると、空隙を低減させてリーク電流を低下させることは可能であるが、分極反転量が低下するという問題が生じてしまう。

また、特許文献２に記載の方法に関しても、上部電極膜を形成する直前では、例えその熱処理温度を結晶化温度以下としても、熱処理を行うとＰＺＴ膜の分極反転量が低下してしまう。

更に、特許文献３に記載の方法によっても、十分な分極反転量を得ることはできない。

また、特許文献４に記載の方法によれば、リーク電流を低下させることはできるものの、分極反転量の低下及びインプリント特性の悪化という現象が発生してしまう。

更に、特許文献５に記載の方法によれば、水素劣化自体を抑制することができる可能性はあるが、上部電極の剥がれが生じやすい。また、十分な反転分極量を得ることもできない。

特開平１０−３２１８０９号公報特開平８−７８６３６号公報特開平８−３１９５１号公報特開２００１−２３７３８４号公報特開２０００−４０７９９号公報

本発明の目的は、強誘電体キャパシタの分極反転量を高く維持しながらリーク電流を低減することができる半導体装置の製造方法を提供することにある。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置の製造方法では、下部電極膜を形成した後に、前記下部電極膜上に非晶質の第１の強誘電体膜を形成する。次に、前記第１の強誘電体膜の全体を非晶質の状態から結晶化した状態に変化させる。次いで、前記第１の強誘電体膜上に非晶質の第２の強誘電体膜を形成する。その後、前記第２の強誘電体膜上に、Ｐｔを含有しない上部電極膜を形成する。そして、前記第２の強誘電体膜を結晶化させる。

このような製造方法によれば、例えば、下部電極と、前記下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むようにして形成された第２の強誘電体膜と、前記第２の強誘電体膜上に形成された上部電極と、を有し、前記第２の強誘電体膜の表面には、前記第１の強誘電体膜の表面に存在するような空隙が実質的に存在しない半導体装置が得られる。

本発明によれば、分極反転量の低下を引き起こすことなくリーク電流を減少させることが可能となる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。

ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｇは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。

本実施形態では、先ず、図２Ａに示すように、シリコン基板１１の表面に素子分離絶縁膜１２を形成する。次に、所定の活性領域（トランジスタ形成領域）に、夫々不純物を選択的に導入して、ウェル（図示せず）を形成する。シリコン基板１１の導電型はｐ型又はｎ型のいずれでもよい。次いで、活性領域内に、ＬＤＤ構造のＣＭＯＳトランジスタ１３を形成する。その後、ＣＭＯＳトランジスタ１３を覆う酸化防止膜１４をＣＶＤ法により形成する。酸化防止膜１４としては、例えば厚さが２００ｎｍのＳｉＯＮ膜を形成する。続いて、酸化防止膜１４の上に、例えば厚さが６００ｎｍのＳｉＯ₂膜１５をＣＶＤ法により形成する。酸化防止膜１４及びＳｉＯ₂膜１５から第１の層間絶縁膜１６が構成される。なお、ＳｉＯ₂膜１５を形成する際には、反応ガスとして例えばＴＥＯＳ（Tetraethyl orthosilicate）を用いる。

次に、図２Ｂに示すように、第１の層間絶縁膜１６の素子分離用絶縁膜１２との界面を基準とした厚さが、例えば７８５ｎｍになるように、化学機械研磨（ＣＭＰ）法によりＳｉＯ₂膜１５を上面から研磨して平坦化する。次いで、Ｎ₂雰囲気中で、６５０℃、３０分間のアニールを行うことにより、第１の層間絶縁膜１６の脱ガスを十分に行う。

その後、図２Ｃに示すように、高周波スパッタ法により、下部電極の密着層となるＡｌ₂Ｏ₃膜１８をＳｉＯ₂膜１５上に形成する。Ａｌ₂Ｏ₃膜１８の厚さは、例えば２０ｎｍとする。

続いて、図２Ｄに示すように、Ａｌ₂Ｏ₃膜１８上に強誘電体キャパシタの下部電極となるＰｔ膜２５（下部電極膜）をスパッタ法により形成する。Ｐｔ膜２５の厚さは、例えば１５５ｎｍとする。

次に、図２Ｅに示すように、Ｐｔ膜２５上に強誘電体キャパシタの容量絶縁膜となる強誘電体膜２６を高周波スパッタ法により形成する。強誘電体膜２６の厚さは、例えば１５０ｎｍとする。この際、強誘電体膜２６は、例えば２層構造の膜として形成する。この形成方法について説明する。図３Ａ乃至図３Ｅは、強誘電体膜２６の形成方法を工程順に示す断面図である。

先ず、下部電極膜２５上に、例えば厚さが８０ｎｍで非晶質のＰＺＴ膜２６ａを高周波スパッタ法により形成する。次に、結晶化アニールを行うことにより、ＰＺＴ膜２６ａを結晶化させる。この結果、図３Ｂに示すように、ＰＺＴ膜２６ａ中に結晶粒界５１が生成される。次いで、図３Ｃに示すように、ＰＺＴ膜２６ａ上に、例えば厚さが４０ｎｍで非晶質のＰＺＴ膜２６ｂを高周波スパッタ法により形成する。続いて、図３Ｄに示すように、ＰＺＴ膜２６ｂを結晶化させることなく、ＰＺＴ膜２６ｂ上に上部電極膜２７を形成する。その後、結晶化アニールを行うことにより、ＰＺＴ膜２６ｂを結晶化させる。この結果、図３Ｅに示すように、ＰＺＴ膜２６ｂ中に結晶粒界５２が生成される。

このようにして強誘電体膜２６を形成した後には、図２Ｅに示すように、強誘電体膜２６上に上部電極膜２７を順次形成する。上部電極膜２７の形成に当たっては、第１層目のＩｒＯ_x膜を成膜した後に、急速加熱処理（アニール）を行い、その後第２層目のＩｒＯ₂膜を成膜する。その後、引き続き炉内でのアニールを行う。これは、ＩｒＯ_x膜の成膜による強誘電体膜２６の損傷を回復するための回復アニールである。また、これらのアニールにより、強誘電体膜２６が緻密化される。

このようにして強誘電体膜２６を緻密化させた後には、上部電極膜２７上に強誘電体キャパシタの上部電極のパターン形状を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして上部電極膜２７をエッチングする。この結果、図２Ｆに示すように、上部電極膜２７から上部電極２４が得られる。次に、レジストパターンを除去し、強誘電体キャパシタの容量絶縁膜のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして強誘電体膜２６をエッチングする。この結果、図２Ｆに示すように、強誘電体膜２６から容量絶縁膜２３が得られる。更に、レジストパターンを除去し、強誘電体キャパシタの下部電極のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとしてＰｔ膜２５及びＡｌ₂Ｏ₃膜１８をエッチングする。この結果、図２Ｆに示すように、Ｐｔ膜２５から下部電極２２が得られ、強誘電体キャパシタが形成される。

次いで、図２Ｇに示すように、水素によって還元されやすいＰＺＴからなる容量絶縁膜２３を水素から保護するために、Ａｌ₂Ｏ₃膜を保護膜１９としてスパッタ法により全面に形成する。保護膜１９の厚さは、例えば５０ｎｍとする。その後、第２の層間絶縁膜としてＳｉＯ₂膜２０をＣＶＤ法により全面に形成する。ＳｉＯ₂膜２０の厚さは、例えば１５００ｎｍとする。続いて、ＣＭＰによりＳｉＯ₂膜２０を平坦化する。

次いで、ＣＭＯＳトランジスタ１３のソース／ドレイン拡散層上のシリサイド層まで到達するコンタクトホール２１を、所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、ＳｉＯ₂膜２０、保護膜１９、ＳｉＯ₂膜１５及び酸化防止膜１４に形成する。

次に、レジストパターンを除去し、コンタクトホール２１内に密着層としてＴｉ膜及びＴｉＮ膜を形成した後、更にＷ膜を埋め込む。そして、これらの導電膜に対してＣＭＰを行うことにより、密着層及びＷ膜からなる導電性プラグ２８をコンタクトホール２１内に残存させる。

次いで、上部電極２４まで到達するコンタクトホール３０及び下部電極２２まで到達するコンタクトホール２９を、他の所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、ＳｉＯ₂膜２０及び保護膜１９に形成する。

その後、レジストパターンを除去し、ＣＭＯＳトランジスタ１３を構成する拡散層と上部電極２４とを接続する部分等を含むＡｌ配線３１をＳｉＯ₂膜２０上に形成する。

そして、図示しないが、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような本実施形態では、ＰＺＴ膜２６ａ中に結晶粒界５１が生成された時に、ＰＺＴ膜２６ａの表面近傍に結晶粒界５１に沿った空隙が形成される。しかし、その後にＰＺＴ膜２６ｂを形成しているため、空隙はＰＺＴ膜２６ｂにより埋め込まれる。一方、ＰＺＴ膜２６ｂについては、その結晶化を上部電極膜２７の形成後に行うため、結晶粒界５２が生成されても、空隙は実質的に形成されない。従って、リーク電流が低減される。

また、ＰＺＴ膜２６ｂの結晶化を上部電極膜２７の形成後に行うことにより、分極反転量の低下を抑制することもできる。更に、強誘電体膜２６を、互いに同じ材料からなるＰＺＴ膜２６ａ及び２６ｂから形成していることからも、高い分極反転量を得ることが可能である。但し、上部電極膜２７としてＰｔを含有するものを用いると、前述のように、剥がれが生じやすくなったり、十分な分極反転量を得られなくなったりする。従って、上部電極膜２７としては、Ｐｔを含有しないものを用いる必要がある。

また、上述の方法によって、平面視での面積が、例えば２μｍ²程度の微細な強誘電体キャパシタを形成しようとする場合、その反転分極量がウェハの中心部において低くなることがある。この結果、ファンクション不良が生ずることがある。このような場合には、上部電極膜を構成する材料、例えば酸化イリジウムの抵抗率を上げるか、上部電極膜を形成した後に行う強誘電体膜の結晶化アニールの条件をより高温及び／又は長時間とすることが好ましい。

抵抗率については、例えばその平均値を３５０μΩｃｍ〜４１０μΩｃｍとすることが好ましい。この場合、ウェハ面内のばらつきが±５％であると、抵抗率は約３３１μΩｃｍ〜４３１μΩｃｍとなる。抵抗率の調整については、例えば上部電極膜を形成する際の酸素流量を増加させたり、スパッタパワーを低下させたりすることにより、上部電極膜の抵抗率を上げることができる。但し、スパッタパワーを変化させると、抵抗率だけでなく、上部電極膜の成膜速度にも影響が及ぶため、酸素流量の増加とスパッタパワーの低下とを比較すると、酸素流量の増加の方が好ましい。なお、上部電極膜の形成に当たり、使用装置及び使用ターゲット等を変更すると、他の条件を変更していなくても、得られる膜の抵抗率が相違することがある。このような場合にも、酸素流量及び／又はスパッタパワーを調整することが好ましい。

また、結晶化アニールの条件については、例えば、アニール温度を７２５℃とする場合は、処理時間を１２０秒間以上とし、アニール温度を７５０℃とする場合は、処理時間を２０秒間以上とすることが好ましい。これらを一般化すると、その詳細は後述するが（第７の実験参照）、以下のようにして作製された基準ウェハに対して、Ａｒ雰囲気中でその表面を下向きにして急速加熱処理を行った後の、当該基準ウェハの表面のシート抵抗が１２１８Ω／□以下となる熱量が得られる条件（例えば、温度及び時間の組み合わせ）下で結晶化アニールを行うことが好ましい。ここで用いられる基準ウェハは、導電型がＮ型であり、表面の面方位が（１００）であり、抵抗率が４±１ΩｃｍであるＳｉウェハに、加速電圧を５０ｋｅＶとし、ドーズ量を１×１０¹⁴atoms/cm²として、ツイスト角度が０°、チルト角度が７°の方向からＢ⁺をイオン注入した後に、当該Ｓｉウェハの裏面に厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜を順次形成することにより、作製されたものである。

このような条件で強誘電体キャパシタを形成することにより、ウェハ面内での反転分極量のばらつきが抑制され、より一層高い歩留りで所望の特性を備えた半導体装置を得ることが可能となる。

なお、強誘電体膜の材料はＰＺＴに限定されるものではなく、例えば、ＰＺＴに、Ｃａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及び／又はＷをドーピングしたものを用いることもできる。また、ＰＺＴ系の膜以外に、ＳＢＴ系の膜やＢｉ層状系の膜を形成してもよい。また、第１の強誘電体膜と第２の強誘電体膜とで材料が異なっていてもよい。

また、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。

次に、本願発明者が実際に行った実験の結果について説明する。

（第１の実験）
第１の実験では、Ｓｉ基板を熱酸化することにより、その表面に厚さが１００ｎｍのＳｉＯ₂膜を形成した。次に、Ａｌ₂Ｏ₃ターゲットを用いたスパッタ法にて、ＳｉＯ₂膜上に厚さが２０ｎｍのＡｌ₂Ｏ₃膜を形成した。このときの条件は、パワー：２ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：室温、成膜時間：３４秒間とした。次いで、Ｐｔターゲットを用いたスパッタ法にて、Ａｌ₂Ｏ₃膜上に厚さが１５５ｎｍのＰｔ膜を形成した。このときの条件は、パワー：１ｋＷ、Ａｒ流速：１１６ｓｃｃｍ、温度：３５０℃、成膜時間：９３秒間とした。このＰｔ膜を下部電極膜とした。

続いて、図４Ａ乃至図４Ｃに示す３種の方法に基づいて強誘電体膜及び上部電極膜の形成を行った。図４Ａは、本発明の実施例に係る方法を示すフローチャートであり、図４Ｂは、第１の比較例に係る方法を示すフローチャートであり、図４Ｃは、第２の比較例に係る方法を示すフローチャートである。なお、第１の比較例は、従来の方法に相当する。

本発明の実施例では、図４Ａに示すように、上述のようにして下部電極膜を形成した後（ステップＳ１）、ＰＺＴターゲットを用いたスパッタ法にて、下部電極膜上に第１のＰＺＴ膜（ＰＺＴ膜２６ａに相当する膜）を形成した（ステップＳ２）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：２１４秒間とした。この結果、第１のＰＺＴ膜の厚さは１３０ｎｍであり、Ｐｂ量は１．１３であった。なお、このＰｂ量は、Ｐｂ、Ｚｒ、Ｔｉの組成割合に関し、Ｚｒ及びＴｉの総量を１としたときのＰｂの量（割合）を示したものである。

次に、急速加熱処理装置を用いて第１のＰＺＴ膜の結晶化を行った（ステップＳ３）。このときの条件は、温度：５８５℃、Ａｒ：１．９７５ｓｌｍ、Ｏ₂流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。

次いで、ＰＺＴターゲットを用いたスパッタ法にて、第１のＰＺＴ膜上に第２のＰＺＴ膜（ＰＺＴ膜２６ｂに相当する膜）を形成した（ステップＳ４）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：３３秒間とした。この結果、第２のＰＺＴ膜の厚さは２０ｎｍであり、Ｐｂ量は１．２４であった。

続いて、Ｉｒターゲットを用いたスパッタ法にて、第２のＰＺＴ膜上に上部電極膜としてＩｒＯ₂膜を形成した（ステップＳ５）。このときの条件は、パワー：２ｋＷ、Ａｒ：１００ｓｃｃｍ、Ｏ₂流速：５６ｓｃｃｍ、温度：２０℃、成膜時間：９秒間とした。この結果、ＩｒＯ₂膜の厚さは４７ｎｍであった。

そして、急速加熱処理装置を用いて熱処理を行うことにより、第２のＰＺＴ膜を結晶化させた（ステップＳ６）。このときの条件は、温度：７２５℃、Ａｒ流速：２ｓｌｍ、Ｏ₂流速：２０ｓｃｃｍ、加熱時間：２０秒間とした。

第１の比較例（従来例）では、図４Ｂに示すように、上述のようにして下部電極膜を形成した後（ステップＳ１１）、ＰＺＴターゲットを用いたスパッタ法にて、下部電極膜上にＰＺＴ膜を形成した（ステップＳ１２）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：２４７秒間とした。この結果、ＰＺＴ膜の厚さは１５０ｎｍであり、Ｐｂ量は１．１３であった。

次に、急速加熱処理装置を用いてＰＺＴ膜の結晶化を行った（ステップＳ１３）。このときの条件は、温度：５８５℃、Ａｒ流速：１．９７５ｓｌｍ、Ｏ₂流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。

続いて、Ｉｒターゲットを用いたスパッタ法にて、ＰＺＴ膜上に上部電極膜としてＩｒＯ₂膜を形成した（ステップＳ１４）。このときの条件は、パワー：２ｋＷ、Ａｒ流速：１００ｓｃｃｍ、Ｏ₂流速：５６ｓｃｃｍ、温度：２０℃、成膜時間：９秒間とした。この結果、ＩｒＯ₂膜の厚さは４７ｎｍであった。

そして、急速加熱処理装置を用いて熱処理を行うことにより、ＰＺＴ膜を完全に結晶化させた（ステップＳ１５）。このときの条件は、温度：７２５℃、Ａｒ流速：２ｓｌｍ、Ｏ₂流速：２０ｓｃｃｍ、加熱時間：２０秒間とした。

第２の比較例では、図４Ｃに示すように、上述のようにして下部電極膜を形成した後（ステップＳ２１）、ＰＺＴターゲットを用いたスパッタ法にて、下部電極膜上に第１のＰＺＴ膜を形成した（ステップＳ２２）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：２１４秒間とした。この結果、第１のＰＺＴ膜の厚さは１３０ｎｍであり、Ｐｂ量は１．１３であった。

次に、急速加熱処理装置を用いて第１のＰＺＴ膜の結晶化を行った（ステップＳ２３）。このときの条件は、温度：５８５℃、Ａｒ：１．９７５ｓｌｍ、Ｏ₂流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。

次いで、ＰＺＴターゲットを用いたスパッタ法にて、第１のＰＺＴ膜上に第２のＰＺＴ膜（ＰＺＴ膜２６ｂに相当する膜）を形成した（ステップＳ２４）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：３３秒間とした。この結果、第２のＰＺＴ膜の厚さは２０ｎｍであり、Ｐｂ量は１．２４であった。

その後、第２のＰＺＴ膜の結晶化を行った（ステップＳ２５）。このときの条件は、温度：５８５℃、Ａｒ流速：１．９７５ｓｌｍ、Ｏ₂流速：２５ｓｃｃｍ、加熱時間：９０秒間とした。

続いて、Ｉｒターゲットを用いたスパッタ法にて、第２のＰＺＴ膜上に上部電極膜としてＩｒＯ₂膜を形成した（ステップＳ２６）。このときの条件は、パワー：２ｋＷ、Ａｒ：１００ｓｃｃｍ、Ｏ₂流速：５６ｓｃｃｍ、温度：２０℃、成膜時間：９秒間とした。この結果、ＩｒＯ₂膜の厚さは４７ｎｍであった。

そして、急速加熱処理装置を用いて熱処理を行うことにより、第２のＰＺＴ膜を結晶化させた（ステップＳ２７）。このときの条件は、温度：７２５℃、Ａｒ流速：２ｓｌｍ、Ｏ₂流速：２０ｓｃｃｍ、加熱時間：２０秒間とした。

このようにして３種類の強誘電体キャパシタを形成した後、各強誘電体キャパシタの分極反転量及びリーク電流を測定した。分極反転量としては、上部電極膜及び下部電極膜間に３Ｖの電圧を印加したときの値を測定し、リーク電流としては、上部電極膜及び下部電極膜間に５Ｖの電圧を印加したときの値を測定した。この結果を表１に示す。

表１に示すように、本発明の実施例では、従来例に相当する第１の比較例と比べると、分極反転量を高く維持したまま、リーク電流が２桁程度低くなった。一方、第２の比較例では、第１の比較例と比べると、リーク電流は低減されたが、分極反転量が３μＣ／ｃｍ²低下してしまった。

（第２の実験）
第２の実験では、図４Ａに示す方法に従いつつ、第１のＰＺＴ膜の厚さ及び第２のＰＺＴ膜の厚さを変化させて種々の強誘電体キャパシタを作製した。このとき、第１及び第２のＰＺＴ膜の厚さは、成膜時間を変化させることにより調節し、総膜厚は１２０ｎｍに固定した。そして、第１の実験と同様に、分極反転量及びリーク電流を測定した。この結果を図５Ａ及び図５Ｂに示す。

図５Ａ及び図５Ｂに示すように、第１のＰＺＴ膜の厚さを６０ｎｍとし第２のＰＺＴ膜の厚さを６０ｎｍとした試料Ａでは、リーク電流は低かったが、分極反転量が著しく低かった。また、第１のＰＺＴ膜の厚さを１２０ｎｍとし第２のＰＺＴ膜を形成しなかった試料Ｆでは、分極反転量は高かったが、リーク電流も高くなってしまった。これらに対し、第１のＰＺＴ膜の厚さを８０ｎｍとし第２のＰＺＴ膜の厚さを４０ｎｍとした試料Ｂ、第１のＰＺＴ膜の厚さを９０ｎｍとし第２のＰＺＴ膜の厚さを３０ｎｍとした試料Ｃ、第１のＰＺＴ膜の厚さを１００ｎｍとし第２のＰＺＴ膜の厚さを２０ｎｍとした試料Ｄ、及び第１のＰＺＴ膜の厚さを１１０ｎｍとし第２のＰＺＴ膜の厚さを１０ｎｍとした試料Ｅでは、高い分極反転量が得られたと共に、リーク電流が低かった。

これらの結果より、第１のＰＺＴ膜（第１の強誘電体膜）の厚さが第２のＰＺＴ膜の厚さ以下となると、分極反転量が急激に低下し、逆に、第２のＰＺＴ膜の厚さが第１のＰＺＴ膜の厚さの５０％以下であると、高い分極反転量が得られると考えられる。従って、第２の強誘電体膜の厚さは第１の強誘電体膜の厚さの５０％以下とすることが好ましい。また、第２のＰＺＴ膜（第２の強誘電体膜）の厚さが厚いほど、リーク電流が低減されると考えられる。

（第３の実験）
第３の実験では、図４Ａに示す方法に従い、強誘電体キャパシタを作製した。ステップＳ５では、上部電極膜として面内の平均抵抗率が３３７μΩｃｍのＩｒＯ₂膜を形成した。また、ステップＳ６では、７２５℃で２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。この結果を図６に示す。なお、図６では、下側にオリフラがある。これは、以下の面内分布を示す図でも同様である。

図６に示すように、ウェハの中心部に分極反転量が低い領域が集中した。分極反転量の最大値（５４４．９ｆＣ／セル）と最小値（２３９．３ｆＣ／セル）との差は約３０６ｆＣ／セルであった。また、分布３σの値は１８２ｆＣ／セルと高くなった。

（第４の実験）
第４の実験でも、図４Ａに示す方法に従い、強誘電体キャパシタを作製した。ステップＳ５では、ＤＣスパッタ装置を用いて、出力：２ｋＷ、Ａｒガス流量：１００ｓｃｃｍ、Ｏ₂ガス流量：６０ｓｃｃｍ、成膜温度：２０℃、成膜時間：９秒間の条件下で、上部電極膜として面内の平均抵抗率が４０９μΩｃｍのＩｒＯ₂膜をスパッタ法で形成した。また、ステップＳ６では、７２５℃で２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。この結果を図７に示す。

図７に示すように、図６に示す結果と比較すると、ウェハの中心部における分極反転量が上昇し、周辺部における分極反転量が低下した。この結果、分極反転量の面内分布の均一性が向上した。即ち、分極反転量の最大値（５２２．９ｆＣ／セル）と最小値（４３９．５ｆＣ／セル）との差が約８３ｆＣ／セルと低下し、また、分布３σの値も８１ｆＣ／セルと低下した。

（第５の実験）
第５の実験でも、図４Ａに示す方法に従いつつ、ステップＳ６の熱処理の条件を変更しながら２種類の強誘電体キャパシタを作製した。一方では、熱処理の条件を、温度：７２５℃、時間：１２０秒間とし、他方では、熱処理の条件を、温度：７５０℃、時間：２０秒間とした。また、ステップＳ５では、上部電極膜として面内の平均抵抗率が３３７μΩｃｍのＩｒＯ₂膜を形成した。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。これらの結果を、夫々図８及び図９に順に示す。

図８に示すように、熱処理の条件を、温度：７２５℃、時間：１２０秒間とした場合には、図６に示す結果と比較すると、ウェハの中心部における分極反転量が上昇し、周辺部における分極反転量が低下した。この結果、分極反転量の面内分布の均一性が向上した。即ち、分極反転量の最大値（５２０ｆＣ／セル）と最小値（４３５ｆＣ／セル）との差が８５ｆＣ／セルと低下し、また、分布３σの値も７５ｆＣ／セルと低下した。

同様に、熱処理の条件を、温度：７５０℃、時間：２０秒間とした場合にも、図９に示すように、図６に示す結果と比較すると、ウェハの中心部における分極反転量が上昇し、周辺部における分極反転量が低下した。この結果、分極反転量の面内分布の均一性が向上した。即ち、分極反転量の最大値（５１５ｆＣ／セル）と最小値（４０７ｆＣ／セル）との差が１０８ｆＣ／セルと低下し、また、分布３σの値も８１ｆＣ／セルと低下した。

（第６の実験）
第６の実験では、図４Ａに示す方法に従いつつ、ステップＳ６の熱処理の条件を変更しながら６種類の強誘電体キャパシタを作製した。即ち、熱処理の温度を７２５℃又は７５０℃とし、熱処理の時間を２０秒間、６０秒間又は１２０秒間とした。また、ステップＳ５では、上部電極膜として面内の平均抵抗率が３３７μΩｃｍのＩｒＯ₂膜を形成した。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布３σを求めた。この結果を図１０に示す。

図１０に示すように、熱処理温度を７２５℃とした場合には、熱処理時間によって分布３σが大きく変動し、分布３σを好ましい１００ｆＣ／セル以下にするためには、１２０秒間以上の熱処理を行う必要があると考えられる。一方、熱処理温度を７５０℃とした場合には、熱処理時間に拘わらず、２０秒間以上であれば、分布３σは１００ｆＣ／セル以下となった。

従って、ステップＳ６の熱処理では、熱処理温度を７２５℃とする場合は、熱処理時間を１２０秒間以上とし、７５０℃とする場合は、熱処理時間を２０秒間以上とすることにより、十分な熱量が強誘電体キャパシタに与えられ、分極反転量の面内分布の均一性がより好ましい状態になるといえる。

（第７の実験）
第７の実験では、第６の実験で得られた温度及び時間の範囲をより一般化するための実験及び検討を行った。

先ず、導電型がＮ型であり、表面の面方位が（１００）であり、抵抗率が４±１ΩｃｍであるＳｉウェハを用意した。次に、このＳｉウェハに、加速電圧を５０ｋｅＶとし、ドーズ量を１×１０¹⁴atoms/cm²として、ツイスト角度が０°、チルト角度が７°の方向からＢ⁺をイオン注入した。次いで、このＳｉウェハの裏面に、厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜を順次形成することにより、基準ウェハを作製した。その後、この基準ウェハに対して、Ａｒ雰囲気中でその表面を下向きにして、即ちＰｔ膜が形成された面を上向きにして急速加熱処理を行った。この急速加熱処理では、第６の実験と同様に、熱処理の温度を７２５℃又は７５０℃とし、熱処理の時間を２０秒間、６０秒間又は１２０秒間とした。そして、各試料のシート抵抗を測定した。各試料における最大のシート抵抗を図１１に示す。

図１１に示すように、熱処理中の熱量が低いほど、シート抵抗が高くなった。つまり、処理温度が低いほど、処理時間が短いほど、ウェハに与えている熱量は少なく、これに伴ってシート抵抗が高くなった。

また、図１２に、基準ウェハのシート抵抗と、分極反転量の面内分布３σとの関係を示す。なお、基準ウェハのシート抵抗は、Ａｒ中での熱処理を行った後に行った測定により得られた値であり、分極反転量の面内分布３σは、Ａｒガス及びＯ₂ガスの混合ガス中で熱処理を行った後に行った測定により得られた値であり、互いの雰囲気ガスは相違している。但し、この相違は熱量に影響を及ぼすものではない。

図１２に示すように、分極反転量の面内分布３σは、シート抵抗が１２１８Ω／□以下のときに最小となると共に、一定となった。つまり、基準ウェハに対して、その表面のシート抵抗が１２１８Ω／□以下となるような熱量を、上部電極膜を形成した後の熱処理で強誘電体キャパシタに与えることにより、１００ｆＣ／セル以下の分極反転量の面内分布３σを得ることができるといえる。

（第８の実験）
第８の実験でも、図４Ａに示す方法に従い、強誘電体キャパシタを作製した。ステップＳ５では、第４の実験と同様にして、上部電極膜として面内の平均抵抗率が４０９μΩｃｍのＩｒＯ₂膜を形成した。また、ステップＳ６では、第５の実験と同様にして、７２５℃で１２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、分極反転量の面内分布の測定を行った。この結果を図１３に示す。

図１３に示すように、ウェハ中心部での分極反転量の低い領域はほとんど消失し、分極反転量の面内分布の均一性が著しく向上した。即ち、分極反転量の最大値（５８０．５ｆＣ／セル）と最小値（５３５．８ｆＣ／セル）との差が約４５ｆＣ／セルと低下し、また、分布３σの値も３３ｆＣ／セルＣｅｌｌと低下した。このように、第８の実験では、図６に示す結果だけでなく、図７や図８に示す結果と比較しても、更に分布の均一性が改善された。また、分極反転量の絶対値自体も大きくなった。

（第９の実験）
第９の実験でも、図４Ａに示す方法に従いつつ、上部電極膜（ＩｒＯ₂膜）の面内の平均抵抗率を変化させながら強誘電体キャパシタを作製した。ステップＳ６では、第５の実験と同様にして、７２５℃で１２０秒間の熱処理を行った。強誘電体キャパシタの平面形状は、1.15μm×1.8μmの長方形とした。そして、上部電極膜の面内の平均抵抗率と分極反転量の面内分布３σとの関係を求めた。この結果を図１４に示す。

図１４に示すように、平均抵抗率が３５０〜４１０μΩｃｍの範囲で、分極反転量の分布３σは８０ｆＣ／セル以下となり、良好な分布が得られた。なお、本実験ではウェハ面内での抵抗率のばらつきは±５％であった。このため、ウェハ面内でのばらつきを考慮すると、上部電極膜の抵抗率を、ウェハ面内の各点において３３１〜４３１μΩｃｍとすることが好ましい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
下部電極膜を形成する工程と、
前記下部電極膜上に非晶質の第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜を結晶化させる工程と、
前記第１の強誘電体膜上に非晶質の第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜上に、Ｐｔを含有しない上部電極膜を形成する工程と、
前記第２の強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２）
前記第１の強誘電体膜と前記第２の強誘電体膜とを、互いに同じ材料を用いて形成することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記第１及び第２の強誘電体膜として、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（０≦ｘ≦１）膜、又はこれにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素をドーピングした膜を形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記第２の強誘電体膜の厚さを前記第１の強誘電体膜の厚さの５０％以下とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）
前記第１及び第２の強誘電体膜を、スパッタ法により形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。

（付記６）
前記上部電極膜として、酸化イリジウム膜を形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。

（付記７）
前記第１及び第２の強誘電体膜として、結晶化後の構造がペロブスカイト型構造となる膜を形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。

（付記８）
前記上部電極膜として、平均抵抗率が３５０μΩｃｍ乃至４１０μΩｃｍの膜を形成することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。

（付記９）
前記上部電極膜として、各点の抵抗率が３３１μΩｃｍ乃至４３１μΩｃｍの膜を形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０）
前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７２５℃で１２０秒間以上の熱処理を行う工程を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。

（付記１１）
前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７５０℃で２０秒間以上の熱処理を行う工程を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。

（付記１２）
前記第２の強誘電体膜を結晶化させる工程は、
導電型がＮ型であり、表面の面方位が（１００）であり、抵抗率が４±１ΩｃｍであるＳｉウェハに、加速電圧を５０ｋｅＶとし、ドーズ量を１×１０¹⁴ａｔｏｍｓ／ｃｍ²として、ツイスト角度が０°、チルト角度が７°の方向からＢ⁺をイオン注入した後に、当該Ｓｉウェハの裏面に厚さが２０ｎｍのＴｉ膜及び厚さが１８０ｎｍのＰｔ膜を順次形成することにより作製された基準ウェハに対して、Ａｒ雰囲気中でその表面を下向きにして急速加熱処理を行った後の、当該基準ウェハの表面のシート抵抗が１２１８Ω／□以下となる熱量が得られる条件下で、
前記第２の強誘電体膜に対して、熱処理を行う工程を有することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。

（付記１３）
下部電極と、
前記下部電極上に形成された第１の強誘電体膜と、
前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むようにして形成された第２の強誘電体膜と、
前記第２の強誘電体膜上に形成された上部電極と、
を有し、
前記第２の強誘電体膜の表面には、前記第１の強誘電体膜の表面に存在するような空隙が実質的に存在しないことを特徴とする半導体装置。

（付記１４）
前記第１及び第２の強誘電体膜は、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（０≦ｘ≦１）膜、又はこれにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素がドーピングされた膜であることを特徴とする付記１３に記載の半導体装置。

（付記１５）
前記第２の強誘電体膜の厚さは、前記第１の強誘電体膜の厚さの５０％以下であることを特徴とする付記１３又は１４に記載の半導体装置。

（付記１６）
前記上部電極は、Ｐｔを含有しないことを特徴とする付記１３乃至１５のいずれか１項に記載の半導体装置。

（付記１７）
前記上部電極は、酸化イリジウムを含有することを特徴とする付記１３乃至１６のいずれか１項に記載の半導体装置。

（付記１８）
前記上部電極の平均抵抗率は、３５０μΩｃｍ乃至４１０μΩｃｍであることを特徴とする付記１３乃至１７のいずれか１項に記載の半導体装置。

（付記１９）
前記上部電極の各点の抵抗率は、３３１μΩｃｍ乃至４３１μΩｃｍであることを特徴とする付記１３乃至１７のいずれか１項に記載の半導体装置。

（付記２０）
前記第１及び第２の強誘電体膜の結晶化後の構造は、ペロブスカイト型構造であることを特徴とする付記１３乃至１９のいずれか１項に記載の半導体装置。

本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。図２Ａに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｂに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｃに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｄに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｅに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｆに引き続き、実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。強誘電体膜２６の形成方法を工程順に示す断面図である。図３Ａに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。図３Ｂに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。図３Ｃに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。図３Ｄに引き続き、強誘電体膜２６の形成方法を工程順に示す断面図である。強誘電体膜及び上部電極膜の形成方法の例を示すフローチャートである。強誘電体膜及び上部電極膜の形成方法の他の例を示すフローチャートである。強誘電体膜及び上部電極膜の形成方法の更に他の例を示すフローチャートである。分極反転量及びリーク電流を示すグラフである。リーク電流を示すグラフである。第３の実験の結果を示す図である。第４の実験の結果を示す図である。第５の実験の結果を示す図である。同じく、第５の実験の結果を示す図である。処理時間と分極反転量の面内分布３σとの関係を示すグラフである。処理時間とシート抵抗との関係を示すグラフである。基準ウェハのシート抵抗と分極反転量の面内分布３σとの関係を示すグラフである。第８の実験の結果を示す図である。抵抗率と分極反転量の面内分布３σとの関係を示すグラフである。

符号の説明

１：強誘電体キャパシタ
２：ＭＯＳトランジスタ
３：ビット線
４：ワード線
５：プレート線
２５：下部電極膜
２６ａ、２６ｂ：ＰＺＴ膜
２７：上部電極膜
５１、５２：結晶粒界

Claims

下部電極膜を形成する工程と、
前記下部電極膜上に非晶質の第１の強誘電体膜を形成する工程と、
次に、前記第１の強誘電体膜の全体を非晶質の状態から結晶化した状態に変化させる工程と、
次に、前記第１の強誘電体膜上に非晶質の第２の強誘電体膜を形成する工程と、
次に、前記第２の強誘電体膜上に、Ｐｔを含有しない上部電極膜を形成する工程と、
次に、前記第２の強誘電体膜を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
前記第１の強誘電体膜と前記第２の強誘電体膜とを、互いに同じ材料を用いて形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１及び第２の強誘電体膜として、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃（０≦ｘ≦１）膜、又はこれにＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素をドーピングした膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記第２の強誘電体膜の厚さを前記第１の強誘電体膜の厚さの５０％以下とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
前記上部電極膜として、酸化イリジウム膜を形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
前記上部電極膜として、平均抵抗率が３５０μΩｃｍ乃至４１０μΩｃｍの膜を形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７２５℃で１２０秒間以上の熱処理を行う工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
前記第２の強誘電体膜を結晶化させる工程は、前記第２の強誘電体膜に対して、７５０℃で２０秒間以上の熱処理を行う工程を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。