JP5552916B2

JP5552916B2 - 半導体装置の製造方法

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Publication number: JP5552916B2
Application number: JP2010139765A
Authority: JP
Inventors: 文生王; 智三原; 亘中村; 知広高松; 純一渡邉; 大祐三浦; あまね井上
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-06-18
Filing date: 2010-06-18
Publication date: 2014-07-16
Anticipated expiration: 2030-06-18
Also published as: JP2012004448A

Description

本発明は、半導体装置の製造方法に関し、例えば、下部電極と上部電極との間に形成された誘電体膜を備える半導体装置の製造方法に関する。

強誘電体のヒステリシス特性を利用する半導体装置が実用化されている。例えば、ＦｅＲＡＭ（Ferroelectric Random Access Memory）は、強誘電体キャパシタのヒステリシス特性を利用し、情報を不揮発的に記憶する。

強誘電体キャパシタの製造方法として、下部電極上に非晶質な第１強誘電体膜を形成した後、第１強誘電体膜を結晶化させる。その後、第１強誘電体膜上に非晶質な第２強誘電体膜を形成する。第２強誘電体上に上部電極を形成する。その後、第２強誘電体膜を結晶化させる方法が知られている。これにより、分極反転量を高く維持したままリーク電流を抑制できる。

特開２００６−３１８９４１号公報

強誘電体キャパシタに電圧を複数回印加するストレスサイクルを行なうと、反転電荷量が減少することがある。ストレスサイクルを経ることよる反転電荷量の劣化特性を耐疲労特性という。一般的には、ストレスサイクルを行なっても反転電荷量は変化しないことが好ましい。すなわち、耐疲労特性が高いことが好ましい。しかしながら、例えば強誘電体キャパシタを用いたＦｅＲＡＭにおいては、一定のストレスサイクルを経るとＦｅＲＡＭとして機能しないことが好ましいアプリケーションがある。例えば、セキュリティ品として用いる場合、使用が終わった後も情報の読み出しが可能な場合、セキュリティの問題が生じる場合がある。そこで、反転電荷量が一定以上変化するストレスサイクルの回数を制御できることが求められる。このように耐疲労特性を制御できることが求められる。しかしながら、耐疲労特性の制御にともない、キャパシタのリーク電流の増加等キャパシタ特性が劣化することは好ましくない。

本半導体装置の製造方法は、キャパシタ特性の劣化を抑制し、かつ耐疲労特性を制御可能とすることを目的とする。

例えば、半導体基板の上方に下部電極を形成する工程と、前記下部電極上にＰＺＴを含む第１誘電体膜を形成する工程と、前記第１誘電体膜を形成した後に、酸化性ガスを含む雰囲気中で６０５℃以上かつ６５０℃以下の温度において熱処理することにより、前記第１誘電体膜を結晶化する工程と、前記第１誘電体膜を結晶化する工程の後、前記第１誘電体膜上にＰＺＴを含む非晶質な第２誘電体膜を形成する工程と、前記第２誘電体膜を形成した後に熱処理を行なわず上部電極の少なくとも一部の層を形成する工程と、前記上部電極の少なくとも一部の層を形成した後に酸化性ガスを含む雰囲気で熱処理することにより、前記第２誘電体膜を結晶化する工程と、前記第２誘電体膜および前記第１誘電体膜の側面が露出するように、前記第２誘電体膜および前記第１誘電体膜をエッチングする工程と、前記エッチングする工程の後、前記側面が露出した状態において酸化性ガスを含む雰囲気中で５５０℃以上かつ７００℃以下の温度で熱処理する工程と、を含み、前記第２誘電体膜の膜厚は前記第１誘電体膜の膜厚の３０％以上かつ８０％以下であることを特徴とする半導体装置の製造方法を用いる。

本半導体装置の製造方法によれば、キャパシタ特性の劣化を抑制し、かつ耐疲労特性を制御可能とすることができる。

図１（ａ）から図１（ｄ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。図４は、第１誘電体膜の結晶化熱処理の温度を変えて耐疲労特性を評価した結果を示す図である。図５は、図２（ｃ）におけるキャパシタ膜の側面が露出した状態での熱処理の温度を変えて対疲労特性を評価した結果を示す図である。図６は、サンプルＡ〜Ｉにおけるストレスサイクルに対する反転電荷量を測定した結果を示す図である。図７は、図１（ａ）において密着層形成後の熱処理の有無による耐疲労特性を示す図である。図８は、図１（ｂ）において下部電極膜形成後の熱処理の有無による対疲労特性を示す図である。図９は、実施例２に係る半導体装置の断面図である。図１０は、実施例３に係る半導体装置の断面図である。

以下、図面を参照し実施例について説明する。

強誘電体膜であるキャパシタ膜内の酸素欠損が多くなると耐疲労特性は低くなる。しかしながら、リーク電流が増大する等のキャパシタ特性が劣化する。このように、キャパシタの特性を劣化させず耐疲労特性を制御することは難しい。実施例１においては、後述するように、強誘電体膜としてＰＺＴ膜を用い、ＰＺＴ膜内の中のＰｂを欠損させた状態でキャパシタ膜のうち下層の第１誘電体膜に対する上層の第２誘電体膜の膜厚を３０％以上とすることにより、リーク電流が増大することなく耐疲労特性を制御することができる。Ｐｂを欠損させるためには、ＰＺＴ膜が露出した状態で熱処理することが好ましい。そこで、以下に説明するように、強誘電体膜が露出した状態での熱処理温度を規定した。

まず、実施例１における半導体層値の製造方法について説明する。図１（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）のように、半導体基板１０上に、全面に絶縁膜１２を形成する。実施例１においては、絶縁膜１２は、ＴＥＯＳ（Tetra Ethoxy Silane）ガスを用いたＣＶＤ（Chemical Vapor Deposition）法を用い成膜された酸化シリコン膜である。絶縁膜１２上に全面に密着層１４を形成する。実施例１においては、密着層１４は、膜厚が２０ｎｍの酸化アルミニウム膜であり、スパッタリング法を用い形成する。密着層１４は、下部電極１６と絶縁膜１２とを密着させる機能を有する。

図１（ｂ）のように、密着層１４を形成した後に熱処理を行なわず、密着層１４上に全面に下部電極１６を形成する。実施例１においては、下部電極１６は、膜厚が１５０ｎｍのＰｔ（プラチナ）膜でありスパッタリング法を用い形成する。Ｐｔ膜の成膜条件は、基板温度が３５０℃、スパッタリングガスがＡｒ、成膜室内の圧力が１Ｐａ、印加電力が０．３ｋＷである。下部電極１６は、Ｉｒ膜、Ｒｕ膜、酸化Ｒｕ膜、酸化ＳｒＲｕ膜を用いることもできる。Ｐｔ膜の膜厚は５０ｎｍ〜１５０ｎｍとすることができる。下部電極１６形成後熱処理を行なわず、非晶質の貴金属酸化物膜１７を形成する。実施例１においては、貴金属酸化物膜１７は、膜厚が３ｎｍの酸化プラチナ膜をスパッタリング法を用い形成する。貴金属酸化物膜１７は、下部電極１６の結晶性が十分に均一でない場合も均一な第１誘電体膜を得るための膜である。また、第１誘電体膜および第２誘電体膜を結晶化させる熱処理の際に、貴金属酸化物膜１７内の酸素で第１誘電体膜の酸素欠損を補うことができる。貴金属酸化物膜１７は、下部電極１６に含まれる貴金属の酸化物であることが好ましい。貴金属酸化物膜１７は、熱処理により還元され下部電極１６の一部となるため、以降の図では、貴金属酸化物膜１７は図示していない。

図１（ｃ）のように、熱処理を行なわず、下部電極１６上にＰＺＴ（チタン酸ジルコン酸鉛：ＰｂＺｒ_ｘＴｉ_１−ｘＯ_３）を含む第１誘電体膜１８を全面に形成する。実施例１においては、第１誘電体膜１８は、Ｃａ、Ｓｒ、Ｌａが添加されたＰＺＴ膜（ＣＳＬＰＺＴ膜）であり、高周波スパッタリング法を用い形成する。膜厚ｔ１を変えてサンプルを作製した。第１誘電体膜１８の成膜条件は、ターゲットがＣＳＬＰＺＴ、基板温度が５０℃である。基板温度は、３０℃以上１００℃以下が好ましい。基板温度が３０℃未満の場合、ＰＺＴ膜の（１００）配向が大きくなり結晶性が不均一になりやすいためである。また、基板温度が１００℃より大きい場合、ＰＺＴ膜の（１０１）配向および（１００）配向が多くなり（１１１）配向が少なくなるため良好な電気特性のキャパシタが得られないためである。第１誘電体膜１８は、ＭＯＣＶＤ（Metal Organic CVD）法、ゾル・ゲル法、有機金属分解法、化学溶液堆積法を用い形成してもよい。また、第１誘電体膜１８はＰＺＴを含む膜であればよい。

ＰＺＴ膜に添加されたＣａは、キャパシタの抗電界を小さくするのに寄与する。Ｓｒは、インプリントによるヒステリシス特性の劣化を抑制する。Ｌａはキャパシタのリーク電流を抑制する。Ｃａ、ＳｒおよびＬａは、第２誘電体膜と上部電極との界面を良好な状態とする。しかし、Ｃａ、ＳｒおよびＬａが多い場合、反転電荷量が小さくなってしまう。よって、第１および第２誘電体膜中のＣａ、ＳｒおよびＬａの総添加量は、１０％以下であることが好ましい。

次に、酸化性ガスを含む雰囲気中で熱処理することにより、第１誘電体膜１８を結晶化する。第１誘電体膜１８をスパッタした状態では、第１誘電体膜１８は非晶質であり、熱処理することにより、第１誘電体膜１８が結晶化する。さらに、ＰＺＴ膜から酸素が脱離しないように酸化性ガスを用い熱処理する。実施例１では、熱処理は、ＲＴＡ（Rapid Thermal Anneal）法を用い、基板温度が６２０℃、熱処理時間が９０秒で熱処理を行なう。酸化性ガスとしては酸素とアルゴンの混合ガスを用い、酸素の流量を２５ｓｃｃｍ、アルゴンの流量を１９８０ｓｃｃｍとする。酸化性ガスはその他の酸化性ガスでもよく、熱処理方法はＲＴＡ以外の方法でもよい。熱処理温度が高すぎるとＰＺＴの結晶が大きくなりすぎてしまい、反転電荷量の低下およびリーク電流の増加を招く。そこで、熱処理温度は６５０℃以下であることが好ましい。

図１（ｄ）のように、第１誘電体膜１８上にＰＺＴを含む非晶質な第２誘電体膜２０を全面に形成する。実施例１においては、第１誘電体膜１８は、Ｃａ、Ｓｒ、Ｌａが添加されたＰＺＴ膜であり、高周波スパッタリング法を用い形成する。膜厚ｔ２を変えてサンプルを作製した。第２誘電体膜２０の成膜条件は、第１誘電体膜１８と同じである。第１誘電体膜１８と第２誘電体膜２０とからキャパシタ膜３０が形成される。

図２（ａ）のように、第２誘電体膜２０を形成した後に熱処理を行なわず、第２誘電体膜２０上に第１導電膜２２（上部電極の少なくとも一部の層）を全面に形成する。実施例１では、第１導電膜２２は、膜厚が２５ｎｍの酸化イリジウム（ＩｒＯ_ｘ）膜であり、反応性スパッタリング法を用い形成する。ターゲットはイリジウム、成膜ガスは酸素とアルゴンの混合ガスを用いる。酸化イリジウム膜の成膜条件は、基板温度が３００℃、成膜時間が８秒、成膜室内圧力が２．０Ｐａ、アルゴンの流量が１４０ｓｃｃｍ、酸素の流量が６０ｓｃｃｍ、スパッタパワーが１ｋＷである。基板温度を１５０℃〜３５０℃程度と高温とするため、第１導電膜２２は成膜時点で結晶化している。

次に、酸化性ガスを含む雰囲気中で熱処理することにより、第２誘電体膜２０を結晶化する。さらに、第１誘電体膜１８の結晶性をさらに高める。さらに、第２誘電体膜２０から結晶粒から導電性酸化膜が成長する。これにより、第２誘電体膜２０と第１導電膜２２との界面が平坦化される。よって、キャパシタの電気的特性が向上する。熱処理時に酸化性ガスを用いることにより、第１導電膜２２を介し、第１誘電体膜１８および第２誘電体膜２０に酸素が供給される。これにより、第１誘電体膜１８、第２誘電体膜２０および第１導電膜２２の酸素欠損が補償される。また、この熱処理により、第２誘電体膜２０と第１導電膜２２との密着性を向上させることもできる。

実施例１では、ＲＴＡ法を用い、基板温度が７２５℃、熱処理時間が９０秒で熱処理を行なう。酸化性ガスとしては酸素とアルゴンの混合ガスを用い、酸素の流量を２５ｓｃｃｍ、アルゴンの流量を１５００ｓｃｃｍとする。酸化性ガスはその他の酸化性ガスでもよく、熱処理方法もＲＴＡ以外の方法でもよい。

キャパシタのリーク電流のウエハ面内均一性を高めるため、基板温度は７００℃〜７５０℃が好ましい。７１０℃〜７４０℃であることがより好ましい。また、アルゴンガスの流量は１５００ｓｃｃｍ〜３０００ｓｃｃｍが好ましい。酸素ガス流量が大きいと、酸化イリジウムが異常成長する。一方、酸素ガス流量が小さいと第１誘電体膜１８および第２誘電体膜２０内の酸素欠損が生じてしまう。よって、酸素ガス流量は、１０ｓｃｃｍ〜１００ｓｃｃｍが好ましい。

図２（ｂ）のように、第１導電膜２２上に第２導電膜２４を全面に形成する。第１導電膜２２と第２導電膜２４とにより上部電極３２が形成される。実施例１では、第２導電膜２４は、膜厚が１５０ｎｍの酸化イリジウム（ＩｒＯ_ｙ）膜であり、反応性スパッタリング法を用い形成する。ターゲットはイリジウム、成膜ガスは酸素とアルゴンの混合ガスを用いる。酸化イリジウム膜の成膜条件は、基板温度が５℃、成膜時間が５９秒、成膜室内圧力が０．８Ｐａ、アルゴンの流量が１００ｓｃｃｍ、酸素の流量が１００ｓｃｃｍ、スパッタパワーが１ｋＷである。

第２導電膜２４の酸化イリジウム（ＩｒＯ_ｙ）膜のＯ組成ｙは、第１導電膜２２の酸化イリジウム（ＩｒＯｘ）膜のＯ組成ｘより大きいことが好ましい。これにより、第２導電膜２４が水素の拡散をより抑制し、後の工程により、キャパシタ膜３０が水素により還元されることを抑制できる。さらに、酸化イリジウム組成は化学量論的な組成であるｙ＝２であることが好ましい。ｙ＝２の酸化イリジウムは、水素に対して触媒作用を奏することがなく、キャパシタ膜３０が水素により還元されることを抑制することができる。

第２導電膜２４の膜厚は７０ｎｍ〜２００ｎｍが好ましい。上部電極３２の膜厚を十分な厚さとすることにより、以後の工程によりキャパシタ膜３０にダメージが加わることを抑制できる。

図２（ｃ）を参照し、上部電極３２上にＴｉＮ膜およびフォトレジストを形成する。形成したフォトレジストおよびＴｉＮ膜をマスクに上部電極３２をドライエッチングする。フォトレジストおよびＴｉＮ膜を剥離後、酸化性ガスを含む雰囲気中で熱処理する。この熱処理はキャパシタ膜３０内の酸素欠損を抑制する目的である。実施例１では、基板温度が６５０℃、熱処理温度が４０分で熱処理する。基板温度は６００℃〜７００℃、熱処理時間は３０分〜１２０分が好ましい。再びフォトレジストを形成し、フォトレジストをマスクに第２誘電体膜２０および第１誘電体膜１８の側面が露出するように、キャパシタ膜３０をエッチングする。

次に、キャパシタ膜３０の側面が露出した状態で、酸化性ガスを含む雰囲気中で熱処理する。この熱処理は、キャパシタ膜３０のダメージ回復と酸素欠損の抑制を目的としている。実施例１では、酸化性ガスとして酸素ガスを用い、基板温度が６５０℃、熱処理温度が６０分で熱処理する。酸素ガス流量は２０Ｓｌｍを用いた。この熱処理は、酸素と不活性ガス（例えば、アルゴン）の混合ガス雰囲気中において行なってもよい。

図３（ａ）のように、下部電極１６上、キャパシタ膜３０側面および上部電極３２を保護する保護膜２６を形成する。実施例１では、保護膜２６は、膜厚が５０ｎｍ酸化アルミニウムであり、スパッタリング法を用い形成する。保護膜２６としては、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化タンタル膜、窒化アルミニウム膜または酸窒化アルミニウム膜を用いることもできる。次に、酸化性ガスを含む雰囲気中で熱処理する。この熱処理はキャパシタ膜３０内の酸素欠損を抑制する目的である。実施例１では、酸化性ガスとして酸素ガスを用い、基板温度が５５０℃、熱処理温度が６０分で熱処理する。酸素ガス流量は２０Ｓｌｍを用いた。この熱処理は、酸素と不活性ガス（例えば、アルゴン）の混合ガス雰囲気中において行なってもよい。基板温度は４００℃〜６００℃、熱処理時間は３０分〜１２０分が好ましい。

フォトレジストをマスクに、保護膜２６、下部電極１６、密着膜１４をエッチングする。フォトレジストを剥離する。次に、酸化性ガスを含む雰囲気中で熱処理する。この熱処理はフォトレジストの塗布剥離等のパターニング工程に吸着した水分や不純物を除去する目的である。また、酸化性ガス中において熱処理するためキャパシタ膜３０の酸素欠損を抑制する。実施例１では、酸化性ガスとして酸素ガスを用い、基板温度が６５０℃、熱処理温度が４０分で熱処理する。酸素ガス流量は２０Ｓｌｍを用いた。この熱処理は、酸素と不活性ガス（例えば、アルゴン）の混合ガス雰囲気中において行なってもよい。基板温度は６００℃〜７００℃、熱処理時間は３０分〜１２０分が好ましい。基板温度は６４０℃〜６６０℃であることがより好ましい。

図３（ｂ）のように、絶縁膜１２および保護膜２６上に保護膜２８を形成する。実施例１では、保護膜２８は、膜厚が２０ｎｍの酸化アルミニウムであり、スパッタリング法を用い形成する。保護膜２８としては、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化タンタル膜、窒化アルミニウム膜または酸窒化アルミニウム膜を用いることもできる。酸化性ガスを含む雰囲気中で熱処理する。この熱処理はキャパシタ膜３０内の酸素欠損の抑制およびダメージ回復が目的である。実施例１では、酸化性ガスとして酸素ガスを用い、基板温度が６５０℃、熱処理温度が６０分で熱処理する。酸素ガス流量は２０Ｓｌｍを用いた。この熱処理は、酸素と不活性ガス（例えば、アルゴン）の混合ガス雰囲気中において行なってもよい。基板温度は５００℃〜７００℃、熱処理時間は３０分〜１２０分が好ましい。

図３（ｃ）のように、保護膜２８を覆うように絶縁膜４０を形成する。絶縁膜４０はＴＥＯＳ法を用い形成する。絶縁膜４０内に上部電極３２および下部電極１６に達するコンタクトホールを形成する。コンタクトホール内に、ＴｉＷ膜およびＷ膜を含む導電プラグ４２を形成する。絶縁膜４０上に、導電プラグ４２に接続する配線４４を形成する。配線４４は、ＡｌＣｕ合金を含む。以上により、強誘電体膜を用いキャパシタが完成する。以降の実験において、キャパシタサイズは、５０μｍ×５０μmである。

前述のように、ＰＺＴ膜中のＰｂを欠損させた状態で第１誘電体膜１８と第２誘電体膜２０との膜厚の比を最適化するため、ＰＺＴ膜が露出した状態での熱処理温度を定めた。ＰＺＴ膜が露出した状態での熱処理は、第１誘電体膜１８の結晶化熱処理（図１（ｃ））、キャパシタ膜３０の側面が露出した状態での熱処理(図２（ｃ）)である。第２誘電体膜２０形成後は熱処理することなく第１導電膜２２を形成し熱処理している。よって、この熱処理は、Ｐｂの欠損にはあまり影響しない。同様に、保護膜２６を形成した後の熱処理（図３（ａ）および図３（ｂ））における熱処理は、Ｐｂの欠損にはあまり影響しない。

図４は、第１誘電体膜１８の結晶化熱処理（図１（ｃ）の熱処理）の温度を変えて耐疲労特性を評価した結果を示す図である。反転電荷両は初期値で規格化している。図４のサンプルでは、第１誘電体膜１８および第２誘電体膜２０の膜厚がそれぞれ９０ｎｍおよび１５ｎｍとした。第１誘電体膜１８の結晶化熱処理の時間は９０秒、図２（ｃ）におけるキャパシタ膜３０の側面が露出した状態での熱処理温度は３５０℃、時間は６０分である。

図４のストレスサイクルは９０℃で行い、印加電圧は５Ｖである。このように、後述する図６よりは厳しい条件でストレスサイクル試験を行った。図４より、熱処理温度が高くなると、耐疲労特性は悪くなる。熱処理温度が５９５℃〜６０５℃では耐疲労特性は余り変わらないが、６０５℃を越えると耐疲労特性は急激に悪くなる。熱処理温度が６２０℃以上では耐疲労特性は悪い状態でほとんど変わらない。熱処理温度とともに耐疲労特性が悪くなるのは、第１誘電体膜１８中のＰｂが欠損するためと考えられる。図４の結果より、Ｐｂを欠損させるには、第１誘電体膜１８の熱処理温度は６０５℃以上であることが好ましい。さらに、６１０℃以上であることが好ましい。より好ましくは６２０℃以上である。また、リーク電流等を抑制するため熱処理温度は６５０℃以下が好ましい。６３０℃以下がより好ましい。

図５は、キャパシタ膜３０の側面が露出した状態での熱処理（図２（ｃ）の熱処理）の温度を変えて対疲労特性を評価した結果を示す図である。反転電荷量は初期値で規格化している。図５のサンプルでは、第１誘電体膜１８および第２誘電体膜２０の膜厚がそれぞれ９０ｎｍおよび１５ｎｍとした。キャパシタ膜３０の側面が露出した状態での熱処理時間は６０分、第１誘電体膜１８の結晶化熱処理の温度は６１０℃、熱処理時間は９０秒である。

図５のストレスサイクルは図４と同様に９０℃で行い、印加電圧は５Ｖである。図５より、熱処理温度が６５０℃では３５０℃より、耐疲労特性が悪くなる。これは、キャパシタ膜３０が露出した状態では、Ｐｂの蒸発温度である５５０℃以上で熱処理するとキャパシタ膜３０中のＰｂが欠損してしまうためである。ＰＺＴ膜が露出した状態での図４の実験の結果から、Ｐｂ欠損をより生じさせるためには、熱処理温度は６０５℃以上が好ましい。さらに、６１０℃以上であることが好ましい。より好ましくは６２０℃以上である。また、リーク電流等を抑制するため熱処理温度は７００℃以下が好ましい。６５０℃以下がより好ましい。

図４および図５の結果から、図１（ｃ）における第１誘電体膜１８の結晶化熱処理の温度を６２０℃、熱処理時間を９０秒とした。また、図２（ｃ）におけるキャパシタ膜３０の側面が露出した状態での熱処理温度を６５０℃、熱処理時間を６０分とした。これにより、キャパシタ膜３０内のＰｂ欠損が生じ耐疲労特性が劣化する。

表１は、図１（ｃ）における第１誘電体膜１８の膜厚ｔ１および図１（ｄ）における第２誘電体膜２０の膜厚ｔ２を変えて作製したサンプルＡ〜Ｉを示している。

図６は、サンプルＡ〜Ｉにおけるストレスサイクルに対する反転電荷量を測定した結果を示す図である。ストレスサイクルは、室温において３．６Ｖの印加を行なった。

図６より、サンプルＡでは、ストレスサイクルを行なっても反転電荷量はほとんど変化しない。一方、サンプルＢでは、ストレスサイクルによって、反転電荷量が変化する。さらに、サンプルＤ以降では、ストレスサイクルによる反転電荷量の変化が非常に大きくなる。

以上のように、耐疲労特性を制御するためには、第２誘電体膜２０の膜厚は第１誘電体膜１８の膜厚の３０％以上（サンプルＢ〜Ｉ）である。好ましくは、４０％以上（サンプルＤ〜Ｉ）である。さらに好ましくは５０％以上（サンプルＥ〜Ｉ）である。このように、耐疲労特性を制御するためには、第２誘電体膜２０の膜厚が大きい方がよい。

このように、第２誘電体膜２０の膜厚を大きくすると耐疲労特性が劣化するのは、以下の理由による。すなわち、第２誘電体膜２０の膜厚が厚いと第２誘電体膜２０を結晶化する際に、第２誘電体膜２０が上部からも結晶化し、第１誘電体膜１８と第２誘電体膜２０との結晶粒がばらばらになってしまう。これにより、耐疲労特性が劣化する。

サンプルＤ、Ｆについてリーク電流を測定した。その結果、リーク電流は１×１０^−９Ａ以下であり、キャパシタの特性は良いことがわかった。

しかしながら、第１誘電体膜１８の膜厚ｔ１に対する第２誘電体膜２０の膜厚ｔ２を大きくしすぎると、第１誘電体膜１８と第２誘電体膜２０との結晶粒が大きく異なってしまう。これにより、キャパシタ特性が劣化してしまう。よって、第２誘電体膜２０の膜厚ｔ２は第１誘電体膜１８の膜厚ｔ１の１００％以下が好ましく、８０％以下がより好ましい。

実施例１によれば、第１誘電体膜の結晶化を酸化性ガスを含む雰囲気中で６０５℃以上の温度において熱処理することにより行なう。さらに、第２誘電体膜２０および第１誘電体膜１８の側面が露出した状態において酸化性ガスを含む雰囲気中で５５０℃以上の温度で熱処理する。これにより、キャパシタ膜３０中のＰｂ欠損が生じる。さらに、第２誘電体膜２０の膜厚ｔ２を第１誘電体膜１８の膜厚ｔ１の３０％以上とする。これにより、リーク特性等のキャパシタ特性の劣化なく、耐疲労特性を制御することができる。なお、キャパシタ膜３０が第１導電膜２２または保護膜２６に覆われた状態での熱処理は、Ｐｂの欠損が生じ難いことから、図６の結果は、これらの熱処理の温度にほとんど依存しないと考えられる。

第１誘電体膜１８と第２誘電体膜２０の総膜厚が厚いと低電圧動作が難しくなる。一方、薄いとリーク電流が増加してしまう。そこで、第１誘電体膜１８と第２誘電体膜２０の総膜厚は、５０ｎｍ〜１５０ｎｍであることが好ましく、９０ｎｍ〜１２０ｎｍであることがより好ましい。

図７は、図１（ａ）において密着層１４形成後の熱処理の有無による耐疲労特性を示す図である。黒丸は、酸素雰囲気中において熱処理温度が６５０℃、熱処理時間が６０秒でＲＴＡ法を用い熱処理を行なっている。黒四角は、熱処理を行なっていない。ストレスサイクルは室温において３．６Ｖを印加して行なっている。熱処理有り無しのサンプルにおいて第１誘電体膜１８の膜厚ｔ１は９０ｎｍ、第２誘電体膜２０の膜厚ｔ２は３０ｎｍである。その他の条件は、実施例１と同じである。

図７のように、密着層１４形成後に、密着層１４および下部電極１６形成の温度より高い温度において熱処理しない。これにより、耐疲労特性を劣化させることができる。これは、密着層１４が熱処理により緻密化すると、耐疲労特性が向上するためである。

図８は、図１（ｂ）において下部電極１６形成後の熱処理の有無による対疲労特性を示す図である。黒丸は、アルゴン雰囲気中において熱処理温度が６５０℃、熱処理時間が６０秒でＲＴＡ法を用い熱処理を行なっている。黒四角は、熱処理を行なっていない。ストレスサイクルは室温において３．６Ｖを印加して行なっている。熱処理有り無しのサンプルにおいて、第１誘電体膜１８の膜厚ｔ１は９０ｎｍ、第２誘電体膜２０の膜厚ｔ２は３０ｎｍである。その他の条件は、実施例１と同じである。

図８のように、下部電極１６形成後に、下部電極１６および第１誘電体膜１８形成の温度より高い温度において熱処理しない。これにより、耐疲労特性を劣化させることができる。これは、下部電極１６が熱処理により結晶性が向上し耐疲労特性が向上するためである。

図８のように、下部電極１６を形成した工程の後、第１誘電体膜１８を形成する工程の前に熱処理を行なわないことが好ましい。

また、図７のように、半導体基板１０の上方に密着層１４として酸化アルミニウム膜を形成する。下部電極１６を形成する工程は、酸化アルミニウム膜を形成する工程の後熱処理を行なわずプラチナ膜を形成する工程を含むことが好ましい。

図７および図８のように、密着層１４を熱処理により緻密化すること、または、下部電極１６を熱処理し結晶性が向上させることを行なわない。これにより、リーク電流等のキャパシタ特性を劣化させることなく、耐疲労特性を制御することができる。

また、図２（ａ）のように、第１導電膜２２（上部電極の少なくとも一部の層）は、酸化イリジウムを含む。図２（ｂ）のように、第２誘電体膜２０を結晶化する工程の後に、第２導電膜２４（上部電極の残りの層）を形成することが好ましい。

実施例２は、半導体装置と強誘電体キャパシタを集積化した例である。図９は、実施例２に係る半導体装置の断面図である。例えばシリコン基板等の半導体基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法を用い素子分離領域５０を形成する。トランジスタ形成領域に、例えばＰ型のウエル５２をイオン注入法を用い形成する。ウエル５２の上面に熱酸化法を用いゲート絶縁膜５６を形成する。ゲート絶縁膜５６上に例えばポリシリコン膜であるゲート電極５８を形成する。ゲート絶縁膜５６をマスクに、ウエル５２内にソースまたはドレイン６０を形成する。ゲート電極５８の両側に、サイドウォール絶縁膜６６を形成する。サイドウォール絶縁膜６６をマスクに、ソースおよびドレイン６０表面に例えばシリサイド領域６２を形成する。また、ゲート電極５８上面にシリサイド化領域６４を形成する。

全面に例えば酸化窒化シリコン膜の絶縁膜７０を形成する。絶縁膜７０上にＴＥＯＳ法を用い例えば酸化シリコン膜の層間絶縁膜７２を形成する。層間絶縁膜７２および絶縁膜７０にコンタクトホールを形成し、コンタクトホール内にＴｉ膜およびＴｉＷ膜が積層した密着層９０およびＷ膜である導電層９２を形成する。密着層３４と導電層９２とから、層間絶縁膜７２を貫通する導電プラグ９４が形成される。層間絶縁膜７２上にシリコン窒化酸化膜７４およびシリコン酸化膜７６を形成する。

絶縁膜７０、層間絶縁膜７２、シリコン窒化酸化膜７４およびシリコン酸化膜７６は、例えば、図１（ａ）の絶縁膜１２に対応する。絶縁膜１２上に実施例１の図１（ａ）から図３（ｃ）と同様に、キャパシタを形成する。保護膜２８上に例えばＴＥＯＳ法を用い層間絶縁膜８０を形成する。層間絶縁膜８０をＣＭＰ（Chemical Mechanical Polish）法を用い平坦化した後、層間絶縁膜８０上に例えばシリコン窒化酸化膜８２を形成する、シリコン窒化酸化膜８２上に例えばＴＥＯＳ法を用い層間絶縁膜８４を形成する。層間絶縁膜８０、シリコン窒化酸化膜８２および層間絶縁膜８４は、図３（ｂ）の絶縁膜４０に対応する。絶縁膜４０にコンタクトホールを形成する。コンタクトホール内に、Ｔｉ膜およびＴｉＷ膜が積層した密着層８６およびＷ膜である導電層８８を形成する。密着層８６と導電層８８とから、絶縁膜４０を貫通する導電プラグ４２が形成される。導電プラグ４２は、トランジスタのソースまたはドレイン６０、下部電極１６および上部電極３２にそれぞれ接続されている。導電プラグ４２上に配線４４を形成する。以上により、実施例２に係る半導体装置が完成する。実施例２のように、強誘電体キャパシタをトランジスタと集積化させることもできる。

実施例３は、半導体装置と強誘電体キャパシタを集積化した別の例である。図１０は、実施例３に係る半導体装置の断面図である。層間絶縁膜７２を形成した後に、ソースおよびドレイン６０に接続する導電プラグ９４を形成する。層間絶縁膜７２上にシリコン窒化酸化膜１００およびシリコン酸化膜１０２を形成する。シリコン窒化酸化膜１００およびシリコン酸化膜１０２内に密着層８６および導電層１０６を備えた導電プラグ１０８を形成する。導電プラグ１０８は導電プラグ９４の一部に接続されている。

導電プラグ１０８上に例えばＴｉＮ膜である下地層１１０を形成する。下地層１１０上に、実施例１のキャパシタを形成する。例えば、密着層１４、下部電極１６、キャパシタ膜３０および上部電極３２を形成する。ここで、上部電極３２の最上層には、水素バリア層１１６として例えばＩｒ膜が形成されている。キャパシタを覆うように、例えば酸アルミニウム膜である保護膜１１８および１２０を形成する。その後、実施例２と同様に、絶縁膜、導電プラグ４２および配線４４を形成する。実施例３においては、ソースまたはドレイン６０上にキャパシタを積層することができる。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

実施例１〜３を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）半導体基板の上方に下部電極を形成する工程と、前記下部電極上にＰＺＴを含む第１誘電体膜を形成する工程と、前記第１誘電体膜を形成した後に、酸化性ガスを含む雰囲気中で６０５℃以上の温度において熱処理することにより、前記第１誘電体膜を結晶化する工程と、前記第１誘電体膜を結晶化する工程の後、前記第１誘電体膜上にＰＺＴを含む非晶質な第２誘電体膜を形成する工程と、前記第２誘電体膜を形成した後に熱処理を行なわず上部電極の少なくとも一部の層を形成する工程と、前記上部電極の少なくとも一部の層を形成した後に酸化性ガスを含む雰囲気で熱処理することにより、前記第２誘電体膜を結晶化する工程と、前記第２誘電体膜および前記第１誘電体膜の側面が露出するように、前記第２誘電体膜および前記第１誘電体膜をエッチングする工程と、前記エッチングする工程の後、前記側面が露出した状態において酸化性ガスを含む雰囲気中で５５０℃以上の温度で熱処理する工程と、を含み、前記第２誘電体膜の膜厚は前記第１誘電体膜の膜厚の３０％以上であることを特徴とする半導体装置の製造方法。
（付記２）前記下部電極を形成した工程の後、前記第１誘電体膜を形成する工程の前に熱処理を行なわないことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）前記半導体基板の上方に酸化アルミニウム膜を形成する工程を含み、前記下部電極を形成する工程は、前記酸化アルミニウム膜を形成する工程の後熱処理を行なわず前記酸化アルミニウム膜上にプラチナ膜を形成する工程を含むことを特徴とする付記２記載の半導体装置の製造方法。
（付記４）前記上部電極の少なくとも一部の層は、酸化イリジウムを含み、前記第２誘電体膜を結晶化する工程の後に、上部電極の残りの層を形成する工程を含むことを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
（付記５）半導体基板の上方に下部電極を形成する工程と、前記下部電極上に強誘電体を含む第１誘電体膜を形成する工程と、前記第１誘電体膜を形成した後に、酸化性ガスを含む雰囲気中で熱処理する工程と、前記熱処理する工程の後、前記第１誘電体膜上に強誘電体を含む第２誘電体膜を形成する工程と、前記第２誘電体膜を形成した後に熱処理を行なわず上部電極を形成する工程と、前記上部電極を形成した後に酸化性ガスを含む雰囲気で熱処理する工程と、を含み、前記第２誘電体膜の膜厚は前記第１誘電体膜の膜厚の３０％以上であることを特徴とする半導体装置の製造方法。
（付記６）前記第２誘電体膜の膜厚は前記第１誘電体膜の膜厚の４０％以上であることを特徴とする付記１から５のいずれか一項記載の半導体装置の製造方法。
（付記７）前記第２誘電体膜の膜厚は前記第１誘電体膜の膜厚の１００％以下であることを特徴とする付記１から６のいずれか一項記載の半導体装置の製造方法。

１４密着層
１６下部電極
１８第１誘電体膜
２０第２誘電体膜
２２第１導電膜
２４第２導電膜
３０キャパシタ膜
３２上部電極

Claims

半導体基板の上方に下部電極を形成する工程と、
前記下部電極上にＰＺＴを含む第１誘電体膜を形成する工程と、
前記第１誘電体膜を形成した後に、酸化性ガスを含む雰囲気中で６０５℃以上かつ６５０℃以下の温度において熱処理することにより、前記第１誘電体膜を結晶化する工程と、
前記第１誘電体膜を結晶化する工程の後、前記第１誘電体膜上にＰＺＴを含む非晶質な第２誘電体膜を形成する工程と、
前記第２誘電体膜を形成した後に熱処理を行なわず上部電極の少なくとも一部の層を形成する工程と、
前記上部電極の少なくとも一部の層を形成した後に酸化性ガスを含む雰囲気で熱処理することにより、前記第２誘電体膜を結晶化する工程と、
前記第２誘電体膜および前記第１誘電体膜の側面が露出するように、前記第２誘電体膜および前記第１誘電体膜をエッチングする工程と、
前記エッチングする工程の後、前記側面が露出した状態において酸化性ガスを含む雰囲気中で５５０℃以上かつ７００℃以下の温度で熱処理する工程と、
を含み、
前記第２誘電体膜の膜厚は前記第１誘電体膜の膜厚の３０％以上かつ８０％以下であることを特徴とする半導体装置の製造方法。
前記下部電極を形成した工程の後、前記第１誘電体膜を形成する工程の前に熱処理を行なわないことを特徴とする請求項１記載の半導体装置の製造方法。
前記半導体基板の上方に酸化アルミニウム膜を形成する工程を含み、
前記下部電極を形成する工程は、前記酸化アルミニウム膜を形成する工程の後熱処理を行なわず酸化アルミニウム膜上にプラチナ膜を形成する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。