JP5673414B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、第1の実施形態において使われるシリコンウェハ10を示す概略的平面図である。
先にも説明したように、図2Aあるいは図2Bの半導体装置は集積化されてより大きな半導体集積回路装置の一部を構成する場合がある。以下では、このように図2Aのプレーナ型強誘電体メモリが、より大きな半導体集積回路装置80を構成する場合について説明する。
図9は、前記図2Bで説明したスタック型の強誘電体メモリを集積化した半導体集積回路装置80Aの構成を示す断面図である。
先に説明した図4あるいは図8の試験方法では、ステップ2の疲労試験をステップ5の動作試験の前に行っている。このため、実際には、ステップ2の疲労試験で使われる特定領域の強誘電体キャパシタが、正常に動作しない場合も考えられる。
図14Aは、第5の実施形態による半導体装置、特に強誘電体メモリセルの構成を示す平面図を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
(付記1)
基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第1の工程と、
前記面内分布に基づいて、半導体装置を製造する第2の工程と、
を含み、
前記第2の工程は、
前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、
前記第1の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、
前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、
前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、
前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定することを特徴とする半導体装置の製造方法。
(付記2)
前記第1および前記第2の工程における強誘電体キャパシタは、いずれも上部電極および下部電極のいずれかに、水素に対する触媒作用を有する金属を有することを特徴とする付記1記載の半導体装置の製造方法。
(付記3)
前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶品質の分布を測定することによりなされることを特徴とする付記1または2記載の半導体装置の製造方法。
(付記4)
前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶配向の分布の測定によりなされることを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置の製造方法。
(付記5)
前記第1の工程および前記第2の工程において前記強誘電体膜はいずれもPZT膜であり、前記特定領域の指定では、前記製品となる半導体装置が形成される基板上において前記強誘電体膜が(111)配向あるいは(222)配向を示す配向率が90%以下となるような領域を、前記面内分布に基づいて前記特定領域として指定することを特徴とする付記1〜4のうち、いずれか一項記載の半導体装置の製造方法。
(付記6)
前記第2の工程は、製品として出荷される半導体装置が形成される全ての基板について、順次実行されることを特徴とする付記1〜5のうち、いずれか一項記載の半導体装置の製造方法。
(付記7)
前記製品となる半導体装置が形成される基板上には、前記半導体装置のチップに対応した複数のチップ領域が画成されており、前記複数の強誘電体キャパシタは前記複数のチップ領域の各々にアレイの形で形成されており、前記アレイは実動作キャパシタのアレイと前記実動作キャパシタのアレイを囲むダミーキャパシタのアレイとを含み、前記良否判定を行う強誘電体キャパシタは、前記特定領域に含まれる実動作キャパシタのアレイから選ばれることを特徴とする付記1〜6のうち、いずれか一項記載の半導体装置の製造方法。
(付記8)
前記第2の工程における前記良否判定は、前記実動作キャパシタのアレイのうち、水素の発生源に最も近い強誘電体キャパシタを選んで実行されることを特徴とする付記7記載の半導体装置の製造方法。
(付記9)
前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周に含まれる強誘電体キャパシタから選ばれることを特徴とする付記7記載の半導体装置の製造方法。
(付記10)
前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周の角部から選ばれることを特徴とする付記7記載の強誘電体キャパシタ。
(付記11)
前記チップ領域の各々において前記強誘電体キャパシタは、前記アレイ中の複数の強誘電体キャパシタがPtよりなる下部電極を共有し前記下部電極の一端に配線パタ―ンがビアプラグを介して電気的に接続されるプレーナ構造を形成し、前記良否判定を行われる前記強誘電体キャパシタは、前記ビアプラグに最も近い強誘電体キャパシタであることを特徴とする付記1記載の半導体装置の製造方法。
(付記12)
前記チップ領域の各々において前記強誘電体キャパシタは、前記アレイ中の複数の強誘電体キャパシタがPtよりなるそれぞれの下部電極を有し前記それぞれの下部電極にそれぞれのビアプラグが電気的に接続されるスタック構造を形成することを特徴とする付記8〜10のうち、いずれか一項記載の半導体装置の製造方法。
(付記13)
基板上に形成されたトランジスタと、
前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、
前記下部電極に接続されたビアプラグと、を有し、
前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグの大きさが、他のビアプラグの大きさよりも大きいことを特徴とする半導体装置。
(付記14)
基板上に形成されたトランジスタと、
前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、
前記下部電極に接続されたビアプラグと、を有し、
前記複数の強誘電体キャパシタのうちの少なくとも1つのビアプラグと同じ下部電極上に搭載されている最も近いキャパシタとの距離が、他のビアプラグと最も近いキャパシタとの距離よりも近いことを特徴とする半導体装置。
(付記15)
前記下部電極がPtであることを特徴とする付記13または14記載の半導体装置。
(付記16)
前記複数の強誘電体キャパシタは、実動作キャパシタとダミーキャパシタからなり、
他のビアプラグより大きい前記ビアプラグが形成された共通の下部電極上に形成されたキャパシタが実動作キャパシタであることを特徴とする付記13〜15のうち、いずれか一項記載の半導体装置。
10,60 ウェハ
10A,10B,100,200 シリコン基板
10IA,10IB 素子分離領域
10a,10e,100b,100e,200b,200e ソースエクステンション領域
10b,10f,100a,100f,200a,200f ドレインエクステンション領域
10c,10g,100d,100g,200d,200g ソース領域
10d,10h,100c,100h,200c,200h ドレイン領域
11 チップ領域
11A,11B ゲート絶縁膜
11M,61M モニタパタ―ン
11L スクライブライン
12A,12B ゲート電極
12NA,12NB,101,201 酸素バリア膜
12sA,12sB 側壁絶縁膜
13A,13B シリサイド膜
14A,14B,15A,15B,22A,22B、102,104,107,109,110,112,202,204,206,208 層間絶縁膜
14aA,14bA,14aB,14bB,22aA,22aB、104A−104H,109B,109D,109F−109K,112B,112D,112J−112K,202A−202G,204A,204B208A−208F ビアプラグ
15aA,15bA,15aB,23aA,23bA,23aB,105A,105B,105E−105K、110B,110D110F−110K,113B,113D,113F−113G,113I−113K 配線パタ―ン
16A,16B,20A,20B,21A,103,106,108,111,203,205,207 水素バリア膜
17A,17B 下部電極
17Z Pt粒子
18A,18B 強誘電体膜
19A,19B 上部電極
19a IrOx層
19b IrO2層
40 試験装置
41 データベース
42 制御装置
43 プローブ
61C 特定領域
80 半導体集積回路装置
100A メモリセル領域
100B ロジック回路領域
100C パッド領域
100D 周辺回路領域
104A,104B,104B*,104B** ビアプラグ
104a,104b ビアホール
LI1,LI2,LI3 素子分離領域
114 パッシベーション膜
115 ポリイミド膜
MCA,MCB 強誘電体キャパシタ
R1,R2 レジスト膜
Claims (8)
- 基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第1の工程と、
前記面内分布に基づいて、半導体装置を製造する第2の工程と、
を含み、
前記第2の工程は、
前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、
前記第1の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、
前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、
前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、
前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定することを特徴とする半導体装置の製造方法。 - 前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶品質の分布を測定することによりなされることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記面内分布の取得は、予め前記第1の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶配向の分布の測定によりなされることを特徴とする請求項1または2記載の半導体装置の製造方法。
- 前記第2の工程は、製品として出荷される半導体装置が形成される全ての基板について、順次実行されることを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置の製造方法。
- 前記製品として出荷される半導体装置が形成される基板上には、前記半導体装置のチップに対応した複数のチップ領域が画成されており、前記複数の強誘電体キャパシタは前記複数のチップ領域の各々にアレイの形で形成されており、前記アレイは実動作キャパシタのアレイと前記実動作キャパシタのアレイを囲むダミーキャパシタのアレイとを含み、前記良否判定を行う強誘電体キャパシタは、前記特定領域に含まれる実動作キャパシタのアレイから選ばれることを特徴とする請求項4記載の半導体装置の製造方法。
- 前記第2の工程における前記良否判定は、前記実動作キャパシタのアレイのうち、水素の発生源に最も近い強誘電体キャパシタを選んで実行されることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周に含まれる強誘電体キャパシタから選ばれることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記第2の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周の角部から選ばれることを特徴とする請求項5記載の半導体装置の製造方法。
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