JP2009065087A - キャパシタの検査方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】キャパシタにおける誘電体層の特性検査を容易にかつ正確に行うことができるようにしたキャパシタの検査方法と、このキャパシタの検査方法を用いた半導体装置の製造方法とを提供する。
【解決手段】基体上に第１電極膜５１ａ、強誘電体材料膜５２ａ、第２電極膜５３ａを形成する工程と、第２電極膜５３ａ上にハードマスク６０を形成する工程と、ハードマスク６０をマスクにして第２電極膜５３ａと強誘電体材料膜５２ａとを順次パターニングし、上部電極５３と強誘電体層５２との積層構造と第１電極膜５１ａとからなるキャパシタ構造５０を形成する工程と、第１電極膜５１ａと上部電極５３との間に電圧を印加し、キャパシタ構造５０における強誘電体層５２の特性検査を行う工程と、を含むキャパシタの検査方法である。
【選択図】図４

Description

本発明は、キャパシタの検査方法及び半導体装置の製造方法に関する。

強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体材料の自発分極を利用した低電圧及び高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できる。そのため、ＤＲＡＭ並の集積化が可能であることから、大容量の不揮発性メモリとして期待されている。

このような強誘電体メモリ装置として、例えばスタック型の強誘電体メモリ装置を製造するには、まず、シリコン基板（シリコンウエハ）上に多数のスイッチング素子を形成し、その後、各スイッチング素子上に層間絶縁膜を介して強誘電体キャパシタを形成する。強誘電体キャパシタの形成については、シリコン基板上に第１電極膜と強誘電体材料膜と第２電極膜とをこの順に積層し、その後、これら第２電極膜、強誘電体材料膜、第１電極膜を順次パターニングすることにより、シリコン基板側から順に下部電極、強誘電体層、上部電極が積層されてなる強誘電体キャパシタを得る。

なお、このように第２電極膜、強誘電体材料膜、第１電極膜をそれぞれパターニングし、上部電極、強誘電体層、下部電極を形成するにあたっては、通常はレジストパターンからなるマスクが用いられるが、酸化膜からなるハードマスクを用いる方法も知られている（例えば、特許文献１参照）。
また、最終的な製品としての強誘電体メモリ装置（半導体装置）を得るには、前記強誘電体キャパシタ上に層間絶縁膜や上部配線などを形成し、その後、プローブ検査によって強誘電体キャパシタの電気特性を調べ、基準を満たしているものを選別する必要がある。

ところで、強誘電体キャパシタを構成する強誘電体層の形成材料、すなわち強誘電体材料としては、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ_３：ＰＺＴ）など、ＡＢＯ_３の一般式で示されるペロブスカイト型の結晶構造を有するものが用いられている。このような強誘電体材料膜については、現在でも種々の改良が行われており、さらに、新規な材料の開発も行われている。
特開２００２−９４０１９号公報

強誘電体材料を改良し、あるいは新たに開発した場合、まずはその特性評価、すなわち強誘電体特性を調べる必要がある。しかし、前記したようにシリコン基板上に多数の強誘電体キャパシタを形成して強誘電体メモリ装置を完成させ、得られた強誘電体メモリ装置の各強誘電体キャパシタについてそれぞれ強誘電体層の強誘電体特性を調べるのでは、例えば強誘電体層の強誘電体特性が所望の特性を有していない場合、工程的に多くの無駄を生じてしまう。なぜなら、強誘電体メモリ装置を完成させるには、前記したように強誘電体キャパシタ上に層間絶縁膜や上部配線などを形成する必要があるが、これら層間絶縁膜や上部配線などは、強誘電体層の強誘電体特性には直接関係ないからである。

そこで、特に強誘電体層の強誘電体特性のみを調べる場合には、シリコン基板上において下部電極のパターニングを行わず、強誘電体材料膜及び第２電極膜のみをパターニングすることが考えられる。すなわち、第１電極膜上に強誘電体層と上部電極との積層構造を形成することにより、この積層構造と第１電極膜とからなるキャパシタ構造を形成する。これにより、第１電極膜を共通電極として機能させることで、各キャパシタ構造における強誘電体層の強誘電体特性を容易に調べる（検査する）ことができる。

ここで、第１電極膜をパターニングすることなく、これの上の強誘電体材料膜と第２電極膜とをエッチングしてパターニングし、強誘電体層と上部電極との積層構造を形成しようとした場合、マスクとしてレジストパターンを用い、第２電極膜と強誘電体材料膜とを順次エッチングすることが考えられる。しかしながら、レジストパターンをマスクにしてエッチングを行った場合、以下に述べる課題がある。

レジストパターンをマスクにした場合、エッチング時に、得られる上部電極や強誘電体層の側壁にエッチャントとレジストとの反応生成物であるカーボン系のポリマーが付着・堆積してしまう。また、このポリマーとは別に、強誘電体材料膜のオーバーエッチングによって第１電極膜の表層も一部エッチングされることから、この第１電極膜の材料の一部も、得られる上部電極や強誘電体層の側壁に付着・堆積してしまう。すると、これら堆積物により、第１電極膜と上部電極との間が導通してしまい、リーク電流が生じることで、形成した強誘電体層の強誘電体特性を正確に調べることができなくなってしまう。

また、レジストパターンの厚さが厚くなると、前記ポリマーの堆積量が増大することから、これ抑えるべく、レジストパターンの厚さを薄くすることが考えられる。しかし、その場合には、上部電極や強誘電体層についての加工精度が悪くなってしまう。すなわち、レジストパターンと第２電極膜や強誘電体材料膜との間では大きなエッチング選択比がとれないことから、レジストパターンの厚さを薄くすると、エッチングが進むに連れてレジストパターンのエッジ部などが削れてしまい、レジストパターンの平面形状が部分的に変わってしまうことがあるからである。そして、このように加工精度が悪くなると、強誘電体層の形状も変わってしまうことから、その強誘電体特性を正確に調べることができなくなってしまう。

また、強誘電体メモリ装置の製造に関しても、当然製品としての特性検査を行うが、その際、強誘電体特性についての信頼性を高め、また、工程を簡略化したいとの要望がある。
本発明は前記事情に鑑みてなされてもので、特にキャパシタにおける誘電体層の特性検査を容易にかつ正確に行うことができるようにしたキャパシタの検査方法と、このキャパシタの検査方法を用いた半導体装置の製造方法とを提供することを目的としている。

本発明のキャパシタの検査方法は、基体上に第１電極膜を形成する工程と、
前記第１電極膜上に強誘電体材料膜を形成する工程と、
前記強誘電体材料膜上に第２電極膜を形成する工程と、
前記第２電極膜上にハードマスク材料膜を形成する工程と、
前記ハードマスク材料膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記ハードマスク材料膜をパターニングし、ハードマスクを形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、前記ハードマスクをマスクにして前記第２電極膜と前記強誘電体材料膜とを順次パターニングし、上部電極と強誘電体層との積層構造を形成することにより、該上部電極と強誘電体層との積層構造と前記第１電極膜とからなるキャパシタ構造を形成する工程と、
前記ハードマスクを除去する工程と、
前記第１電極膜と前記上部電極との間に電圧を印加し、前記キャパシタ構造における前記強誘電体層の特性検査を行う工程と、
を含むことを特徴としている。

このキャパシタの検査方法によれば、ハードマスクをマスクにして前記第２電極膜と前記強誘電体材料膜とを順次パターニングするので、このパターニングの際のエッチング時に、レジストに起因するカーボン系のポリマーが発生がなく、したがってこのポリマーの付着・堆積が確実に防止される。また、ハードマスクはレジストマスクに比べて第２電極膜や強誘電体材料膜との間で大きなエッチング選択比がとれるので、その膜厚をレジストマスクの場合に比べて格段に薄くすることができる。よって、ハードマスクを薄くすることで、このハードマスクと形成する上部電極、強誘電体層との高さの合計がレジストマスクを用いた場合に比べて格段に薄く（低く）なり、これによって上部電極や強誘電体層の側壁に第１電極膜の材料が付着・堆積してしまうことが抑制される。これは、このように側壁に付着・堆積する量は、マスクを含むアスペクト比が大きくなるに連れて、増大するからである。
また、ハードマスクはレジストマスクに比べて第２電極膜や強誘電体材料膜との間で大きなエッチング選択比がとれることから、その厚さを薄くしてもエッジ部の削れなどが起こらず、したがって高い加工精度で上部電極や強誘電体層を形成することができる。よって、特性検査を行う工程において、強誘電体層の強誘電体特性を正確に調べることが可能になる。

また、上部電極と強誘電体層との積層構造を形成し、この積層構造と第１電極膜とからなるキャパシタ構造を形成してこのキャパシタ構造における強誘電体層の特性検査を行うようにしたので、例えば改良した強誘電体材料膜や新規な強誘電体材料膜についての評価を行いたい場合に、強誘電体層（強誘電体材料膜）の強誘電体特性に直接関係ない層間絶縁膜や上部配線などの製造を省略することで、検査そのものを容易にするとともに、工程の無駄を無くして開発コストの低減化を図ることができる。

また、前記キャパシタの検査方法においては、前記ハードマスクとして、ＴｉＮ膜あるいはＴｉＡｌＮ膜を用いるのが好ましい
ＴｉＮ膜あるいはＴｉＡｌＮ膜は、そのエッチングレートがエッチングガス中の酸素量に大きく依存し、一方、第２電極膜となる貴金属や強誘電体材料は一般にエッチングガス中の酸素量にほとんど影響を受けない。したがって、エッチングガス中の酸素量を調整することで、ＴｉＮ膜あるいはＴｉＡｌＮ膜からなるハードマスクと、第２電極膜や強誘電体材料膜との間の選択比を十分大きくすることが可能になる。

また、前記キャパシタの検査方法においては、前記基体がシリコンウエハであり、前記キャパシタ構造を形成する工程では前記上部電極と強誘電体層との積層構造を複数形成するようにしてもよい。
シリコンウエハ上にキャパシタ構造を複数（多数）形成することで、この検査方法を例えば強誘電体メモリ装置（半導体装置）の製造工程の一部として用いることができる。

本発明の半導体装置の製造方法は、前記のキャパシタの検査方法により、前記上部電極と前記強誘電体層との積層構造と前記第１電極膜とからなるキャパシタ構造を形成するとともに、前記キャパシタ構造における前記強誘電体層の特性検査を行う工程と、
前記第１電極膜をパターニングして下部電極を形成し、前記上部電極と前記強誘電体層との積層構造と前記下部電極とからなる強誘電体キャパシタを複数形成する工程と、を含むことを特徴としている。
この半導体装置の製造方法によれば、製造工程中に強誘電体層の特性検査を行うので、得られた検査結果をその後の工程に反映させることで、強誘電体特性についての信頼性の向上や工程を簡略化を図ることができる。

また、前記半導体装置の製造方法においては、前記第１電極膜をパターニングして下部電極を形成する工程において、マスクとしてハードマスクを用いるのが好ましい。
このようにすれば、第１電極膜のパターニングの際のエッチング時においても、レジストに起因するカーボン系ポリマーの付着・堆積が確実に防止され、また、第１電極膜の材料の付着・堆積も抑えられる。さらに、加工精度の向上を図ることもできる。

また、前記半導体装置の製造方法においては、前記基体に、予め前記強誘電体キャパシタのスイッチング素子を形成しておくのが好ましい。
このようにすることにより、半導体装置としての強誘電体メモリ装置を量産することができる。

また、前記半導体装置の製造方法においては、前記強誘電体キャパシタを複数形成した後に、該複数の強誘電体キャパシタの電気特性を調べるプローブ検査を行う工程を有し、前記強誘電体層の特性検査の結果が不良であった強誘電体キャパシタについては、前記プローブ検査の結果の如何、あるいは前記プローブ検査の有無にかかわらず、不良品と判定するのが好ましい。
このようにすれば、強誘電体層の特性検査で得られた結果をその後の工程に反映させることができ、したがって例えば前記プローブ検査では強誘電体層の特性検査が不良であったものについてはその検査を省略して工程の簡略化を図ることができる。また、このプローブ検査だけでは分からなかった特性についても、予め強誘電体層の特性検査を行うことで確認することができ、したがって強誘電体特性についての信頼性の向上を図ることができる。

以下、本発明を詳しく説明する。
まず、本発明の半導体装置の製造方法によって得られた半導体装置の一例として、強誘電体メモリ装置について説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。

図１は、本発明に係る強誘電体キャパシタを備えたスタック構造の強誘電体メモリ装置（半導体装置）を、模式的に示す拡大断面図であり、図１において符号１は強誘電体メモリ装置である。この強誘電体メモリ装置１は、シリコンウエハからなる半導体基板２上に形成されたスイッチングトランジスタ（スイッチング素子）３と、スイッチングトランジスタ３を覆って形成された下地絶縁膜４と、下地絶縁膜４上に形成された強誘電体キャパシタ５と、強誘電体キャパシタ５を覆って形成された水素バリア膜６と、水素バリア膜６を覆って形成された層間絶縁膜７と、を備えて構成されている。

また、層間絶縁膜７上には、例えばＡｌ（アルミニウム）等からなる配線パターン９（９１、９２）が形成されており、さらにこれら配線パターン９を覆って層間絶縁膜８が形成されている。層間絶縁膜８上には、上部配線（図示せず）に接続するパッド部９３、９４が形成されており、さらに上部配線を覆い、かつパッド部９３、９４を露出させた状態で絶縁膜９５が形成されている。上部配線は、前記配線パターン９（９１、９２）と図示しないプラグを介して導通している。このような構成のもとにパッド部９３、９４は、強誘電体キャパシタ５の電気特性を調べるプローブ検査を行う際の、プローブをあてるための端子部となっている。

前記スイッチングトランジスタ３は、半導体基板２上に熱酸化法等で形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成された多結晶シリコン等からなるゲート電極３２と、イオン注入法等で形成されたドープ領域３３、３４と、ＳｉＮ等からなるサイドウォール３５と、から構成されている。ドープ領域３３はソース領域となっており、ドープ領域３４はドレイン領域となっている。

前記下地絶縁膜４は、例えばＳｉＯ_２からなるもので、この下地絶縁膜４を貫通してコンタクトホール４１、４２が形成されている。これらコンタクトホール４１、４２内には、例えばＴｉやＴｉＮ等からなる密着層（図示せず）を介してプラグ８１、８２が埋設されている。

前記強誘電体キャパシタ５は、下部電極５１、強誘電体層５２、上部電極５３が、下地絶縁膜４およびコンタクトホール４２内のプラグ８２上に順次形成されてなるものである。また、本例では、下部電極５１とプラグ８２との間に、下地導電部５５が形成されている。下地導電部５５は、本例ではＴｉＡｌＮからなるもので、前記プラグ８２と前記下部電極５１とを電気的に接続するものである。また、下地導電部５５は、ＴｉＡｌＮが自己配向性を有しているので下部電極５１を結晶配向が揃ったものとすることができる。さらに、下地導電部５５は、ＴｉＡｌＮが水素バリア性と酸素バリア性とを兼ね備えているので、下部電極５１側が還元されることや、プラグ８２側が酸化されることを防止するものとなっている。

下部電極５１は、例えばＩｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１種またはこれらの合金あるいはこれらの酸化物からなっている。ここで、下部電極５１は、ＩｒまたはＰｔからなることが好ましく、Ｉｒからなることがより好ましい。なお、下部電極５１は、単層膜であっても、積層した多層膜であってもよい。

強誘電体層５２は、強誘電体材料によって形成されたものである。強誘電体材料としては、ペロブスカイト型の結晶構造を有し、Ａ_１−ｂＢ_１−ａＸ_ａＯ_３の一般式で示されるものが好適に用いられる。ここで、前記一般式においてＡは、ＰｂやＢｉ等を含んでなり、一部をＬａに置換することもできる。Ｂは、ＺｒおよびＴｉのうちの少なくとも１つからなる。Ｘは、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｃａ、Ｓｒ、およびＭｇのうちの少なくとも１つからなる。このような強誘電体材料として具体的には、（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）（ＰＺＴ）、（Ｐｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ_３）（ＰＺＴＮ）、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２（ＢＬＴ）等が挙げられる。また、これらの材料以外にも、新規な材料や一部改良された材料など、種々のもので形成されていてもよい。

上部電極５３は、前記した下部電極５１と同様の材料や、Ａｌ（アルミニウム）、Ａｇ（銀）、Ｎｉ（ニッケル）などからなっている。また、この上部電極５３は、単層膜であっても積層した多層膜であってもよいが、下部電極５１と同様に、ＰｔやＩｒなどの単層膜からなっているのが好ましい。

前記水素バリア膜６は、例えばＡｌＯｘ（アルミニウム酸化物）からなるもので、後述する層間絶縁膜７を形成する際の水素ガスや水蒸気等の還元ガスに、前記強誘電体キャパシタ５が曝されるのを防止するものとなっている。強誘電体キャパシタ５の強誘電体層５２は、前記したように酸化物を材料としているので、還元ガスに曝されて還元されると酸素欠損を引き起こし、強誘電体特性が損なわれて劣化してしまう。そこで、この水素バリア膜６で覆うことにより、強誘電体層５２の劣化を防止しているのである。

前記層間絶縁膜７は、例えばＴＥＯＳ（テトラエトキシシラン）等を材料に用いて形成されたものである。また、前記下地絶縁膜４のビット線側下部プラグ８１と対応する位置には、コンタクトホール７１が形成されており、前記強誘電体キャパシタ５上にはコンタクトホール７２が形成されている。コンタクトホール７１には、前記プラグ８１と電気的に接続するプラグ８３が埋設されており、コンタクトホール７２には、前記強誘電体キャパシタ５の上部電極５３と電気的に接続するプラグ８４が埋設されている。

以上のように、強誘電体キャパシタ５の上部電極５３がプラグ８４を介して配線パターン９２に接続され、下部電極５１が、下地導電部５５、プラグ４２、プラグ８１、プラグ８３等を介して配線パターン９１に接続されることにより、上部電極５３と下部電極５１との間に電圧を印加することができ、これら電極間に挟持された強誘電体層５２に電荷を蓄積させることができるようになっている。

また、プラグ８１とプラグ８２との間にスイッチングトランジスタ３を介することにより、配線パターン９１から強誘電体キャパシタ５へ伝達される電気信号のオンオフが可能になっている。よって、この強誘電体メモリ装置１では、強誘電体キャパシタ５とスイッチングトランジスタ３とを備えた各メモリセルにおいて、データの読出し、および書込みができるようになっている。
なお、前記半導体基板２と、これに形成されたスイッチングトランジスタ３、下地絶縁膜４およびプラグ８１、８２により、本発明における基体４０が構成されている。

次に、前記した強誘電体メモリ装置１の製造方法を基に、本発明のキャパシタの検査方法、および半導体装置の製造方法について、図２のフローチャートを参照しつつ説明する。なお、以下で参照する図３、図４、図６では、半導体基板の要部についてのみ拡大して示す。また、図４、図６では、前記基体２０については簡略化してその表層部のみを示す。
まず、図２のフローチャートに示すようにシリコンウエハからなる半導体基板２を用意し、図３（ａ）に示すようにその表層に、従来と同様にしてスイッチングトランジスタ３を形成する（ステップ１、ＳＴ１と記す。以下同様）。

具体的には、まず、半導体基板２の所定位置に、ＬＯＣＯＳ法で素子分離領域２１を形成する。素子分離領域２１が形成されることにより、素子分離領域２１の間が、メモリセル領域となる。そして、半導体基板２上に熱酸化法等でゲート絶縁膜３１を形成し、さらにその上にゲート電極３２を形成する。続いて、ゲート電極３２と素子分離領域２１との間の半導体基板２中にイオン注入法で不純物イオンを注入し、ドープ領域３３、３４を形成する。次いで、例えば半導体基板２上の全面にＳｉＮを成膜し、エッチバックすることによりサイドウォール３５を形成する。その後、素子分離領域２１とサイドウォール３５との間のドープ領域３３、３４にイオン注入法で再度不純物イオンを注入することで、この部分のイオン濃度を高めて高濃度不純物領域（図示せず）を形成する。これらは公知の手法で形成することができる。

次に、図３（ｂ）に示すように、スイッチングトランジスタ３を覆って半導体基板２上に下地絶縁膜４を形成する。続いて、下地絶縁膜４の所定位置にコンタクトホール４１、４２を形成し、さらにこれらコンタクトホール４１、４２内に公知の手法でプラグ８１、プラグ８２を埋設する。これにより、本発明における基体４０が得られる（ステップ２）。

次に、図３（ｃ）に示すように、スパッタ法によって前記下地絶縁膜４上にＴｉＡｌＮを成膜することで、下地導電膜５５ａを形成する。
続いて、例えばスパッタ法によってＩｒ（イリジウム）を下地導電膜５５ａ上に成膜することで、第１電極膜５１ａを形成する。

次いで、前記第１電極膜５１ａ上に強誘電体材料膜５２ａを形成する。この強誘電体材料膜５２ａの形成では、形成する材質、すなわち用いる材料に応じて、種々の成膜方法が採用可能である。具体的には、スパッタ法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相堆積）法、ゾルゲル法などが採用可能である。また、成膜方法の異なる膜を複数積層して多層構造にし、この多層膜によって強誘電体材料膜５２ａを構成するようにしてもよい。

次いで、例えばスパッタ法によってＩｒ（イリジウム）を強誘電体材料膜５２ａ上に成膜することで、第２電極膜５３ａを形成する。これにより、前記強誘電体キャパシタ５を構成する材料の成膜が終了する（ステップ３）。
なお、第１電極膜５１ａ、第２電極膜５３ａの成膜方法については、その材料に応じてスパッタ法以外の方法を選択することもできる。

このようにして基体４０上に下地導電膜５５ａ、第１電極膜５１ａ、強誘電体材料膜５２ａ、第２電極膜５３ａを形成したら、これらから多数のキャパシタ構造を形成するべく、まず、第２電極膜５３ａ上にハードマスク材料を成膜し、図３（ｄ）に示すようにハードマスク材料膜６０ａを形成する。

ここで、ハードマスク材料としては、ＴｉＮ（窒化チタン）あるいはＴｉＡｌＮ（窒化チタンアルミニウム）を用いるのが好ましく、本例ではこれらのいずれか一方を用いるものとする。これらＴｉＮおよびＴｉＡｌＮは、そのエッチングが化学的に起こるため、特にそのエッチングレートがエッチングガス中の酸素量に大きく依存し、酸素量が多くなるに連れてエッチングレートも大きくなる。一方、前記第２電極膜５３ａとなるＩｒ（またはＰｔ）や強誘電体材料膜５２ａの形成材料は、そのエッッチングが物理的に起こり、エッチングガス中の酸素量にほとんど影響を受けない。したがって、エッチングガス中の酸素量を調整することで、ＴｉＮあるいはＴｉＡｌＮからなるハードマスクと、第２電極膜５３ａや強誘電体材料膜５２ａとの間の選択比を十分に大きくすることができるからである。

また、このようにＴｉＮあるいはＴｉＡｌＮからなるハードマスクは十分に大きな選択比が得られるため、その膜厚を薄くすることができる。具体的には、レジストパターンによるマスクの場合に２μｍ程度の厚さが必要であったのに対し、その１／１０である０．２μｍ程度の厚さでよくなる。
なお、ハードマスク材料としては、ＴｉＮ、ＴｉＡｌＮに限定されることなく、例えばＳｉＯ_２やＳｉＮなども使用可能である。

次に、ハードマスク材料膜６０ａ上にレジストを塗布し、得られたレジスト膜に露光・現像処理を施すことにより、図４（ａ）に示すようにレジストパターン６１を形成する。
次いで、このレジストパターン６１をマスクにして前記ハードマスク材料膜６０ａを、例えばＣｌ_２をエッチングガスとして用いるエッチングでパターニングし、図４（ｂ）に示すようにハードマスク６０を形成する（ステップ４）。その後、図４（ｂ）に示したようにレジストパターン６１をアッシングによって除去する。

次いで、前記のハードマスク６０をマスクにして前記第２電極膜５３ａを、例えばＣｌ_２とＡｒをエッチングガスとして用いるエッチングでパターニングし、図４（ｃ）に示すように上部電極５３を形成する。この上部電極５３のパターニングでは、エッチングガスとして酸素（Ｏ_２）を用いないことにより、ＴｉＮあるいはＴｉＡｌＮからなるハードマスク６０のエッチングレートを十分に小さくしている。したがって、第２電極膜５３ａとの間で大きな選択比がとれているので、第２電極膜５３ａを選択的にエッチングすることができる。なお、ハードマスク６０についてはそのエッチングレートが十分に小さくなっているものの、僅かながらエッチングされ、その膜厚が徐々に薄くなっていく。

続いて、このハードマスク６０をマスクにして前記強誘電体材料膜５２ａを、例えばＣＦ_４とＡｒをエッチングガスとして用いるエッチングでパターニングし、図４（ｄ）に示すように強誘電体層５２を形成する。これにより、上部電極５３と強誘電体層５２との積層構造が形成され、該上部電極５３と強誘電体層５２との積層構造と前記第１電極膜５１ａとからなるキャパシタ構造５０が得られる（ステップ５）。この強誘電体層５２のパターニングでも、エッチングガスとして酸素（Ｏ_２）を用いないことにより、前記ハードマスク６０のエッチングレートを十分に小さくしている。したがって、強誘電体材料膜５２ａとの間で大きな選択比がとれているので、強誘電体材料膜５２ａを選択的にエッチングすることができる。なお、このエッチング（パターニング）工程によってハードマスク６０は、エッジ部の削れなどは起こらないものの、その膜厚はさらに薄くなっている。

このようにハードマスク６０を用いて第２電極膜５３ａ、強誘電体材料膜５２ａを順次エッチングし、パターニングすると、これらのパターニングの前にレジストパターン６１を除去しているので、レジストに起因するカーボン系のポリマーが発生がなく、したがってこのポリマーの付着・堆積が確実に防止されている。
また、ハードマスク６０の膜厚を、レジストマスクを用いた場合に比べて格段に薄くすることができるので、このハードマスク６０と形成する上部電極５３、強誘電体層５２との高さの合計を、レジストマスクを用いた場合に比べて格段に薄く（低く）することができる。したがって、上部電極５３や強誘電体層５２の側壁に第１電極膜５１ａの材料が付着・堆積してしまうことを抑制することができる。すなわち、上部電極５３や強誘電体層５２の側壁に付着・堆積する量は、マスクを含むアスペクト比が大きくなるに連れて増大するからであり、マスクを薄くしてアスペクト比を小さくすることにより、側壁に付着・堆積する量を少なくすることができるからである。

よって、堆積物によって第１電極膜５１ａと上部電極５３との間が導通してしまい、リーク電流が生じてしまうことを防止することができる。
また、ハードマスク６０は前記したようにエッジ部の削れなどが起こらないことから、高い加工精度で上部電極５３や強誘電体層５２を形成することができる。
したがって、リーク電流が防止され、さらに高い加工精度で上部電極５３や強誘電体層５２が形成されているので、次の特性検査工程において、強誘電体層５２の強誘電体特性を正確に調べることが可能になる。

次いで、前記のハードマスク６０を、例えばＣＦ_４とＯ_２をエッチングガスにして選択的にエッチングし、図４（ｅ）に示すようにこれを除去する（ステップ６）。ハードマスク６０は、前記したようにＴｉＮあるいはＴｉＡｌＮからなっており、エッチングガス中の酸素量が多くなるに連れてエッチングレートも大きくなることから、このハードマスク６０除去のためのエッチングでは、エッチングガス中の酸素量を多くすることにより、ハードマスク６０のエッチングレートを大きくしている。これに対し、第２電極膜５３ａや強誘電体材料膜５２ａはエッチングガス中の酸素量にほとんど影響を受けないため、そのエッチングレートは変わらず、したがってハードマスク６０を選択的にエッチングし、除去することが可能になる。なお、このハードマスク６０のエッチングでは、前記したように第２電極膜５３ａ、強誘電体材料膜５２ａのエッチングによってこのハードマスク６０もエッチングされているので、その膜厚が十分に薄くなっており、したがってこれのエッチング時間を十分に短くすることができる。

次いで、前記キャパシタ構造５０における強誘電体層５２の特性検査を行う（ステップ７）。この特性検査では、図５に示すようにダイシングを行う前のシリコンウエハ（半導体基板２）に対して、半導体基板２上に露出する前記第１電極膜５１ａに一対のプローブのうちの一方のプローブＰ１をあて、かつ個々のキャパシタ構造５０における上部電極５３に他方のプローブＰ２をあてる。そして、これら第１電極膜５１ａと前記上部電極５３との間に電圧を印加することにより、行う。このようにして全てのキャパシタ構造５０について、強誘電体特性などの特性検査を行ったら、その検査結果を、プローブの動作等を制御するコンピューター等の制御装置に記憶させておく。

これにより、本発明のキャパシタの検査方法が終了する。この検査方法によれば、上部電極５３と強誘電体層５２との積層構造と、第１電極膜５１ａとを有してなるキャパシタ構造５０を形成してこのキャパシタ構造５０における強誘電体層５２の特性検査を行うようにしたので、例えば改良した強誘電体材料膜や新規な強誘電体材料膜についての評価を行いたい場合に、強誘電体層５２（強誘電体材料膜５２ａ）の強誘電体特性に直接関係ない層間絶縁膜や上部配線などの製造を省略することで、検査そのものを容易にするとともに、工程の無駄を無くして開発コストの低減化を図ることができる。
また、前記したようにキャパシタ構造５０についてはリーク電流が防止され、さらに高い加工精度で形成されているので、この特性検査では強誘電体層５２の強誘電体特性を正確に調べることができる。

次いで、特性検査を終了したキャパシタ構造５０をメモリセルに形成すべく、前記第１電極膜５１ａをパターニングして下部電極５１にするためのマスクを形成する。このマスクとしては、上部電極５３や強誘電体層５２をパターニングしたときと同じ理由により、ＴｉＮやＴｉＡｌＮからなるハードマスクを用いるのが好ましく、本例ではこれらのうちのいずれかの材質のハードマスクを用いるものとする。なお、このハードマスクの形成については、前記のハードマスク６０と同様にして行うものとし、その形成工程の説明を省略する。

次いで、図６（ａ）に示すように、形成したハードマスク６２を用いて第１電極膜５１ａ、下地導電膜５５ａを順次パターニングし、下部電極５１、下地導電部５５を形成する。下部電極５１のパターニングに際しては、エッチングガス等のエッチング条件について、例えば上部電極５３のエッチングと同じ条件を採用することができる。また、下地導電部５５のパターニングに際しては、例えばこれがハードマスク６２と同じ材質である場合、ハードマスク６２のエッチングによる除去と同様の条件で行うことができる。つまり、下地導電部５５のパターニングとハードマスク６２の除去とを同時に行うことができる。このようにして下部電極５１、下地導電部５５を形成したことで、下部電極５１と強誘電体層５２と上部電極５３とからなる強誘電体キャパシタ５が得られる（ステップ８）。

次いで、図６（ｂ）に示すように前記強誘電体キャパシタ５を覆って例えばＡｌＯｘを成膜し、さらにこれをパターニングすることにより、強誘電体キャパシタ５の側面および上面を覆う水素バリア膜６を形成する。続いて、水素バリア膜６を覆って層間絶縁膜７を形成し、さらにこの層間絶縁膜７にコンタクトホール７１、７２を形成し、これらコンタクトホール７１、７２にプラグ８３、８４を埋設する。

次いで、図１に示したように層間絶縁膜７上に配線パターン９（９１、９２）を形成し、さらにこれら配線パターン９を覆って層間絶縁膜８を形成する。そして、層間絶縁膜８上に、前記配線パターン９（９１、９２）と図示しないプラグを介して導通する上部配線（図示せず）を形成するとともに、そのパッド部９３、９４を形成する。続いて、上部配線を覆い、かつパッド部９３、９４を露出させた状態で絶縁膜９５を形成する。これにより、絶縁膜や配線の形成を終了する（ステップ９）。

その後、半導体基板２上の強誘電体キャパシタ５について、個々にプローブ検査を行い、その電気特性を調べる（ステップ１０）。すなわち、前記パッド部９３、９４にそれぞれプローブをあてることで、強誘電体キャパシタ５の電気特性を検査する。その際、先に強誘電体層５２についての特性検査で得られた結果を、このプローブ検査に反映させる。

具体的には、半導体基板２上に形成された多数の強誘電体キャパシタ５に対し、プローブ検査を選択的に行える場合、先の特性検査で強誘電体層５２の特性が設定された基準を満たしておらず、不良（ＮＧ）と判定されたものについてはプローブ検査を行わず、この強誘電体キャパシタ５についてはそのまま不良品と判定する。また、プローブ検査を選択的に行うことができず、全ての強誘電体キャパシタ５について自動的にプローブ検査を行う場合には、このプローブ検査の結果の如何にかかわらず、先の特性検査で不良（ＮＧ）と判定されたものについては、そのまま不良品と判定する。

次いで、例えば不良品と判定された強誘電体キャパシタ５に対してマーッキングを行い、その後半導体基板２に対してダイシングを行い、個片化する（ステップ１１）。そして、マーキングがされていない良品を選別することにより、図１に示した強誘電体メモリ装置１（半導体装置）を得る。

このような製造方法によれば、先の強誘電体層５２の特性検査で得られた結果をその後の工程に反映させることができるので、例えばプローブ検査についてその一部、すなわち不良と判定されたものについて省略することができ、これによって工程の簡略化を図ることができる。また、このプローブ検査だけでは分からなかった特性についても、予め強誘電体層５２の特性検査を行っておくことでこれを確認することもでき、したがって得られる強誘電体キャパシタ５（強誘電体メモリ装置１）の強誘電体特性についての信頼性を向上することができる。

なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲において種々の変更を加えることができる。例えば、前記の例では下部電極５の下にＴｉＡｌＮからなる下地導電部５５を形成したが、下地絶縁膜４およびプラグ８２上に自己配向性を有するＴｉを含むＴｉＮを形成し、これの上にＴｉＡｌＮを積層することにより、２層構造の下地導電部５５を形成するようにしてもよい。

本発明に係る強誘電体メモリ装置の概略構成図である。 本発明に係る強誘電体メモリ装置の製造方法のフローチャートである。 （ａ）〜（ｄ）は図１の強誘電体メモリ装置の製造工程説明図である。 （ａ）〜（ｅ）は図１の強誘電体メモリ装置の製造工程説明図である。 キャパシタ構造に対する特性検査の説明図である。 （ａ）、（ｂ）は図１の強誘電体メモリ装置の製造工程説明図である。

符号の説明

１…強誘電体メモリ装置、２…半導体基板（シリコンウエハ）、３…スイッチングトランジスタ（スイッチング素子）、５…強誘電体キャパシタ、５１…下部電極、５１ａ…第１電極膜、５２…強誘電体層、５２ａ…強誘電体材料膜、５３…上部電極、５３ａ…第２電極膜、５０…キャパシタ構造、６０、６２…ハードマスク

Claims (7)

1. 基体上に第１電極膜を形成する工程と、
   前記第１電極膜上に強誘電体材料膜を形成する工程と、
   前記強誘電体材料膜上に第２電極膜を形成する工程と、
   前記第２電極膜上にハードマスク材料膜を形成する工程と、
   前記ハードマスク材料膜上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクにして前記ハードマスク材料膜をパターニングし、ハードマスクを形成する工程と、
   前記レジストパターンを除去する工程と、
   前記レジストパターンを除去した後、前記ハードマスクをマスクにして前記第２電極膜と前記強誘電体材料膜とを順次パターニングし、上部電極と強誘電体層との積層構造を形成することにより、該上部電極と強誘電体層との積層構造と前記第１電極膜とからなるキャパシタ構造を形成する工程と、
   前記ハードマスクを除去する工程と、
   前記第１電極膜と前記上部電極との間に電圧を印加し、前記キャパシタ構造における前記強誘電体層の特性検査を行う工程と、
   を含むことを特徴とするキャパシタの検査方法。
2. 前記ハードマスクとして、ＴｉＮ膜あるいはＴｉＡｌＮ膜を用いることを特徴とする請求項１記載のキャパシタの検査方法。
3. 前記基体がシリコンウエハであり、前記キャパシタ構造を形成する工程では前記上部電極と強誘電体層との積層構造を複数形成することを特徴とする請求項１又は２に記載のキャパシタの検査方法。
4. 請求項３記載のキャパシタの検査方法により、前記上部電極と前記強誘電体層との積層構造と前記第１電極膜とからなるキャパシタ構造を形成するとともに、前記キャパシタ構造における前記強誘電体層の特性検査を行う工程と、
   前記第１電極膜をパターニングして下部電極を形成し、前記上部電極と前記強誘電体層との積層構造と前記下部電極とからなる強誘電体キャパシタを複数形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 前記第１電極膜をパターニングして下部電極を形成する工程において、マスクとしてハードマスクを用いることを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記基体に、予め前記強誘電体キャパシタのスイッチング素子を形成しておくことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
7. 前記強誘電体キャパシタを複数形成した後に、該複数の強誘電体キャパシタの電気特性を調べるプローブ検査を行う工程を有し、
   前記強誘電体層の特性検査の結果が不良であった強誘電体キャパシタについては、前記プローブ検査の結果の如何、あるいは前記プローブ検査の有無にかかわらず、不良品と判定することを特徴とする請求項４〜６のいずれか一項に記載の半導体装置の製造方法。

Images