KR20010051598A - 하나의 전극이 금속 실리사이드막에 접속된 강유전체용량소자를 구비한 강유전체 메모리 - Google Patents

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가네코 히사시
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Abstract

강유전체 메모리는 배선층, 상기 배선층에 접속된 버텀 전극, 상기 버텀 전극위에 형성된 강유전체막, 상기 강유전체막 위에 형성된 탑 전극 및 상기 탑 전극에 접속되고, 상기 강유전체막 위에 위치하는 금속 실리사이드층으로 이루어진다. 배선층은 실질적으로 비실리콘을 포함한다.

Description

하나의 전극이 금속 실리사이드막에 접속된 강유전체 용량소자를 구비한 강유전체 메모리{Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film}
본 발명은 강유전체 메모리 특히, 강유전체 메모리의 셀을 위해 이용된 강유전체 용량소자를 구비한 강유전체 메모리에 관한 것이다.
불휘발성 메모리는 메모리 셀의 용량소자 절연막으로서 강유전체 재료를 이용하여 실현될 수 있다. 강유전체 재료는 히스터에틱 특성(hysteretic property)을 나타낸다. 데이터는 히스터에틱 특성을 이용한 불휘발성 특성에 의해 축적된다. 상기 불휘발성 메모리는 약 100 ns 정도의 시간으로 랜덤 액세스를 제공하기 때문에, FeRAM(Ferroelectric Random Access Memory)으로 불린다.
EEPROM(Electric Erasable Programmable Read Only Memory)와 플래시 메모리등의 다른 불휘발성 메모리가 이용될 수 없는 분야에서 FeRAM의 적용을 기대할수 있다. 이는 EEPROM와 플래시 메모리의 작동보다 FeRAM의 작동이 보다 빠르기 때문이며, 약 3.5V 정도의 저 전원전압에서조차 FeRAM의 작동이 가능하다.
FeRAM의 개발에 있어서, 중요한 것은 메모리 셀에서 이용되는 강유전체막의 잔류 분극(remnant polarization)을 저하시키지 않는 FeRAM의 구조 및 그 제조 방법의 개발이다.
강유전체막의 잔류 분극을 저하시키지 않는 구조를 갖는 FeRAM는 미국 특허 제 09/287,413호에 대응하는 일본 특개평11-297942에 공지되어 있다. 상기 공지의 미국 특허가 참조하여 합체된다.
도 1은 공지된 FeRAM의 구조를 도시한다. 공지된 FeRAM는 플레이너형 셀(planar type cell)을 사용한다. FeRAM는 반도체 기판(501), 상기 반도체 기판(501)위에 제공된 강유전체 용량소자(502) 및 상기 강유전체 용량소자(502)위에 제공된 SiO2의 보호막(503)으로 구성된다.
강유전체 용량소자(502)는 하부 전극(504), 상부 전극(505) 및 그 전극들 사이에 개재된 강유전체막(506)으로 구성된다.
상부 전극(505)은 IrO2막 또는 Ir막으로 구성된다.
상부 전극(505)을 통해 보호막(503)에 접촉 구멍(507)이 형성된다. 반도체 기판(501)위에 형성된 확산층(509)을 통해 보호막(503)에 다른 접촉 구멍(508)이 또한 형성된다.
강유전체 용량소자(502) 및 확산층(509)은 각각 접촉 구멍(507,508)을 통해 배선층(510)에 전기적으로 접속된다.
배선층(510)은 텅스텐 실리사이드, 티타늄 니트라이드막, 알루미늄막 및 티타늄 니트라이드막과 같은 금속 실리사이드막으로 이루어진 적층막으로 구성된다. 금속 실리사이드층은 상부 전극(505) 및 확산층(509)에 접속된다.
강유전체막(506)은 큰 잔류 분극을 갖는다. 고온 어닐링에 의해 배선층(510)에 포함된 재료가 강유전체막(506)으로 확산되지 않기 때문에, 강유전체막(506)은 저하되지 않는다. 또한, 배선층(510)으로 인한 고온 응력은 강유전체막(506)에 영향을 끼치지 않는다는 것이다.
FeRAM의 하부 전극(504)은 상기 전극(504)에 전위를 제공하는 배선층에 접속하는 것을 필요로 한다. 상기 배선층은 확실하게 하부 전극(504)에 접속하는 것을 소망한다.
그러나, 배선층이 하부 전극(504)에 접속하는 방법은 미국 특허 제 09/287,413호에 대응하는 상기 일본 특개평11-297942에 개시되어 있지 않다.
전극과 배선층 사이의 접속부 구조에 대한 다른 기술들이 일본 특개평11-8360, 일본 특개평11-163279, 일본 특개평6-125057 및 일본 특개평11-145422와 일본 특허 공보 2926050에 개시되어 있다.
배선층이 FeRAM의 메모리 셀 용량소자의 전극에 접속하는 방법을 연구해 왔다. 그 결과, 이하의 발명을 획득했다.
따라서, 본 발명의 목적은 메모리 셀 용량소자의 특성이 저하되는 것을 막고, 배선을 메모리 셀 용량소자에 확실하게 접속시키는 것이다.
본 발명의 다른 목적은 메모리 셀 용량소자의 특성이 저하되는 것을 막고, 플레이너형 셀을 이용하는 강유전체 메모리에서, 배선을 메모리 셀 용량소자의 전극에 확실하게 접속시키는 것이다.
본 발명의 다른 목적은 메모리 셀 용량소자의 특성이 저하되는 것을 막고, 메모리 셀 용량소자의 전극이 제거되는 것을 막는 것이다.
본 발명의 일측면을 실현하기 위해, 강유전체 메모리는 실질적으로 비실리콘, 배선층에 접속된 버텀 전극, 상기 버텀 전극 위에 형성된 강유전체막, 상기 강유전체막 위에 형성된 탑 전극 및 상기 탑 전극에 접속된 금속 실리사이드층을 포함하는 배선층으로 구성되고, 강유전체막 위에 위치한다.
강유전체 용량소자에 대해, 금속 배선의 형성 후 실행되는 어닐링 공정으로 인한 강유전체막의 저하를 억제할 수 있다. 이는 금속 실리사이드막이 강유전체막 위에 형성되어 있기 때문이다. 금속 실리사이드막은 배선의 고온 응력으로 인한 강유전체막에 미치는 악영향을 효율적으로 막는다. 그 결과, 강유전체막이 용이하게 저하되지 않는다. 또한, 본 발명의 따른 강유전체 용량소자에서, 배선 및 하부 전극의 막이 제거되는 것을 막고, 하부 전극에 접촉하는 전도성 결함 및 전도성 결함의 회피가 가능하다. 이는 하부 전극 및 금속 실리사이드가 상호 집적 접촉해 있지 않기 때문이다.
배선 및 강유전체막은 버텀 전극의 동일측에 위치할 수도 있다. 플레이너형 셀을 이용하는 FeRAM에서, 강유전체막이 저하되는 것을 억제하고, 전도성 결함이 하부 전극 및 저항의 증대에 접촉하는 것을 막을 수 있다.
강유전체 메모리는 또한 다른 금속 실리사이드층으로 구성될 수도 있으며, 배선층이 다른 금속 실리사이드층에 침투된다.
이 경우, 다른 금속 실리사이드층은 강유전체막의 적어도 일부를 덮을 수도 있다. 다른 금속 실리사이드층은 강유전체막의 악화를 억제시킨다.
강유전체 메모리는 버텀 전극과 동시에 제조된 다른 버텀 전극, 상기 다른 버텀 전극과 접속된 다른 강유전체막 및 상기 다른 버텀 전극과 접속된 다른 배선층으로 또한 구성될 수도 있다.
다른 버텀 전극은 계속적으로 다른 배선층과 접속되는 전도성 아일랜드(island)로 이용될 수 있다. 다른 버텀 전극은 강유전체 메모리의 인터커넥션 및 소자들을 배열하는 기능을 확대시킨다.
강유전체 메모리는 금속 실리사이드층과 동시에 제조된 또 하나의 금속 실리사이드층으로 또한 구성될 수도 있다. 이 경우, 다른 배선층ld 다른 금속 실리사이드층에 침투된다.
금속 실리사이드층은 텅스텐 실리사이드층으로 형성될 수도 있다.
또한, 탑 전극은 이리듐 산화막 및 이리듐막을 포함할 수도 있다. 이 경우, 이리듐 산화막이 강유전체막 위에 형성되고, 이리듐막이 이리듐 산화막 위에 형성되는 것을 소망한다. 이리듐 산화막과 이리듐은 금속 실리사이드막에 반응하기가 어렵다. 따라서, 강유전체막의 특성은 실리콘의 확산에 의해 강유전체막으로 저하되지 않는다는 것이다.
버텀 전극은 바람직하게 백금(platinum)으로 형성된다. 백금 위에 강유전체막이 형성된다는 것은 매우 바람직한 특성이다.
본 발명의 다른 측면을 실현하기 위해, 강유전체 메모리를 제조하는 방법은 버텀 전극, 상기 버텀 전극 위에 형성된 강유전체막 및 상기 강유전체막에 접속된 탑 전극을 포함하는 강유전체 용량소자를 형성하는 단계; 상기 강유전체막 위에 위치하고, 상기 탑 전극에 접속된 금속 실리사이드층을 형성하는 단계; 및 상기 버텀 전극에 접속되고, 실질적으로 비실리콘을 포함하는 배선층을 형성하는 단계로 이루어진다.
방법상으로는 강유전체 용량소자 위에 층간 절연막을 형성하는 단계 및 탑 전극에서 층간 절연막을 통과하는 제 1 접촉 구멍을 형성하는 단계로 또한 이루어진다. 이 경우, 금속 실리사이드층을 형성하는 단계는 층간 절연막과 탑 전극 위에 금속 실리사이드막을 형성하는 단계를 포함한다. 금속 실리사이드막은 접촉 구멍 내부의 탑 전극과 접속된다. 또한, 배선층을 형성하는 단계는 금속 실리사이드막과 층간 절연막을 통과하는 제 2 접촉 구멍을 형성하는 단계 및 버텀 전극에서 제 2 접촉 구멍을 통과하는 배선층을 형성하는 단계를 포함한다.
제 2 접촉 구멍을 형성하는 단계는 금속 실리사이드막의 선택부를 선택적으로 제거하는 단계 및 선택부의 폭보다 좁은 폭을 갖는 제 2 접촉 구멍을 형성하는 단계를 포함할 수도 있다.
또한, 금속 실리사이드층을 형성하는 단계는 금속 실리사이드층을 형성하기 위해 금속 실리사이드막을 에칭하는 단계를 포함할 수도 있다.
탑 전극은 강유전체막에 접속된 이리듐 산화막, 상기 이리듐 산화막에 접속된 이리듐막을 포함할 수도 있다.
이 경우, 방법으로는 금속 실리사이드층을 형성하기 전에 이리듐막의 표면일부를 에칭하는 단계로 또한 이루어질 수도 있다. 금속 실리사이드막은 표면일부에 접속된다. 표면일부의 제거는 금속 실리사이드 및 탑 전극 사이의 접촉 저항을 감소시킨다.
방법상으로는 버텀 전극과 동시에 또 하나의 버텀 전극을 형성하는 단계; 상기 다른 버텀 전극에 접속된 또 하나의 강유전체막을 형성하는 단계; 또 하나의 금속 실리사이드층을 형성하는 단계; 및 다른 버텀 전극에 접속된 또 하나의 배선층을 형성하는 단계로 또한 이루어질 수도 있다. 다른 배선층이 다른 강유전체막과 다른 금속 실리사이드막에 침투된다.
이 경우, 방법상으로는 탑 전극에 접속된 금속 실리사이드막을 형성하는 단계 및 금속 실리사이드층과 다른 금속 실리사이드층을 형성하기 위해 금속 실리사이드막을 에칭하는 단계로 또한 이루어진다.
도 1은 종래의 강유전체 메모리의 구조를 도시하는 도면.
도 2는 제 1 실시예에 따른 FeRAM의 구조를 도시하는 평면도.
도 3a는 제 1 실시예에 따른 FeRAM의 메모리 셀 영역의 구조를 도시하는 단면도.
도 3b는 제 1 실시예에 따른 FeRAM의 접촉 형성 영역의 구조를 도시하는 단면도.
도 4a는 발명자에 의해 연구된 FeRAM의 메모리 셀 영역의 구조를 도시하는 단면도.
도 4b는 발명자에 의해 연구된 FeRAM의 접촉 형성 영역의 구조를 도시하는 단면도.
도 5a 내지 5k는 제 1 실시예에 따른 FeRAM의 제조 방법을 도시하는 단면도.
도 6a는 제 2 실시예에 따른 FeRAM의 메모리 셀 영역의 구조를 도시하는 단면도.
도 6b는 제 2 실시예에 따른 FeRAM의 접촉 형성 영역의 구조를 도시하는 단면도.
도 7a는 제 2 실시예에 따른 FeRAM의 메모리 셀 영역의 구조를 도시하는 단면도.
도 7b는 제 2 실시예에 따른 FeRAM의 접촉 형성 영역의 구조를 도시하는 단면도.
도 8a 내지 8l은 제 2 실시예에 따른 FeRAM의 제조 방법을 도시하는 단면도.
도 9a는 제 3 실시예에 따른 FeRAM의 메모리 셀 영역의 구조를 도시하는 단면도.
도 9b는 제 3 실시예에 따른 FeRAM의 접촉 형성 영역의 구조를 도시하는 단면도.
도 10a 내지 10b는 제 3 실시예에 따른 FeRAM의 제조 방법을 도시하는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : P형 반도체 기판 3 : MOS 트랜지스터
5 ; 층간 절연막 6 : 접촉 구멍
7 : 텅스텐 플러그 8 : 플러그 보호막
10 : 강유전체막 11 : 상부 전극
17 : 배선 23 : 금속 실리사이드막
32 : 전계 산화막 34 : 게이트 산화막
53 : 플레이트 라인 60 : 소자 액티브 영역
201 : 메모리 셀 영역 501 : 반도체 기판
본 발명의 실시예들은 첨부된 도면들을 참조하여 이하 설명될 것이다.
〈제 1 실시예〉
도 2는 제 1 실시예의 FeRAM을 도시하는 평면도이다. FeRAM는 메모리 셀 영역(101) 및 접촉 형성 영역(102)에 제공된다. 메모리 셀 영역(101)은 FeRAM의 메모리 셀이 형성된 영역이다. 접촉 형성 영역(102)은 메모리 셀의 플레이트 라인으로 기능하는 하부 전극(9) 및 배선(17) 사이에 접촉이 형성되는 영역이다.
도 3a는 메모리 셀 영역(101)에 대한 단면의 구조를 도시하는 도 2의 단면 a-a'에 따른 단면도이다. 도 3b는 접촉 형성 영역(102)에 대한 단면의 구조를 도시하는 도 2의 단면 b-b'에 따른 단면도이다.
도 3a 및 3b를 참조하면, FeRAM는 P형 반도체 기판(1)을 포함한다. 전계 산화막(2) 및 N+ 확산층(3a)은 P형 반도체 기판(1)위에 형성된다.
도 2에 도시된 바와 같이, N+ 확산층(3a)은 MOS 트랜지스터(3)의 소스/드레인이다. MOS 트랜지스터(3)는 N+ 확산층(3b) 및 게이트 전극(3c)을 또한 포함한다. N+ 확산층(3b)은 접촉 구멍(18)을 통과하여 비트 라인(19)에 접속된다. 게이트 전극(3c)은 워드 라인(4)에 접속된다.
도 3a에 도시된 바와 같이, 워드 라인(4)은 전계 산화막(2)위에 형성된다.
도 3a 및 3b에 도시된 바와 같이, 층간 절연막(5)은 전계 산화막(2), N+ 확산층(3a) 및 워드 라인(4)위에 형성된다. 접촉 구멍(6)은 층간 절연막(5)안에 형성된다. 접촉 구멍(6)은 층간 절연막(5)을 침투하여 N+ 확산층(3a)에 이른다. 접촉 구멍(6)의 내부는 텅스텐 플러그(7)로 충만된다. 텅스텐 플러그(7)는 TiN/Ti막(7a) 및 텅스텐 일부(7b)로 구성된다.
플러그 보호막(8)은 층간 절연막(5)위에 형성된다. 플러그 보호막(8)은 약 100 nm 두께를 갖는 실리콘 니트라이드막 및 약 100 nm 두께를 갖는 실리콘 산화막(도시되지 않음)으로 구성된다. 실리콘 산화막은 층간 절연막(5)에 접속된다. 실리콘 산화막은 실리콘 니트라이드막과 후술될 하부 전극(9)사이의 밀착성을 개선시킨다. 여기서, 실리콘 니트라이드막이 실리콘 니트라이드(SiON)막으로 대체될 수 있다. FeRAM을 제조하는 공정에서 플러그 보호막(8)은 텅스텐 플러그(7)를 보호한다. 후술될 FeRAM의 제조 방법에서, 플러그 보호막(8)의 효과가 명백히 설명된다.
하부 전극(9), 강유전체막(10) 및 상부 전극(11)은 플러그 보호막(8)위에 순차적으로 형성된다. 하부 전극(9)은 적층 Ti막(도시되지 않음) 및 Pt막(도시되지 않음)으로 구성된다. Ti막은 플러그 보호층(8)에 접속되고, Pt막은 Ti막에 접속된다. 하부 전극(9)은 메모리 셀의 플레이트 라인으로 기능한다.
여기서, 다른 재료가 하부 전극(9)을 위해 이용될 수도 있다. 그라나, 강유전체막과 접촉하고 있는 일부가 Pt로 이루어지는 것을 소망한다. Pt가 강유전체막(10)의 특성을 개선시키기 때문이다. 강유전체막(10)의 특성에서, Pt가 금속 실리사이드에 반응하는 재료일지라도 Pt로 이루어지는 것을 필요로 한다.
강유전체막(10)은 PZT(PbZrxTi1-xO3)막 및 SBTN막(SrBi2TaxNb2-xO9)과 같은 강유전체 재료로 이루어진다.
상부 전극(11)은 적층 IrO2막 및 Ir막(도시되지 않음)으로 이루어진다. IrO2막은 강유전체막(10)에 접속된다. Ir막은 IrO2막에 접속된다. 상부 전극(11)은 기억 노드로써 기능한다.
층간 절연막(12)은 플러그 보호막(8), 하부 전극(9), 강유전체막(10) 및 상부 전극(11)위에 형성된다.
메모리 셀 영역(101)에서, 접촉 구멍(13)은 층간 절연막(12)에서의 상부 전극(11)에 이르기 위해 형성된다. 또한, 접촉 구멍(14)이 플러그 보호막(8) 및 층간 절연막(12)에 침투되기 위해 형성된다. 접촉 구멍(14)은 텅스텐 플러그(7)에 이른다. 배선(15)은 층간 절연막(12)위에 형성된다. 배선(15)은 상호 접촉 구멍들(13,14)을 통과하는 상부 전극(11) 및 N+ 확산층(3a)에 접속한다.
배선(15)은 금속 실리사이드층(15a) 및 금속 배선층(15b)을 포함한다. 금속 실리사이드층(15a)은 텅스텐 실리사이드와 같은 실리사이드 재료로 이루어진다.
금속 실리사이드층(15a)은 상부 전극(11)에 접속된다. 상술된 바와 같이, 탑 전극은 IrO2막 및 Ir막으로 이루어지고, 모두 금속 실리사이드층(15a)에 반응하기가 어렵다. IrO2막 및 Ir막은 금속 실리사이드층(15a)에 포함된 실리콘이 강유전체막(10)으로 확산하는 것을 막는다. 따라서, 강유전체막(10)은 실리콘이 강유전체막(10)으로 확산하는 것에 의해 저하되거나 감소되지 않는다.
금속 배선층(15b)은 금속 실리사이드층(15a)위에 형성된다. 금속 배선층(15b)은 순차적으로 적층된 Ti막, 제 1 TiN막, Al막 및 제 1 TiN막을 포함한다(도시되지 않음). Ti막은 금속 실리사이드층(15a)에 접속된다. 제 1 TiN막은 Ti막에 접속된다. Al막은 제 1 TiN막에 접속된다. 제 2 TiN막은 Al막에 접속된다.
또한, 접촉 형성 영역(102)에서, 도 3b에 도시된 바와 같이, 접촉 구멍(16)은 층간 절연막(12)안에 형성된다. 배선(17)은 층간 절연막(12)위에 형성된다. 배선(17)은 접촉 구멍(16)을 통해 하부 전극(9)에 접속된다. 배선(17)은 동일한 표면에 강유전체막(10)으로써 하부 전극(9)에 접속된다.
배선(17)은 금속 실리사이드층(17a) 및 금속 배선층(17b)으로 구성된다. 금속 실리사이드층(17a)은 금속 실리사이드층(15a)과 유사하며, 텅스텐 실리사이드와 같은 실리사이드 재료로 이루어진다.
금속 배선층(17b)이 금속 실리사이드층(17a)에 침투된 하부 전극(9)에 접속된다. 금속 배선층(17b)은 순차적으로 적층된 Ti막, 제 1 TiN막, Al막 및 제 2 TiN막을 포함한다(도시되지 않음). Ti막은 하부 전극(9)에 접속된다. 제 1 TiN막은 Ti막에 접속된다. Al막은 제 1 TiN막에 접속된다. 제 2 TiN막은 Al막에 접속된다.
상술된 바와 같이, 도 4a 및 도 4b에 도시된 구조를 갖는 FeRAM을 조사하여 제 1 실시예의 FeRAM에 대한 결론을 획득했다. 조사된 FeRAM은 제 1 실시예의 FeRAM로부터 하부 전극(9)과 배선(17)사이의 접속 구조에서 다르다. 즉, 조사된 FeRAM는 도 4에 도시된 바와 같이, 배선(17')안에 포함된 금속 실리사이드층(17a') 및 하부 전극(9)이 상호 접촉하고 있는 구조를 갖는다.
상기 구조는 공정수가 감소되는 장점을 갖는다. 이는 접촉 구멍들(13,14,16)이 동시에 형성되기 때문이다. 상기 구조가 형성되는 경우, 접촉 구멍들(13,14,16)은 동시에 형성된다. 그 후, 금속 실리사이드층들(15a, 17a')은 동시에 형성된다. 또한, 연속해서, 금속 배선층(15b,17b')은 동시에 형성된다. 공정수가 감소되는 장점 때문에, 상기 구조가 FeRAM를 위해 최적의 구조임이 간주되어왔다.
그러나, 상기 구조가 하부 전극(9)과 배선(17')사이에서 유도되는 전도성 결함을 유발하고, 제거되는 하부 전극(9)을 더 유발하는 것을 알 수 있다. 이러한 문제는 금속 실리사이드층(17a')안에 포함된 실리콘과 하부 전극(9)을 구성하는 백금막사이의 반응에서 유발되는 것으로 결론된다. 제 1 실시예의 FeRAM가 상기 문제를 해결하는 방법을 위해 만들어진 것으로 결론된다.
제 1 실시예의 상기 FeRAM에서, 금속 배선층들(15b, 17b)에 의해 유발된 고온 응력은 강유전체막(10)에 악영향을 끼치지 않는다. 이는 금속 실리사이드층들(15a,17a)이 금속 배선층들(15b,17b)아래에 형성되기 때문이다. 따라서, 강유전체막(10)의 저하를 막을 수 있다.
또한, FeRAM에서, 하부 전극(9)과 배선(17) 사이의 전기적 접속이 안정된다. 이는 금속 실리사이드층(17a)이 하부 전극(9)과 비접촉하고 있기 때문이다. 하부 전극(9)과 배선(17)사이의 전기적 접속의 안전성은 FeRAM의 신뢰도와 제조의 제품률을 개선시킬 수 있다.
제 1 실시예에서의 FeRAM를 제조하는 방법이 계속 설명된다.
먼저, 도 5a에 도시된 바와 같이, 전계 산화막(2)은 p형 반도체 기판(1)위에 형성된다. 실리콘의 로컬 산화(LOCOS)법은 전계 산화막(2)의 형성에서 이용된다. 소자 액티브 영역(20)은 전계 산화막(2)에 의해 정의된다.
연속해서, 워드 라인(4)은 도 5b에 도시된 바와 같이 형서된다. 이때, 도 2에 도시된 게이트 전극(3c)이 동시에 형성된다. 먼저, 약 1500 nm의 폴리-실리콘막과 약 150 nm의 텅스텐 실리사이드(WSix)막은 순차적으로 증착된다. 그 뒤, 리소그래피법 및 드라이 에칭법을 사용하여 패터닝이 실행된다. 게이트 전극(3c) 및 워드 라인(4)은 동시에 형성된다.
다음, 소자 액티브 영역(20)에 인(phosphorus) 및 비소(arsenic)등의 도너 불순물들을 주입한 뒤, N+ 확산층들(3a,3c)을 형성한다.
그 뒤, 인과 보론등의 불순물들을 포함하는 실리콘 산화막은 전면 위에 증착된다. 실리콘 산화막의 두께는 약 1500 nm이다. 실리콘 산화막의 상부면은 평탄화된 뒤, 층간 절연막(4)을 형성한다. 평탄화되는 것은 화학기계연마(CMP; a chemical mechanical polishing)법에 의해 행해진다.
다음, 도 5c에 도시된 바와 같이, N+ 확산층(3c)에 이르는 접촉 구멍(6)은 층간 절연막(5)안에 형성된다.
그 뒤, 텅스텐 플러그(7)가 형성된다. 먼저, TiN/Ti막(7a) 및 텅스텐 일부(7b)는 순차적으로 증착된다. 다음, 에칭 백이 행해진다. TiN/Ti막(7a)과 텅스텐 일부(7b)는 접촉 구멍(6)내부에만 선택적으로 잔존시켜, 텅스텐 플러그(7)가 형성된다.
다음, 플러그 보호막(8)은 도 5d에 도시된 바와 같이 형성된다. 약 100 nm의 실리콘 니트라이드막 및 약 100 nm의 실리콘 산화막은 순차적으로 증착된다. 실리콘 니트라이드막 및 실리콘 산화막은 플라즈마 CVD법에 의해 형성된다.
실리콘 니트라이드막은 고온의 열처리에 의해 산화되어 플라즈마(7) 되는 것을 막고, 연속 공정에서 강유전체막(10)을 형성하기 위해 실행된다. 실리콘 니트라이드막 대신에, 실리콘 산화 니트라이드막(SiON film)등의 막을 이용할 수 있고, 플라즈마(7)가 산화되는 것을 또한 막을 수 있다.
실리콘 산화막은 하부 전극(9)과 실리콘 니트라이드막 사이의 밀착성을 개선시킨다. 하부 전극(9)과 실리콘 니트라이드막 사이의 밀착성이 부족하다. 실리콘 산화막은 하부 전극(9)과 실리콘 니트라이드막 사이의 밀착성을 개선시킨다. 실리콘 니트라이드와의 양호한 밀착성을 갖는 재료가 하부 전극(9)으로 이용되는 경우, 실리콘 산화막이 형성될 수 있다.
도 5d에 도시된 바와 같이, 스퍼터링법은 약 20 nm의 두께를 갖는 티탄늄(Ti)막 및 약 200 nm의 두께를 갖는 백금(Pt)막을 순차적으로 이용한 뒤, 금속막(9a)을 형성한다.
약 200 nm의 두께를 갖는 강유전체막(10a)을 형성한다. 강유전체막(10a)은 PZT막(PbZrxTi1-xO3) 또는 SBT막(SrBi2TaxNb2-xO9)으로 이루어질 수 있다. 솔-겔(sel-gel)법, 스퍼터링법 및 MOCVD(유기 금속 화학 기상 성장법) 법중 어느 하나를 사용하여 강유전체막(10a)이 형성될 수 있다. 산화 환경에서의 고온 어닐링은 강유전체막(10a)을 형성하기 위해 행해진다. 어닐링시, 상기 플러그 보호막(8)은 텅스텐 플러그(7)가 산화되는 것을 막는다.
그 뒤, 스퍼터링법은 약 50 nm의 두께를 갖는 IrO2막 및 약 100 nm의 두께를 갖는 이리듐막을 순차적으로 증착시키기 위해 사용된다. 따라서, 금속막(11a)이 형성된다.
도 5f에 도시된 바와 같이, 금속막(11a)은 리소그래피법에 의해 패터화되어, 상부 전극(11)을 형성한다.
그 뒤, 금속막(9a) 및 강유전체(10a)는 리소그래피법에 의해 패턴화되어, 하부 전극(9) 및 강유전체막(10)을 형성한다.
그 뒤, 도 5g에 도시된 바와 같이, 강유전체막(10)의 일부가 제거되어, 하부 전극(9)에 이르는 접촉 형성(22)을 형성한다. 리소그래피법 및 웨트 에칭(wet etching)법을 사용하여 접촉 형성(22)이 형성된다. 강유전체막(10)이 PZT막으로 이루어지는 경우, 불화 수소산 및 니트라이드산의 웨트 에칭 용액으로 에칭된다.
그 뒤, 도 5h에 도시된바와 같이, 약 400 nm의 두께를 갖는 층간 절연막(12)이 증착된다. 실리콘의 소스로서 TEOS(Tetra-ethyl ortho-silicate)를 사용한 CVD법에 의해 오존환경에서 증착된 실리콘 산화막으로 층간 절연막(12)이 구성된다.
그 뒤, 도 5i에 도시된 바와 같이, 리소그래피법에 의해 상부 전극(11)에 이르는 접촉 구명(13)이 형성된다.
그 뒤, 강유전체막(10)에 부가된 손상을 제거하기 위해, 600℃ 온도의 산소 환경에서 10분 동안 어닐링이 실행된다. 그 뒤, 리소그래피법 및 드라이 에칭법을 사용하여 플러그(7)에 접촉(14)이 형성된다.
도 5k에 도시된 바와 같이, 전면 위에 텅스텐 실리사이드(WSix)와 같은 금속 실리사이드막(23)을 증착시키기 위해, 스퍼터링법이 이용된다. 금속 실리사이드막(23)은 약 50 nm의 두께를 갖는다.
금속 실리사이드막(23)의 증착전에, 상부 전극(11)에 포함된 이리듐막의 표면 위에 형성된 산화층을 에칭하는 것을 소망한다. 산화층이 이리듐막의 표면위에 존재하는 경우, 금속 실리사이드막(23)에서 이리듐막으로 접촉하는 일부는 연속공정의 열처리에 의해 산화된다. 이로 인해 상부 전극(11)과 금속 실리사이드막(23)사이의 접촉 저항이 증대되는 문제점을 발생한다. 이 문제를 회피하기 위해, 산화층을 에칭하는 것을 소망한다. CF4등의 반응가스를 사용하는 드라이 에칭, 완화된 불화 수소산을 사용하는 웨트 에칭 및 그의 콤비네이션중 어느 방법을 사용하여 산화층이 에칭될 수 있다.
도 5k에 도시된 바와 같이, 금속 실리사이드막(23) 및 층간 절연막(12)은 리소그래피법에 의해 에칭되고, 접촉 구멍(16)은 하부 전극(9)에 이르게 형성된다.
그 뒤, 도 3a 및 3b에 도시된 FeRAM을 형성하기 위해, 금속 실리사이드층들(15a, 17a) 및 금속 배선층들(15b,17b)은 형성된다. 먼저, 약 30 nm의 두께를 갖는 티타늄, 약 100 nm의 두께를 갖는 티타늄 니트라이드막(TiN), 약 500 nm의 두께를 갖는 알루미늄(Al) 및 약 30 nm의 두께를 갖는 티타늄 니트라이드(TiN)막을 순차적으로 증착하기 위해 스퍼터링법이 사용된다. 그 뒤, 금속 실리사이드층들(15a,17a) 및 금속 배선층들(15b,17b)을 형성하기 위해, 금속 실리사이드층들(15a,17a) 및 금속 배선층들(15b,17b)을 형성하기 위해, 이들 막들과 금속 실리사이드막(23)은 집단적으로 패턴화된다. 이 때, 비트 라인(19)이 동시에 또한 형성된다.
제 1 실시예의 FeRAM은 상술된 제조 방법으로 제조된다. 이 제조 방법에서, 금속 실리사이드층(17a) 및 하부 전극(9)은 상호접촉하지 않고, 하부 전극(9) 및 배선층(17b)사이의 접속을 안정화시킨다.
〈제 2 실시예〉
도 6a, 6b, 7a 및 7b는 제 2 실시예의 FeRAM의 구조를 도시한다. 도 6a는 제 2실시예의 메모리 셀 영역(201)의 구조를 도시하는 평면도이다. 메모리 셀 영역(201)은 FeRAM의 메모리 셀이 형성된 영역이다.
도 6b는 제 2실시예의 FeRAM의 접촉 형성 영역(202)의 구조를 도시하는 평면도이다. 접촉 형성 영역(202)은 FeRAM의 메모리 셀의 플레이트 라인(52)과 P형 반도체 기판(31)이 접속하는 접촉이 상호 접속된 영역이다.
도 7a는 도 6a의 단면 c-c'에 따른 단면 구조를 도시하는 단면도이다. 도 7a는 FeRAM의 메모리 셀의 단면 구조를 도시하는 단면도이다. 도 7b는 단면 d-d'에 따른 단면 구조를 도시하는 단면도이다.
도 7a 및 7b에 도시된 바와 같이, FeRAM은 P형 반도체 기판(31)을 갖는다. 전계 산화막(32) 및 N+ 확산층(33a,33b,33c)은 P형 반도체 기판(31)안에 형성된다. 또한, 게이트 산화막(34) 및 게이트 전극(35)은 P형 반도체 기판(31)위에 형성된다.
N+ 확산층들(33a,33b), 게이트 산화막(34) 및 게이트 전극(35)은 MOS 트랜지스터에 구성된다. 도 6a에 도시된 바와 같이, N+ 확산층(33b)은 플러그(37)를 통하는 비트 라인(36)에 접속된다.
도 7a 및 7b에 도시된 바와 같이, 제 1 층간 절연막(38)은 전계 산화막(32), N+ 확산층들(33a,33b,33c), 게이트 산화막(34) 및 게이트 전극(35)위에 형성된다. 제 2 텅스텐 플러그들(39a,39b)이 제 1 층간 절연막(38)에 침투된 동안 형성된다. 제 1 텅스텐 플러그(39a)는 N+ 확산층(33a)에 접속된다. 제 1 텅스텐 플러그(39a)는 N+ 확산층(33c)에 접속된다.
제 1 금속 배선들(40a,40b)이 형성되어, 제 1 텅스텐 플러그들(39a,39b)에 각각 접속된다. 제 2 층간 절연막(41)은 제 1 층간 절연막(38) 및 제 1 금속 배선들(40a,40b)위에 형성된다.
제 2 텅스텐 플러그들(42a,42b)이 제 2 층간 절연막(41)에 침투된 동안 형성된다. 제 2 텅스텐 플러그들(42a,42b)은 각각 제 1 금속 배선층(40a,40b)에 접속된다.
제 2 금속 배선층(43a,43b)이 형성되어, 제 2 텅스텐 플러그들(42a,42b)에 접속된다. 제 3 층간 절연막(44)은 제 2 층간 절연막(41) 및 제 2 금속 배선들(43a,43b)위에 형성된다.
제 3 텅스텐 플러그들(45a,45b)이 제 3 층간 절연막(44)에 침투된 동안 형성된다. 제 3 텅스텐 플러그들(45a,45b)은 각각 제 2 금속 배선들(43a,43b)에 접속된다.
버텀 전극들(46a,46b)은 제 3 층간 절연막(44)위에 형성된다. 버텀 전극(46a)은 제 3 텅스텐 플러그(45a)에 접속된다. 버텀 전극(46a)은 FeRAM의 메모리 셀의 기억 노드로 기능한다.
버텀 전극(46b)은 제 3 텅스텐 플러그(45b)에 접속된다. 버텀 전극(46b)은 다른 배선층들에 접속되는 전도성 아일랜드로 이용될 수 있다. FeRAM에서, 버텀 전극(46b)은 제 3 텅스텐 플러그(45b)와 후술될 플레이트 라인(53) 사이에 용이하게 접속하게 한다. 상기 전극(46b)은 FeRAM의 인터커넥션 및 소자들을 배열하는 기능을 확대시킨다.
도 7a에 도시된 바와 같이, 강유전체막(47a)은 메모리 셀 영역(201)의 버텀 전극(46a)위에 형성된다. 상부 전극(48)은 강유전체막(47a)위에 형성된다.
한편, 접촉 형성 영역(202)에서, 도 7b에 도시된 바와 같이, 강유전체막(47b)은 버텀 전극(46b)위에 형성된다. 강유전체막(47b)의 일부는 접촉 형성(49)을 형성하기 위해 제거된다.
층간 절연막(50)은 제 3 층간 절연막(44), 버텀 전극(46a,46b), 강유전체막(47a,47b) 및 상부 전극(48)위에 형성된다.
도 7a에 도시된 바와 같이, 상부 전극(48)에 이르는 접촉 구멍(51)은 층간 절연막(50)안에 형성된다. 또한, 도 7b에 도시된 바와 같이, 버텀 전극(46b)에 이르는 접촉 구멍(52)은 층간 절연막(50)안에 형성된다.
플레이트 라인(53)은 층간 절연막(50)위에 형성된다. 도 7a에 도시된 바와 같이, 플레이트 라인(53)은 접촉 구멍(51)을 통해 상부 전극(48)에 접속된다. 또한, 도 7b에 도시된 바와 같이, 플레이트 라인(53)은 접촉 구멍(52)을 통해 버텀 전극(46b)에 접속된다. 플레이트 라인(53)은 금속 실리사이드층(53a) 및 금속 배선층(53b)을 포함한다.
금속 실리사이드층(53a)은 텅스텐 실리사이드와 같은 실리사이드 재료로 이루어진다. 도 7a에 도시된 바와 같이, 금속 실리사이드층(53a)은 상부 전극(48)에 접속된다. 한편, 도 7b에 도시된 바와 같이, 금속 실리사이드층(53a)은 버텀 전극(46b)과 접촉하지 않는다.
금속 배선층(53b)은 금속 실리사이드층(53a)위에 형성된다. 금속 배선층(53b)은 도시되지 않았지만, 순차적으로 적층되는 Ti막, TiN막, Al막 및 TiN막을 포함한다. Ti막은 금속 실리사이드층(53a)에 접속된다.
금속 실리사이드층(53a)은 상부 전극(48)에 직접적으로 접속된다. 한편, 금속 배선층(53b)은 버텀 전극(46b)에 직접적으로 접속된다. 즉, 금속 배선층(53b)의 최하층에 위치하는 Ti막은 버텀 전극(46b)에 직접적으로 접속된다.
제 2 실시예의 상기 FeRAM에서, 금속 배선층(53b)에 의해 유발된 고온 응력은 강유전체막(47a)에 악영향을 끼치지 않는다. 이는 금속 실리사이드층(53a)이 금속 배선층(53b)아래에 형성되어 있기 때문이다. 따라서, 강유전체막(47a)이 저하되는 것을 막을 수 있다.
다른 한편, FeRAM에서, 버텀 전극(46b) 및 플레이트 라인(53) 사이의 전기적 접속이 안정화된다. 이는 금속 실리사이드층(53a)이 버텀 전극(46b)과 비접촉하고 있기 때문이다. 버텀 전극(46b)과 플레이트 라인(53) 사이의 전기적 접속의 안전성은 FeRAM의 신뢰도와 제조의 제품률을 개선시킬 수 있다.
제 2 실시예의 FeRAM을 제조하는 방법이 계속 설명된다.
먼저, 도 8a에 도신된 바와 같이, LOCOS법을 사용으로 전계 산화막들(32a,32b)이 P형 반도체 기판(31)위에 형성된다. 그 뒤, 게이트 산화막(34)가 전계 산화막들(32a,32b)에 의해 분할된 소자 액티브 영역(60)안에 형성된다.
다음, 도 8b에 도시된 바와 같이, 게이트 전극(35)이 형성된다. 먼저, 약 1500 nm의 두께를 갖는 폴리실리콘막 및 약 150 nm의 두께를 갖는 텅스텐 실리사이드(WSix)막이 순차적으로 증착된다. 그 뒤, 이들 막은 리소그래피법 및 드라이 에칭법을 사용하여 패턴화된다. 그래서, 게이트 전극(35)이 형성된다.
인과 비소등의 불순물들은 N+ 확산층들(33a 내지 33c)을 형성하기 위해 소자 액티브 영역(60)으로 주된다. 제 1 층간 절연막(38)은 인(P), 보론(B)등의 불순물들을 포함하는 실리콘 산화막이며, 약 1500 nm의 두께를 갖는다. 그 뒤, 제 1 층간 절연막(38)의 상면은 CMP법으로 평탄화된다.
도 8c에 도시된 바와 같이, 제 1 텅스텐 플러그들(39a,39b)은 제 1 층간 절연막(38)안에 형성된다. 먼저, N+ 확산층들(33a,33b)에 이르는 접촉 구멍들(61a,61b)이 형성된다. 그 뒤, 제 1 TiN/Ti막들(62a,62b) 및 제 1 텅스텐막들(63a,63b)이 순차적으로 증착된다. 그 뒤, 제 1 텅스텐막들(63a,63b)이 에칭 백된다. 제 1 텅스텐말들(63a,63b)은 접촉 구멍들(61a,61b)내부에만 선택적으로 잔존된다.
또한, 알루미늄막 및 티타늄 니트라이드막은 전면에 순차적으로 증착된다. 그 뒤, 알루미늄막, 티타늄 니트라이드막 및 상기 제 1 TiN/Ti막들(62a,62b)은 제 1 금속 배선들(40a,40b)에 형성하기 위해 패턴화된다.
제 2 층간 절연막(41)은 도 8d에 도시된 바와 같이 형성된다. 먼저, 약 2000 nm의 두께를 갖는 실리콘 산화막은 CVD법에 의해 전면에서 성장한다. 그 뒤, CMP법에 의해 평탄화되어, 제 2 층간 절연막(41)이 형성된다.
또한, 제 2 텅스텐 플러그들(42a,42b)은 제 2 층간 절연막(41)안에 형성된다. 먼저, 제 1 금속 배선들(40a,40b)에 이르는 접촉 구멍들(64a,64b)이 형성된다. 제 2 TiN/Ti막들(65a,65b) 및 제 2 텅스텐막들(66a,66b)은 순차적으로 증착된다. 그 뒤, 제 2 텅스텐막들(66a,66b)이 에칭 백된다. 제 2 텅스텐막들(66a,66b)이 접촉 구멍들(64a,64b)내부에만 선택적으로 잔존된다.
또한, 계속적으로, 알루미늄막 및 티타늄 니트라이드막이 전면에 순차적으로 증착된다. 그 뒤, 알루미늄막, 티타늄 니트라이드막 및 상기 제 2 TiN/Ti말들(65a,65b)이 제 2 금속 배선들(43a,43b)을 형성하기 위해 패턴화된다.
그 뒤, 제 3 층간 절연막(44)이 도 8e에 도시된 바와 같이 형성된다. 제 2 금속 배선들(43a,43b)에 이르는 접촉 구멍들(67a,67b)이 형성된다. 제 3 TiN/Ti막들(68a,68b)이 순차적으로 증착된다.
그 뒤, 제 3 TiN/Ti 막들(68a,68b) 및 제 3 텅스텐 플러그막들(69a,69b)에서의 접촉 구멍들(67a,67b)외부의 일부는 CMP법의 사용에 의해 제거된다. 제 3 TiN/Ti 막들(68a,68b) 및 제 3 텅스텐 플러그막들(69a,69b)에서의 접촉 구멍들(67a,67b)내부의 일부는 제 3 텅스텐 플러그들(45a,45b)이 되기 위해 선택적으로 잔존된다.
도 8f에 도시된 바와 같이, 스퍼터링법은 버텀 전극막(70)을 형성하도록 약 20 nm의 두께를 갖는 티타늄(Ti)막, 약 50 nm의 두께를 갖는 티타늄 니트라이드(TiN)막 및 약 100 nm의 두께를 갖는 백금(Pt)막을 순차적으로 증착시키기 위해 사용된다. 버텀 전극막(70)은 연속공정으로 패터닝되어, 버텀 전극들(46a,46b)이 된다.
강유전체막(71)은 약 200 nm의 두께를 갖게 형성된다. 강유전체막(71)은 예를 들어 PZT(PbZrxTi1-xO3) 및 SBTN(SrBi2TaxNb2-xO9)등의 강유전체 재료로 이루어진다. 강유전체막(71)은 솔-겔법, 스퍼터링법 및 MOCVD법중 어느 하나의 방법에 의해 형성될 수 있다. 강유전체막(71)은 연속공정에 의해 패턴화되어, 강유전체막들(47a,47b)이 된다.
스퍼터링법은 약 50 nm의 두께를 갖는 IrO2및 약 100 nm의 두께를 갖는 이리듐막을 순차적으로 증착시기키 위해 사용된다. 상부 전극막(72)이 형성된다. 상부 전극막(72)은 후술될 공정에 의해 패턴화되어, 상부 전극(48)이 된다.
그 뒤, 도 8g에 도시된 바와 같이, 상부 전극막(72)은 리소그래피법에 의해 패턴화되어, 상부 전극(48)이 형성된다. 그 뒤, 버텀 전극막(70) 및 강유전체막(71)은 버텀 전극(46a,46b) 및 강유전체(47a,47b)를 형성하기 위해 리소그래피법에 의해 패턴화된다.
그 뒤, 도 8h에 도시된 바와 같이, 버텀 전극(46b)에 이르는 접촉 형성(49)을 형성하기 위해 강유전체막(47b)의 일부가 제거된다. 접촉 형성(49)은 웨트 에칭법에 의해 형성된다. 강유전체막(47b)이 PZT(PbZrxTi1-xO3)으로 이루어지는 경우, 웨트 에칭법에서 이용되는 에칭용액은 불화 수소산 및 니트라이드산의 혼합 용액이다.
도 8i에 도시된 바와 같이, 약 400 nm의 두께를 갖는 층간 절연막(50)이 증착된다. 층간 절연막(50)은 TEOS가 소스 재료로 사용되는 O3-CVD법을 사용하여 증착된 실리콘 산화막이다.
도 8j에 도시된 바와 같이, 상부 전극(11)에 이르는 접촉 구멍(51)은 리소그래피법에 의해 형성된다. 그 뒤, 온도 350℃ 내지 450℃의 산소환경환경에서 10분동안 어닐링이 실행된다.
도 8k에 도시된 바와 같이, 약 50 nm의 두께를 갖는 금속 실리사이드층(53a)이 전면에 증착된다. 금속 실리사이드층(53a)은 스퍼터링법에 의해 형성된다. 금속 실리사이드층(53a)은 텅스텐 실리사이드(WSix)와 같은 금속 실리사이드로 이루어진다.
도 8l에 도시된 바와 같이, 금속 실리사이드층(53a) 및 층간 절연막(50)은 버텀 전극(46b)에 이르는 접촉 구멍(52)을 형성하기 위해 순차적으로 에칭된다.
그 뒤, 스퍼터링법은 약 30 nm의 두께를 갖는 티타늄막, 약 100 nm의 두께를 갖는 티타늄 니트라이드막, 약 500 nm의 두께를 갖는 알루미늄막 및 약 30 nm의 두께를 갖는 티타늄 니트라이드막을 순차적으로 증착시키기 위해 사용된다. 그 뒤, 이들 막 및 금속 실리사이드층(53a)은 플레이트 라인(제 3 금속 배선)(53)을 형성하기 위해 패턴화된다.
제 2 실시예에서, 금속 실리사이드층(53a)은 접촉 구멍(52)내부에 존재하지 않는다. 한편, 금속 실리사이드층(53a)은 상부 전극(48)에 이르는 접촉 구멍(51)안에 존재한다. 따라서, 강유전체(47a)가 저하되는 것을 제 1 실시예와 유사하게 막을 수 있다. 또한, 전기적 접속은 버텀 전극(46b) 및 플레이트 라인(53)사이에 안정화된다.
〈제 3 실시예〉
도 9는 제 3 실시예의 FeRAM의 구조를 도시하는 단면도이다. 제 3 실시예의 FeRAM는 실질적으로 제 1 실시예의 FeRAM와 유사한 구조를 갖는다. 제 3 실시예의 FeRAM는 제 1 실시예의 FeRAM와는 접촉 형성 영역(102)의 구조가 다르다.
도 9에 도시된 바와 같이, 제 3 실시예의 FeRAM에서, 금속 실리사이드막은 접촉 구멍(16)의 부근에서 제거된다. 이러한 측면에 대해, 제 3 실시예의 FeRAM는 제 1 실시예의 FeRAM와는 다르다.
제 3 실시예의 FeRAM를 제조하는 계속 설명된다. 도 5a에 도시된 P형 반도체 기판(1)위에 전계 산화막(2)을 형성하는 공정에서 도 5j에 도시된 금속 실리사이드층(23)을 형성하는 공정까지의 공정들이 제 1 실시예와 유상하게 실행된다(도 10a).
도 10b에 도시된 바와 같이, 하부 전극(9)에 이르는 접촉 구멍(16)부근의 일부(23a)는 금속 실리사이드층(23)에서 선택적으로 제거된다. 그 뒤, 하부 전극(9)에 이르는 접촉 구멍(16)은 제거부(23a)에서 형성된다.
그 뒤, 약 30 nm의 두께를 갖는 티탄늄막, 약 100 nm의 두께를 갖는 티타늄 니트라이드막, 약 500 nm의 두께를 갖는 알루미늄막 및 약 30 nm을 갖는 티타늄 니트라이드막은 순차적으로 증착된다. 그 뒤, 이들 막 및 금속 실리사이드층(23)은 하부 전극(9)과 금속 배선(15)에 접속되는 금속 배선(17b)을 형성하기 위해 패턴화된다. FeRAM 메모리 셀은 상기 공정들에 의해 형성된다.
제 3 실시예에서, 금속 실리사아드층은 제 1 실시예 및 제 2 실시예와 유사하게 하부 전극(9)과 비접촉한다. 금속 실리사이드층(15a)은 상부 전극(11)과 접촉한다. 제 3 실시예에서는 제 1 실시예 및 제 2 실시예와 유사하게 강유전체막(10)이 저하되는 것을 막는다. 또한, 전기적 접속은 버텀 전극(9)과 배선(17b)사이에 안정화될 수 있다.
상술된 바와 같이, 제 1 실시예 내지 제 3 실시예중 어느 한 실시예에서, 금속 배선이 형성된 후 열처리에 의해 유발된 강유전체 용량소자의 저하를 억제시킬 수 있다. 이는 텅스텐 실리사이드(WSix)등의 금속 실리사이드막이 상부 전극 및 배선사이에 형성되기 때문이다. 금속 실리사이드막은 배선의 일부로 구성된 재료가 상부 전극으로 확산되는 것을 막을 수 있다. 또한, 금속 실리사이드는 강유전체막 위로 배선의 열응력에 의해 유발된 악영향이 미치는 것을 효율적으로 막을 수 있다. 그 결과, 강유전체막의 저하가 쉽게 유도되지 않는다.
또한, 제 1 실시예 내지 제 3 실시예중 어느 한 실시예에서, 배선과 버텀 전극에서의 막들의 제거, 버텀 전극에 접촉하는 전도성 결함 및 저항의 증대를 막을 수 있다. 이는 버텀 전극 및 금속 실리사이드가 상호 집적 접촉해 있지 않기 때문이다.
이들 기술의 장점은 강유전체 메모리 및 제품 산출에 대한 신뢰성을 향상시킨다.
본 발명은 특정의 양호한 형태에 한정되지 않고, 공지의 양호한 형태는 구조 및 결합이 변화되며, 일부의 배치는 첨부된 청구항의 정신 및 범위 내에서 변경될 수 있음을 알 수 있다.

Claims (20)

  1. 실질적으로 비실리콘을 포함하는 배선층,
    상기 배선층에 접속된 버텀 전극,
    상기 버텀 전극 위에 형성된 강유전체막,
    상기 강유전체막 위에 형성된 탑 전극 및,
    상기 탑 전극에 접속되고, 상기 강유전체막 위에 위치하는 금속 실리사이드층을 포함하는 강유전체 메모리.
  2. 제 1 항에 있어서,
    상기 배선층 및 강유전체막은 상기 버텀 전극의 동일측 위에 위치하는 강유전체 메모리.
  3. 제 1 항에 있어서,
    다른 금속 실리사이드층을 더 포함하고,
    상기 배선층이 상기 다른 금속 실리사이드층에 침투된 강유전체 메모리.
  4. 제 3 항에 있어서,
    상기 다른 금속 실리사이드층은 적어도 상기 강유전체막의 일부를 덮는 강유전체 메모리.
  5. 제 1 항에 있어서,
    상기 버텀 전극과 동시에 제조된 다른 버텀 전극,
    상기 다른 버텀 전극에 접속된 다른 강유전체막 및,
    상기 다른 버텀 전극에 접속딘 다른 배선층을 더 포함하고;
    상기 다른 배선층이 상기 다른 강유전체막에 침투된 강유전체 메모리.
  6. 제 5 항에 있어서,
    상기 다른 버텀 전극은 여전히 다른 배선층에 전기적으로 접속되는 강유전체 메모리.
  7. 제 5 항에 있어서,
    동시에 상기 금속 실리사이드층에 침투된 다른 금속 실리사이드층을 더 포함하며, 상기 다른 배선층이 상기 다른 금속 실리사이드층에 침투된 강유전체 메모리.
  8. 제 1 항에 있어서,
    상기 금속 실리사이드층은 텅스텐 실리사이드로 형성되는 강유전체막.
  9. 제 1 항에 있어서,
    상기 탑 전극은 이리듐 산화막 및 이리듐막을 포함하는 강유전체막.
  10. 제 1 항에 있어서,
    상기 이리듐 산화막은 상기 강유전체막 위에 형성되고,
    상기 이리듐막은 상기 이리듐 산화막 위에 형성되는 강유전체막.
  11. 제 1 항에 있어서,
    상기 버텀 전극은 백금으로 형성되는 강유전체막.
  12. 버텀 전극,
    상기 버텀 전극 위에 형성된 강유전체막 및,
    상기 강유전체막에 접속된 탑 전극을 포함하는 강유전체 용량소자를 형성하는 단계;
    상기 탑 전극에 접속되고, 상기 강유전체막 위에 위치하는 금속 실리사이드층을 형성하는 단계 및;
    실질적으로 비실리콘을 포함하고, 상기 버텀 전극에 접속된 배선층을 형성하는 단계를 포함하는 강유전체 메모리 제조 방법.
  13. 제 12 항에 있어서,
    상기 배선층 및 강유전체막은 상기 버텀 전극의 동일측 위에 위치하는 강유전체 메모리 제조 방법.
  14. 제 12 항에 있어서,
    상기 강유전체 용량소자 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막을 통해 상기 탑 전극에 제 1 접촉 구멍을 형성하는 단계를 포함하고;
    상기 금속 실리사이드층을 형성하는 상기 단계는,
    상기 층간 절연막 및 탑 전극 위에 금속 실리사이드막을 형성하는 단계를 포함하고, 상기 금속 실리사이드막은 상기 접촉 구멍내부의 상기 탑 전극에 접속되며;
    상기 배선층을 형성하는 상기 단계는,
    상기 금속 실리사이드막 및 층간 절연막을 통해 제 2 접촉 구멍을 형성하는 단계,
    상기 제 2 접촉 구멍을 통해 상기 버텀 전극에 상기 배선층을 형성하는 단계를 포함하는 강유전체 메모리 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 2 접촉 구멍을 형성하는 상기 단계는,
    상기 금속 실리사이드막의 선택부를 선택적으로 제거하는 단계 및,
    상기 선택부의 폭보다 좁은 폭을 갖는 상기 제 2 접촉 구멍을 형성하는 단계를 포함하는 강유전체 메모리 제조 방법.
  16. 제 14 항에 있어서,
    상기 금속 실리사이드층을 형성하는 상기 단계는,
    상기 금속 실리사이드층을 형성하기 위해 상기 금속 실리사이드막을 에칭하는 단계를 포함하는 강유전체 메모리 제조 방법.
  17. 제 13 항에 있어서,
    상기 탑 전극은,
    상기 강유전체막에 접속된 이리듐 산화막 및,
    상기 이리듐 산화막에 접속된 이리듐막을 포함하는 강유전체 메모리 제조 방법.
  18. 제 16 항에 있어서,
    상기 금속 실리사이드층을 형성하는 상기 단계 이전에, 상기 이리듐막의 표면부를 에칭하는 단계를 더 포함하는 강유전체 메모리 제조 방법.
  19. 제 12 항에 있어서,
    상기 버텀 전극과 동시에 다른 버텀 전극을 형성하는 단계,
    상기 다른 버텀 전극에 접속된 다른 강유전체막을 형성하는 단계,
    다른 금속 실리사이드층을 형성하는 단계 및,
    상기 다른 버텀 전극에 접속된 다른 배선층을 형성하는 단계를 더 포함하고;
    상기 다른 배선층이 상기 다른 강유전체막 및 다른 금속 실리사이드막에 침투된 강유전체 메모리 제조 방법.
  20. 제 19 항에 있어서,
    상기 탑 전극에 접속된 금속 실리사이드막을 형성하는 단계 및,
    상기 금속 실리사이드층 및 다른 금속 실리사이드층을 형성하기 위해 상기 금속 실리사이드막을 에칭하는 단계를 더 포함하는 강유전체 메모리 제조 방법.
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