JPH08191133A - 半導体素子のキャパシタ構造及びその作製方法 - Google Patents
半導体素子のキャパシタ構造及びその作製方法Info
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- JPH08191133A JPH08191133A JP7059972A JP5997295A JPH08191133A JP H08191133 A JPH08191133 A JP H08191133A JP 7059972 A JP7059972 A JP 7059972A JP 5997295 A JP5997295 A JP 5997295A JP H08191133 A JPH08191133 A JP H08191133A
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Abstract
(57)【要約】
【目的】強誘電体層が高い残留分極±Ｐrを有し且つ残
留分極±Ｐrを高い状態に維持するために、強誘電体層
をその上にエピタキシャル成長させることができ、しか
も低い抵抗率を有する下部電極層を備えた半導体素子の
キャパシタ構造を提供する。 【構成】半導体素子のキャパシタ構造は、（イ）基体１
０上に形成された多結晶材料若しくは安定化ジルコニア
から成る下地層２０と、（ロ）下地層２０上に形成され
た高配向性を有するバッファ層２１と、（ハ）バッファ
層２１上に形成された高配向性を有する下部電極層２２
と、（ニ）下部電極層２２上にエピタキシャル成長にて
形成された強誘電体層２３と、（ホ）強誘電体層２３上
に形成された上部電極層２４から成り、下部電極層２２
はＰｔ｛１００｝から成る。
留分極±Ｐrを高い状態に維持するために、強誘電体層
をその上にエピタキシャル成長させることができ、しか
も低い抵抗率を有する下部電極層を備えた半導体素子の
キャパシタ構造を提供する。 【構成】半導体素子のキャパシタ構造は、（イ）基体１
０上に形成された多結晶材料若しくは安定化ジルコニア
から成る下地層２０と、（ロ）下地層２０上に形成され
た高配向性を有するバッファ層２１と、（ハ）バッファ
層２１上に形成された高配向性を有する下部電極層２２
と、（ニ）下部電極層２２上にエピタキシャル成長にて
形成された強誘電体層２３と、（ホ）強誘電体層２３上
に形成された上部電極層２４から成り、下部電極層２２
はＰｔ｛１００｝から成る。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体薄膜を用いた
半導体素子及びその作製方法、更に詳しくは、強誘電体
薄膜を用いた不揮発性メモリセル（所謂ＦＥＲＡＭ）若
しくはＤＲＡＭから成る半導体素子及びそれらの作製方
法に関する。
半導体素子及びその作製方法、更に詳しくは、強誘電体
薄膜を用いた不揮発性メモリセル（所謂ＦＥＲＡＭ）若
しくはＤＲＡＭから成る半導体素子及びそれらの作製方
法に関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する高速書き換え
が可能な不揮発性メモリセルである。現在研究されてい
る強誘電体薄膜不揮発性メモリセルは、強誘電体キャパ
シタの蓄積電荷量の変化を検出する方式と、強誘電体の
自発分極による半導体の抵抗変化を検出する方式の２つ
に分類することができる。本発明の半導体メモリセルは
前者に属する。
膜を用いた不揮発性メモリセルの応用研究が盛んに進め
られている。この不揮発性メモリセルは、強誘電体薄膜
の高速分極反転とその残留分極を利用する高速書き換え
が可能な不揮発性メモリセルである。現在研究されてい
る強誘電体薄膜不揮発性メモリセルは、強誘電体キャパ
シタの蓄積電荷量の変化を検出する方式と、強誘電体の
自発分極による半導体の抵抗変化を検出する方式の２つ
に分類することができる。本発明の半導体メモリセルは
前者に属する。
【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性メモリセルとして、例えば、強
誘電体キャパシタに選択トランジスタを付加した１キャ
パシタ＋１トランジスタ構造を有する不揮発性メモリセ
ルを挙げることができる。強誘電体キャパシタは、例え
ば、下部電極と上部電極、及びそれらの間に挟まれた強
誘電体薄膜から構成されている。このタイプの不揮発性
メモリセルにおけるデータの書き込みや読み出しは、図
８に示す強誘電体のＰ−Ｅヒステリシスループを応用し
て行われる。強誘電体薄膜に外部電界を加えた後、外部
電界を除いたとき、強誘電体薄膜は自発分極を示す。そ
して、強誘電体薄膜の残留分極は、プラス方向の外部電
界が印加されたとき＋Ｐr、マイナス方向の外部電界が
印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐr
の状態（図８の「Ｄ」参照）の場合を”０”とし、残留
分極が−Ｐrの状態（図８の「Ａ」参照）の場合を”
１”とする。
検出する方式の不揮発性メモリセルとして、例えば、強
誘電体キャパシタに選択トランジスタを付加した１キャ
パシタ＋１トランジスタ構造を有する不揮発性メモリセ
ルを挙げることができる。強誘電体キャパシタは、例え
ば、下部電極と上部電極、及びそれらの間に挟まれた強
誘電体薄膜から構成されている。このタイプの不揮発性
メモリセルにおけるデータの書き込みや読み出しは、図
８に示す強誘電体のＰ−Ｅヒステリシスループを応用し
て行われる。強誘電体薄膜に外部電界を加えた後、外部
電界を除いたとき、強誘電体薄膜は自発分極を示す。そ
して、強誘電体薄膜の残留分極は、プラス方向の外部電
界が印加されたとき＋Ｐr、マイナス方向の外部電界が
印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐr
の状態（図８の「Ｄ」参照）の場合を”０”とし、残留
分極が−Ｐrの状態（図８の「Ａ」参照）の場合を”
１”とする。
【０００４】”１”あるいは”０”の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図８の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図８の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図８の
「Ｃ」の状態となる。このとき、データが”０”であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが”１”であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが”０”の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが”
１”の場合には、強誘電体薄膜に分極反転が生じる。そ
の結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データ
が”０”のときでも”１”のときでも、強誘電体薄膜の
分極状態は図８の「Ｄ」の状態となってしまう。それ
故、データが”１”の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ”１”を書き込む。
【０００５】この方式の不揮発性メモリセルは、例えば
米国特許第５，００５，１０２号の明細書や、文献 "Pr
eparation and Properties of Lead Zirconate-Titanat
e Thin Film", K. Iijima, et al., Japanese Journal
of Applied Physics, Vol. 30, No. 9B, September, 19
91, pp. 2149-2151 （以下、文献１と呼ぶ）、文献 "Fe
rroelectric La-Sr-Co-O/Pb-Zr-Ti-O/La-Sr-Co-O heter
ostructure on silicon via template growth", R. Ram
esh, at al., Appl. Phys. Lett. 63 (26), 27December
1993, pp. 3592-3594 （以下、文献２と呼ぶ）、文献
"Template Approaches to Growth of Oriented Oxide
Heterostructures on SiO2/Si", Journal Of Electroni
c Materials, Vol. 23, No. 1, 1994, pp. 19-23 （以
下、文献３と呼ぶ）から公知である。
米国特許第５，００５，１０２号の明細書や、文献 "Pr
eparation and Properties of Lead Zirconate-Titanat
e Thin Film", K. Iijima, et al., Japanese Journal
of Applied Physics, Vol. 30, No. 9B, September, 19
91, pp. 2149-2151 （以下、文献１と呼ぶ）、文献 "Fe
rroelectric La-Sr-Co-O/Pb-Zr-Ti-O/La-Sr-Co-O heter
ostructure on silicon via template growth", R. Ram
esh, at al., Appl. Phys. Lett. 63 (26), 27December
1993, pp. 3592-3594 （以下、文献２と呼ぶ）、文献
"Template Approaches to Growth of Oriented Oxide
Heterostructures on SiO2/Si", Journal Of Electroni
c Materials, Vol. 23, No. 1, 1994, pp. 19-23 （以
下、文献３と呼ぶ）から公知である。
【０００６】
【発明が解決しようとする課題】強誘電体キャパシタの
蓄積電荷量の変化を検出する方式の不揮発性メモリセル
においては、強誘電体薄膜の残留分極±Ｐrを如何に高
くし、且つ残留分極±Ｐrを高い状態に維持するかが極
めて重要な技術的課題である。強誘電体薄膜の残留分極
±Ｐrを高くすることによって、”０”又は”１”のデ
ータのどちらのデータを半導体メモリセルが保持してい
るかをより容易に且つ確実に検出することが可能にな
る。この技術的課題を解決するためには、下部電極上に
強誘電体薄膜をエピタキシャル成長させる必要がある。
蓄積電荷量の変化を検出する方式の不揮発性メモリセル
においては、強誘電体薄膜の残留分極±Ｐrを如何に高
くし、且つ残留分極±Ｐrを高い状態に維持するかが極
めて重要な技術的課題である。強誘電体薄膜の残留分極
±Ｐrを高くすることによって、”０”又は”１”のデ
ータのどちらのデータを半導体メモリセルが保持してい
るかをより容易に且つ確実に検出することが可能にな
る。この技術的課題を解決するためには、下部電極上に
強誘電体薄膜をエピタキシャル成長させる必要がある。
【０００７】米国特許第５，００５，１０２号の明細書
に開示された不揮発性メモリセルにおいては、強誘電体
キャパシタは、その図２に示されているように、ＳｉＯ
2から成る基体１１２上に形成された下部電極１１４、
強誘電体薄膜１１６、及び上部電極１１８から成る。下
部電極１１４は、密着層として機能するＴｉ層１２０、
拡散防止層として機能するＴｉＮ層１２４、電極層及び
強誘電体薄膜の成長下地層として機能するＰｔ層１２６
から構成されている。この米国特許第５，００５，１０
２号においては、下部電極はＰｔから構成されている
が、具体的にＰｔの結晶構造をどのような形態とすべき
かの記載はなく、更には、強誘電体薄膜の残留分極±Ｐ
rを高くするための技術的な解決手段についての具体的
な開示もない。
に開示された不揮発性メモリセルにおいては、強誘電体
キャパシタは、その図２に示されているように、ＳｉＯ
2から成る基体１１２上に形成された下部電極１１４、
強誘電体薄膜１１６、及び上部電極１１８から成る。下
部電極１１４は、密着層として機能するＴｉ層１２０、
拡散防止層として機能するＴｉＮ層１２４、電極層及び
強誘電体薄膜の成長下地層として機能するＰｔ層１２６
から構成されている。この米国特許第５，００５，１０
２号においては、下部電極はＰｔから構成されている
が、具体的にＰｔの結晶構造をどのような形態とすべき
かの記載はなく、更には、強誘電体薄膜の残留分極±Ｐ
rを高くするための技術的な解決手段についての具体的
な開示もない。
【０００８】文献１には、Ｐｔフィルム上にＲＦマグネ
トロンスパッタ法にて形成されたＰＺＴから成る強誘電
体薄膜の特性が記載されている。Ｐｔフィルムは各種下
地層上に形成される。下地層としてＭｇ（１００）を用
いた場合、Ｐｔ（１００）が形成されるが、（１００）
ＳｉやＳｉＯ2／（１００）Ｓｉといった材料から成る
下地層を用いた場合、Ｐｔ（１１１）が形成される。こ
れは、面心立方構造を有する白金Ｐｔにおいては、一般
に最密充填のＰｔ（１１１）が形成される傾向にあるか
らである。強誘電体薄膜を用いた半導体メモリセルにお
いて、Ｍｇ（１００）を下部電極の下地層として用いる
ことは、半導体メモリセルの作製工程が極めて複雑にな
るし、Ｍｇの半導体基板等への拡散等を考慮すると、現
実的ではない。
トロンスパッタ法にて形成されたＰＺＴから成る強誘電
体薄膜の特性が記載されている。Ｐｔフィルムは各種下
地層上に形成される。下地層としてＭｇ（１００）を用
いた場合、Ｐｔ（１００）が形成されるが、（１００）
ＳｉやＳｉＯ2／（１００）Ｓｉといった材料から成る
下地層を用いた場合、Ｐｔ（１１１）が形成される。こ
れは、面心立方構造を有する白金Ｐｔにおいては、一般
に最密充填のＰｔ（１１１）が形成される傾向にあるか
らである。強誘電体薄膜を用いた半導体メモリセルにお
いて、Ｍｇ（１００）を下部電極の下地層として用いる
ことは、半導体メモリセルの作製工程が極めて複雑にな
るし、Ｍｇの半導体基板等への拡散等を考慮すると、現
実的ではない。
【０００９】Ｐｔ（１１１）の格子面間隔は、代表的な
強誘電体材料であるＰＺＴ、ＰＬＺＴあるいはＳｒＢｉ
2Ｔａ2Ｏ9の格子面間隔と整合していない。従って、Ｐ
ｔ（１１１）上にこれらの強誘電体薄膜をエピタキシャ
ル成長させることはできない。それ故、Ｐｔ（１１１）
上に成膜されたこれらの強誘電体薄膜の残留分極±Ｐr
を高くすることができないという問題がある。
強誘電体材料であるＰＺＴ、ＰＬＺＴあるいはＳｒＢｉ
2Ｔａ2Ｏ9の格子面間隔と整合していない。従って、Ｐ
ｔ（１１１）上にこれらの強誘電体薄膜をエピタキシャ
ル成長させることはできない。それ故、Ｐｔ（１１１）
上に成膜されたこれらの強誘電体薄膜の残留分極±Ｐr
を高くすることができないという問題がある。
【００１０】一方、Ｐｔ（１００）の格子面間隔は、Ｐ
ＺＴ、ＰＬＺＴあるいはＳｒＢｉ2Ｔａ2Ｏ9の格子面間
隔と整合している。従って、Ｐｔ（１００）上にはこれ
らの強誘電体薄膜をエピタキシャル成長させることがで
き、Ｐｔ（１００）上に成膜されたこれらの強誘電体薄
膜の残留分極±Ｐrを高くすることが可能である。しか
しながら、Ｐｔ（１００）をＳｉ上やＳｉＯ2上に形成
できないという問題がある。
ＺＴ、ＰＬＺＴあるいはＳｒＢｉ2Ｔａ2Ｏ9の格子面間
隔と整合している。従って、Ｐｔ（１００）上にはこれ
らの強誘電体薄膜をエピタキシャル成長させることがで
き、Ｐｔ（１００）上に成膜されたこれらの強誘電体薄
膜の残留分極±Ｐrを高くすることが可能である。しか
しながら、Ｐｔ（１００）をＳｉ上やＳｉＯ2上に形成
できないという問題がある。
【００１１】文献２及び文献３には、シリコン基板の上
若しくはシリコン基板上に形成されたＳｉＯ2の上に、
イットリウム（Ｙ）を添加した安定化ジルコニア（以
下、ＹＳＺと略す）、ｃ軸に配向したペロブスカイト構
造を有するＢｉ4Ｔｉ3Ｏ12（以下、ＢＴＯと略す）から
成るテンプレート層、ペロブスカイト構造を有するＬａ
−Ｓｒ−Ｃｏ−Ｏ（以下、ＬＳＣＯと略す）から成る下
部電極、ＰＬＺＴから成る強誘電体薄膜、ＬＳＣＯから
成る上部電極から構成された強誘電体キャパシタが開示
されている。ＢＴＯから成るテンプレート層を設けない
場合、即ち、ＹＳＺ若しくはＳｉＯ2上に直接ＬＳＣＯ
／ＰＬＺＴ／ＬＳＣＯを形成した場合、ＬＳＣＯ／ＰＬ
ＺＴ／ＬＳＣＯは［１１０］方位を有し、この状態では
ＰＬＺＴは低い残留分極しか示さない。然るに、ＢＴＯ
から成るテンプレート層を形成した場合、ＬＳＣＯ／Ｐ
ＬＺＴ／ＬＳＣＯは［００１］方位を有し、この状態で
はＰＬＺＴは高い残留分極を示す。
若しくはシリコン基板上に形成されたＳｉＯ2の上に、
イットリウム（Ｙ）を添加した安定化ジルコニア（以
下、ＹＳＺと略す）、ｃ軸に配向したペロブスカイト構
造を有するＢｉ4Ｔｉ3Ｏ12（以下、ＢＴＯと略す）から
成るテンプレート層、ペロブスカイト構造を有するＬａ
−Ｓｒ−Ｃｏ−Ｏ（以下、ＬＳＣＯと略す）から成る下
部電極、ＰＬＺＴから成る強誘電体薄膜、ＬＳＣＯから
成る上部電極から構成された強誘電体キャパシタが開示
されている。ＢＴＯから成るテンプレート層を設けない
場合、即ち、ＹＳＺ若しくはＳｉＯ2上に直接ＬＳＣＯ
／ＰＬＺＴ／ＬＳＣＯを形成した場合、ＬＳＣＯ／ＰＬ
ＺＴ／ＬＳＣＯは［１１０］方位を有し、この状態では
ＰＬＺＴは低い残留分極しか示さない。然るに、ＢＴＯ
から成るテンプレート層を形成した場合、ＬＳＣＯ／Ｐ
ＬＺＴ／ＬＳＣＯは［００１］方位を有し、この状態で
はＰＬＺＴは高い残留分極を示す。
【００１２】しかしながら、これらの文献２及び文献３
に示された下部電極を構成する材料であるＬＳＣＯの室
温における比抵抗率は９０〜２００μΩｃｍと高い値で
ある。
に示された下部電極を構成する材料であるＬＳＣＯの室
温における比抵抗率は９０〜２００μΩｃｍと高い値で
ある。
【００１３】従って、本発明の目的は、強誘電体層が高
い残留分極±Ｐrを有し且つ残留分極±Ｐrを高い状態に
維持するために、強誘電体層をその上にエピタキシャル
成長させることができ、しかも低い抵抗率を有する下部
電極層を備えた半導体素子のキャパシタ構造及びその作
製方法を提供することにある。
い残留分極±Ｐrを有し且つ残留分極±Ｐrを高い状態に
維持するために、強誘電体層をその上にエピタキシャル
成長させることができ、しかも低い抵抗率を有する下部
電極層を備えた半導体素子のキャパシタ構造及びその作
製方法を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体素子のキャパシタ構造は、（イ）基
体上に形成されたアモルファス材料若しくは安定化ジル
コニアから成る下地層と、（ロ）下地層上に形成された
高配向性を有するバッファ層と、（ハ）バッファ層上に
形成された高配向性を有する下部電極層と、（ニ）下部
電極層上にエピタキシャル成長にて形成された強誘電体
層と、（ホ）強誘電体層上に形成された上部電極層から
成る。そして、下部電極層はＰｔ｛１００｝から成るこ
とを特徴とする。即ち、下部電極層を構成する白金Ｐｔ
の｛１００｝面は、バッファ層の表面に対して平行に形
成されている。言い換えれば、Ｐｔ＜１００＞方位はバ
ッファ層の表面に垂直である。
めの本発明の半導体素子のキャパシタ構造は、（イ）基
体上に形成されたアモルファス材料若しくは安定化ジル
コニアから成る下地層と、（ロ）下地層上に形成された
高配向性を有するバッファ層と、（ハ）バッファ層上に
形成された高配向性を有する下部電極層と、（ニ）下部
電極層上にエピタキシャル成長にて形成された強誘電体
層と、（ホ）強誘電体層上に形成された上部電極層から
成る。そして、下部電極層はＰｔ｛１００｝から成るこ
とを特徴とする。即ち、下部電極層を構成する白金Ｐｔ
の｛１００｝面は、バッファ層の表面に対して平行に形
成されている。言い換えれば、Ｐｔ＜１００＞方位はバ
ッファ層の表面に垂直である。
【００１５】ここで下部電極層が高配向性を有すると
は、以下のように定義される。即ち、下部電極層のＸ線
回折パターンを測定し、かかるＸ線回折ピークの強度Ｉ
（ｈｋｌ）を求める。一方、ＡＳＴＭ（ＪＣＰＤＳ）カ
ードに記載されている下部電極層を構成する物質におけ
る回折ピークの強度比Ｉｒ（ｈｋｌ）を求める。即ち、
ＡＳＴＭ（ＪＣＰＤＳ）カードに記載されている各回折
ピークの強度ＩASTM（ｈｋｌ）の内、最大ピークの強度
Ｉｒmaxを１としたときの強度比を求める。言い換えれ
ば、 Ｉｒ（ｈｋｌ）＝ＩASTM（ｈｋｌ）／Ｉｒmax を求める。そして、以下の式から下部電極層における各
回折ピークの強度の規格化された値を求める。 Ｉnormal（ｈｋｌ）＝Ｉ（ｈｋｌ）／Ｉｒ（ｈｋｌ）
は、以下のように定義される。即ち、下部電極層のＸ線
回折パターンを測定し、かかるＸ線回折ピークの強度Ｉ
（ｈｋｌ）を求める。一方、ＡＳＴＭ（ＪＣＰＤＳ）カ
ードに記載されている下部電極層を構成する物質におけ
る回折ピークの強度比Ｉｒ（ｈｋｌ）を求める。即ち、
ＡＳＴＭ（ＪＣＰＤＳ）カードに記載されている各回折
ピークの強度ＩASTM（ｈｋｌ）の内、最大ピークの強度
Ｉｒmaxを１としたときの強度比を求める。言い換えれ
ば、 Ｉｒ（ｈｋｌ）＝ＩASTM（ｈｋｌ）／Ｉｒmax を求める。そして、以下の式から下部電極層における各
回折ピークの強度の規格化された値を求める。 Ｉnormal（ｈｋｌ）＝Ｉ（ｈｋｌ）／Ｉｒ（ｈｋｌ）
【００１６】次に、規格化されたＩnormal（ｈｋｌ）の
総和Ｔotal（Ｉnormal）を求める。このとき、同一配向
軸に起因する複数の回折ピーク（例えば（１００）と
（２００）等）については、その内の最も強度の大きい
回折ピーク（例えば（１００））を用いて総和Ｔotal
（Ｉnormal）を求める。即ち、この例においては（２０
０）の回折ピークに起因する規格化されたＩnormal（２
００）は総和Ｔotal（Ｉnorm al）中に含めない。
総和Ｔotal（Ｉnormal）を求める。このとき、同一配向
軸に起因する複数の回折ピーク（例えば（１００）と
（２００）等）については、その内の最も強度の大きい
回折ピーク（例えば（１００））を用いて総和Ｔotal
（Ｉnormal）を求める。即ち、この例においては（２０
０）の回折ピークに起因する規格化されたＩnormal（２
００）は総和Ｔotal（Ｉnorm al）中に含めない。
【００１７】そして、以下の式で求められるａ（ｈｋ
ｌ）の値が０．６以上の場合を、本明細書においては、
下部電極層は高配向性を有すると規定する。 ａ（ｈｋｌ）＝Ｉnormal（ｈｋｌ）／Ｔotal
（Ｉnormal）
ｌ）の値が０．６以上の場合を、本明細書においては、
下部電極層は高配向性を有すると規定する。 ａ（ｈｋｌ）＝Ｉnormal（ｈｋｌ）／Ｔotal
（Ｉnormal）
【００１８】本発明の半導体素子のキャパシタ構造にお
いては、バッファ層を、チタン酸ビスマス（Ｂｉ4Ｔｉ3
Ｏ12、ＢＴＯと略す）から構成することが望ましい。こ
の場合、ＢＴＯから成るバッファ層が高配向性を有する
とは、ＢＴＯから成るバッファ層がｃ軸に配向している
ことを意味する。下部電極層における高配向性の定義に
て用いたａ（ｈｋｌ）の規定を、バッファ層を構成する
材料に同様に適用した場合、バッファ層を構成する材料
におけるａ（ｈｋｌ）の値は０．２以上であることが好
ましい。
いては、バッファ層を、チタン酸ビスマス（Ｂｉ4Ｔｉ3
Ｏ12、ＢＴＯと略す）から構成することが望ましい。こ
の場合、ＢＴＯから成るバッファ層が高配向性を有する
とは、ＢＴＯから成るバッファ層がｃ軸に配向している
ことを意味する。下部電極層における高配向性の定義に
て用いたａ（ｈｋｌ）の規定を、バッファ層を構成する
材料に同様に適用した場合、バッファ層を構成する材料
におけるａ（ｈｋｌ）の値は０．２以上であることが好
ましい。
【００１９】本発明の半導体素子のキャパシタ構造にお
いては、強誘電体層は、ＰＺＴ系化合物、又はＢｉ系層
状構造ペロブスカイト型の強誘電体材料から成ることが
好ましい。ＰＺＴ系化合物として、ペロブスカイト型構
造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチ
タン酸ジルコン酸鉛（ＰｂＴｉXＺｒ1-XＯ3、但し、
０．１≦Ｘ≦１、ＰＺＴと略す）、ＰＺＴにＬａを添加
した金属酸化物であるＰＬＺＴ（ＰｂYＬａ1-YＴｉXＺ
ｒ1-X）Ｏ3、あるいはＰＺＴにＮｂを添加した金属酸化
物であるＰＮＺＴを挙げることができる。また、Ｂｉ系
層状構造ペロブスカイト型の強誘電体材料として、Ｓｒ
Ｂｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ
9、ＳｒＢｉ4Ｔｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔ
ａXＮｂ2-XＯ9、ＰｂＢｉ2Ｔａ2Ｏ9等を例示することが
できる。
いては、強誘電体層は、ＰＺＴ系化合物、又はＢｉ系層
状構造ペロブスカイト型の強誘電体材料から成ることが
好ましい。ＰＺＴ系化合物として、ペロブスカイト型構
造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチ
タン酸ジルコン酸鉛（ＰｂＴｉXＺｒ1-XＯ3、但し、
０．１≦Ｘ≦１、ＰＺＴと略す）、ＰＺＴにＬａを添加
した金属酸化物であるＰＬＺＴ（ＰｂYＬａ1-YＴｉXＺ
ｒ1-X）Ｏ3、あるいはＰＺＴにＮｂを添加した金属酸化
物であるＰＮＺＴを挙げることができる。また、Ｂｉ系
層状構造ペロブスカイト型の強誘電体材料として、Ｓｒ
Ｂｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ
9、ＳｒＢｉ4Ｔｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔ
ａXＮｂ2-XＯ9、ＰｂＢｉ2Ｔａ2Ｏ9等を例示することが
できる。
【００２０】尚、上部電極層をＰｔやアルミニウム系合
金、Ｐｔ／ＬＳＣＯの多層構造等から構成することがで
きる。
金、Ｐｔ／ＬＳＣＯの多層構造等から構成することがで
きる。
【００２１】下地層をアモルファス材料から構成する場
合、かかるアモルファス材料は、酸化シリコン（ＳｉＯ
2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ（Spi
n OnGlass）、ＮＳＧ（Non-doped Silicate Glass）、
ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯ（Low Temperatur
e Oxide、低温ＣＶＤ−ＳｉＯ2）から成る群から選択さ
れた１種類以上の材料から成ることが好ましい。尚、ア
モルファス材料が１種類以上の材料から成るとは、下地
層が１種類の材料から構成されていた単層であることだ
けでなく、下地層が異なるアモルファス材料から成る多
層構造を有することを意味する。後者の場合として、例
えば、下地層がＳｉＯ2から成る下層とＢＰＳＧから成
る上層から構成されている例を挙げることができる。
合、かかるアモルファス材料は、酸化シリコン（ＳｉＯ
2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ（Spi
n OnGlass）、ＮＳＧ（Non-doped Silicate Glass）、
ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯ（Low Temperatur
e Oxide、低温ＣＶＤ−ＳｉＯ2）から成る群から選択さ
れた１種類以上の材料から成ることが好ましい。尚、ア
モルファス材料が１種類以上の材料から成るとは、下地
層が１種類の材料から構成されていた単層であることだ
けでなく、下地層が異なるアモルファス材料から成る多
層構造を有することを意味する。後者の場合として、例
えば、下地層がＳｉＯ2から成る下層とＢＰＳＧから成
る上層から構成されている例を挙げることができる。
【００２２】尚、下部電極層は、場合によっては、Ｐｔ
｛１００｝の下にランタンストロンチウムコバルトオキ
サイド（Ｌａ0.5Ｓｒ0.5ＣｏＯ3、ＬＳＣＯと略す）を
形成した多層構造を有していてもよい。
｛１００｝の下にランタンストロンチウムコバルトオキ
サイド（Ｌａ0.5Ｓｒ0.5ＣｏＯ3、ＬＳＣＯと略す）を
形成した多層構造を有していてもよい。
【００２３】上記の目的を達成するための本発明の半導
体素子のキャパシタ構造の作製方法は、（イ）基体上に
アモルファス材料若しくは安定化ジルコニアから成る下
地層を形成する工程と、（ロ）下地層上に高配向性を有
するバッファ層を形成すると、（ハ）バッファ層上に高
配向性を有する下部電極層を形成する工程と、（ニ）下
部電極層上に強誘電体層をエピタキシャル成長させる工
程と、（ホ）強誘電体層上に上部電極層を形成する工
程、から成り、下部電極層はＰｔ｛１００｝から成るこ
とを特徴とする。即ち、下部電極層を構成する白金Ｐｔ
の｛１００｝面は、バッファ層の表面に対して平行に形
成されている。言い換えれば、Ｐｔ＜１００＞方位はバ
ッファ層の表面に垂直である。
体素子のキャパシタ構造の作製方法は、（イ）基体上に
アモルファス材料若しくは安定化ジルコニアから成る下
地層を形成する工程と、（ロ）下地層上に高配向性を有
するバッファ層を形成すると、（ハ）バッファ層上に高
配向性を有する下部電極層を形成する工程と、（ニ）下
部電極層上に強誘電体層をエピタキシャル成長させる工
程と、（ホ）強誘電体層上に上部電極層を形成する工
程、から成り、下部電極層はＰｔ｛１００｝から成るこ
とを特徴とする。即ち、下部電極層を構成する白金Ｐｔ
の｛１００｝面は、バッファ層の表面に対して平行に形
成されている。言い換えれば、Ｐｔ＜１００＞方位はバ
ッファ層の表面に垂直である。
【００２４】本発明の半導体素子のキャパシタ構造の作
製方法においては、Ｐｔ｛１００｝から成る下部電極層
を、パルスレーザ堆積法（パルスレーザアブレーション
法）又はスパッタ法にて形成することができる。
製方法においては、Ｐｔ｛１００｝から成る下部電極層
を、パルスレーザ堆積法（パルスレーザアブレーション
法）又はスパッタ法にて形成することができる。
【００２５】更には、チタン酸ビスマス（ＢＴＯ）から
成るバッファ層を、ＭＯＣＶＤ法、パルスレーザ堆積法
（パルスレーザアブレーション法）又はスパッタ法にて
形成することが望ましい。この場合、ＢＴＯから成るバ
ッファ層はｃ軸に配向していることが好ましい。
成るバッファ層を、ＭＯＣＶＤ法、パルスレーザ堆積法
（パルスレーザアブレーション法）又はスパッタ法にて
形成することが望ましい。この場合、ＢＴＯから成るバ
ッファ層はｃ軸に配向していることが好ましい。
【００２６】本発明の半導体素子のキャパシタ構造の作
製方法においては、ＰｂＴｉＯ3、ＰＺＴ系化合物から
成る強誘電体層、あるいは又、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から成る強誘電体層を、ＭＯＣ
ＶＤ法、パルスレーザ堆積法（パルスレーザアブレーシ
ョン法）又はスパッタ法にてエピタキシャル成長させる
ことができる。
製方法においては、ＰｂＴｉＯ3、ＰＺＴ系化合物から
成る強誘電体層、あるいは又、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から成る強誘電体層を、ＭＯＣ
ＶＤ法、パルスレーザ堆積法（パルスレーザアブレーシ
ョン法）又はスパッタ法にてエピタキシャル成長させる
ことができる。
【００２７】尚、下地層を構成するアモルファス材料
は、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ
Ｎ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、
ＢＳＧ及びＬＴＯから成る群から選択された１種類以上
の材料から成ることが好ましい。即ち、下地層は、単層
から構成される場合だけでなく、複数層から構成される
場合を含む。あるいは又、下地層を構成する安定化ジル
コニア（例えば、Ｙ2Ｏ3等の希土類酸化物を添加した酸
化ジルコニウムＺｒＯ2）を、ＭＯＣＶＤ法又はパルス
レーザ堆積法（パルスレーザアブレーション法）にて形
成することが好ましい。
は、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ
Ｎ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、
ＢＳＧ及びＬＴＯから成る群から選択された１種類以上
の材料から成ることが好ましい。即ち、下地層は、単層
から構成される場合だけでなく、複数層から構成される
場合を含む。あるいは又、下地層を構成する安定化ジル
コニア（例えば、Ｙ2Ｏ3等の希土類酸化物を添加した酸
化ジルコニウムＺｒＯ2）を、ＭＯＣＶＤ法又はパルス
レーザ堆積法（パルスレーザアブレーション法）にて形
成することが好ましい。
【００２８】
【作用】本発明においては、下部電極層はＰｔ｛１０
０｝から成る。白金Ｐｔは面心立方構造を有し、格子定
数は、ａ＝ｂ＝ｃ＝３．９２オングストロームである。
一方、ペロブスカイト型構造を有するＰＺＴの格子定数
は、ａ＝ｂ＝３．９３オングストロームである。即ち、
Ｐｔ｛１００｝の格子面間隔はＰＺＴの例えば（１０
０）面の格子面間隔とほぼ一致している。一方、Ｂｉ系
層状構造ペロブスカイト型の強誘電体材料のａ軸及びｂ
軸の格子定数（単位：オングストローム）並びに（１１
０）格子面間隔（単位：オングストローム）を以下に例
示する。 強誘電体材料名 格子定数 格子面間隔 ＳｒＢｉ2Ｔａ2Ｏ9 ５．５１２ ３．８９８ ＳｒＢｉ2Ｎｂ2Ｏ9 ５．５００ ３．８８９ ＢａＢｉ2Ｔａ2Ｏ9 ５．５５６ ３．９２９ ＳｒＢｉ4Ｔｉ4Ｏ15 ５．４２０ ３．８３３
０｝から成る。白金Ｐｔは面心立方構造を有し、格子定
数は、ａ＝ｂ＝ｃ＝３．９２オングストロームである。
一方、ペロブスカイト型構造を有するＰＺＴの格子定数
は、ａ＝ｂ＝３．９３オングストロームである。即ち、
Ｐｔ｛１００｝の格子面間隔はＰＺＴの例えば（１０
０）面の格子面間隔とほぼ一致している。一方、Ｂｉ系
層状構造ペロブスカイト型の強誘電体材料のａ軸及びｂ
軸の格子定数（単位：オングストローム）並びに（１１
０）格子面間隔（単位：オングストローム）を以下に例
示する。 強誘電体材料名 格子定数 格子面間隔 ＳｒＢｉ2Ｔａ2Ｏ9 ５．５１２ ３．８９８ ＳｒＢｉ2Ｎｂ2Ｏ9 ５．５００ ３．８８９ ＢａＢｉ2Ｔａ2Ｏ9 ５．５５６ ３．９２９ ＳｒＢｉ4Ｔｉ4Ｏ15 ５．４２０ ３．８３３
【００２９】一般に、Ｐｔ｛１００｝から成る下部電極
層の格子面間隔と、強誘電体層を構成する材料の格子面
間隔の差が３％以内ならば、下部電極層上に強誘電体層
をエピタキシャル成長させることができる。従って、Ｐ
ｔ｛１００｝から成る下部電極層上に、ＰＺＴ系化合物
又はＢｉ系層状構造ペロブスカイト型の強誘電体材料か
ら成る強誘電体層をエピタキシャル成長させることがで
きる。その結果、下部電極層上に形成された強誘電体層
には高い残留分極±Ｐrを付与することができ、優れた
性能を有する半導体素子を作製することができる。
層の格子面間隔と、強誘電体層を構成する材料の格子面
間隔の差が３％以内ならば、下部電極層上に強誘電体層
をエピタキシャル成長させることができる。従って、Ｐ
ｔ｛１００｝から成る下部電極層上に、ＰＺＴ系化合物
又はＢｉ系層状構造ペロブスカイト型の強誘電体材料か
ら成る強誘電体層をエピタキシャル成長させることがで
きる。その結果、下部電極層上に形成された強誘電体層
には高い残留分極±Ｐrを付与することができ、優れた
性能を有する半導体素子を作製することができる。
【００３０】一方、Ｐｔ｛１００｝から成る下部電極層
はバッファ層上に形成されている。バッファ層がｃ軸に
配向したＢＴＯから成る場合、ＢＴＯの格子定数は、ａ
＝５．４１オングストローム、ｂ＝５．４３オングスト
ローム、ｃ＝３２．８２オングストロームである。従っ
て、ＢＴＯの（１１０）格子面間隔は、Ｐｔ｛１００｝
の格子面間隔とほぼ等しいので、ＢＴＯから成るバッフ
ァ層上に高配向性を有する下部電極層を形成することが
できる。
はバッファ層上に形成されている。バッファ層がｃ軸に
配向したＢＴＯから成る場合、ＢＴＯの格子定数は、ａ
＝５．４１オングストローム、ｂ＝５．４３オングスト
ローム、ｃ＝３２．８２オングストロームである。従っ
て、ＢＴＯの（１１０）格子面間隔は、Ｐｔ｛１００｝
の格子面間隔とほぼ等しいので、ＢＴＯから成るバッフ
ァ層上に高配向性を有する下部電極層を形成することが
できる。
【００３１】また、白金の比抵抗率は１５〜２０μΩｃ
ｍであり、ＬＳＣＯより低抵抗であり、半導体素子にお
いては好ましい材料である。
ｍであり、ＬＳＣＯより低抵抗であり、半導体素子にお
いては好ましい材料である。
【００３２】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。
明を説明する。
【００３３】（実施例１）実施例１の半導体素子の模式
的な一部断面図を図１に示す。尚、実施例１の半導体素
子は、強誘電体の自発分極による半導体の抵抗変化を検
出する方式のＦＥＲＡＭに分類される半導体メモリセル
である。
的な一部断面図を図１に示す。尚、実施例１の半導体素
子は、強誘電体の自発分極による半導体の抵抗変化を検
出する方式のＦＥＲＡＭに分類される半導体メモリセル
である。
【００３４】実施例１の半導体素子は、シリコン半導体
基板１０に形成されたソース・ドレイン領域１４，１５
及びチャネル領域１６と、このチャネル領域１６の上方
に形成されたゲート電極１３から成る。これらのソース
・ドレイン領域１４，１５、チャネル領域１６及びゲー
ト電極１３によって、所謂選択トランジスタが構成され
ている。尚、ゲート電極１３はワード線を兼ねており、
例えば、ポリシリコン、あるいはポリサイドや金属シリ
サイドから構成されている。そして、ソース・ドレイン
領域１４，１５及びゲート電極１３は絶縁層２０によっ
て被覆されている。絶縁層２０は、例えば、ＢＰＳＧか
ら成る。尚、図中、参照番号１１はＬＯＣＯＳ構造を有
する素子分離領域、１２はゲート酸化膜、３０は上層絶
縁層、３５，３６，３７はコンタクトプラグ、３８は第
１の配線層、３９は第２の配線層である。
基板１０に形成されたソース・ドレイン領域１４，１５
及びチャネル領域１６と、このチャネル領域１６の上方
に形成されたゲート電極１３から成る。これらのソース
・ドレイン領域１４，１５、チャネル領域１６及びゲー
ト電極１３によって、所謂選択トランジスタが構成され
ている。尚、ゲート電極１３はワード線を兼ねており、
例えば、ポリシリコン、あるいはポリサイドや金属シリ
サイドから構成されている。そして、ソース・ドレイン
領域１４，１５及びゲート電極１３は絶縁層２０によっ
て被覆されている。絶縁層２０は、例えば、ＢＰＳＧか
ら成る。尚、図中、参照番号１１はＬＯＣＯＳ構造を有
する素子分離領域、１２はゲート酸化膜、３０は上層絶
縁層、３５，３６，３７はコンタクトプラグ、３８は第
１の配線層、３９は第２の配線層である。
【００３５】実施例１の半導体素子のキャパシタ構造に
おいては、アモルファス材料（具体的にはＢＰＳＧ）か
ら成る絶縁層２０が下地層に相当する。また、半導体基
板１０が基体に相当する。そして、高配向性を有するバ
ッファ層２１が、下地層である絶縁層２０上に形成され
ている。バッファ層２１はｃ軸に配向したペロブスカイ
ト構造を有するＢｉ4Ｔｉ3Ｏ12（ＢＴＯ）から成る。更
に、Ｐｔ｛１００｝から成る高配向性を有する下部電極
層２２が、バッファ層２１上に形成されている。また、
エピタキシャル成長にて下部電極層２２上に形成された
強誘電体層２３はＰＺＴから成る。更に、Ｐｔ｛１０
０｝から成る上部電極層２４が、強誘電体層２３上に形
成されている。
おいては、アモルファス材料（具体的にはＢＰＳＧ）か
ら成る絶縁層２０が下地層に相当する。また、半導体基
板１０が基体に相当する。そして、高配向性を有するバ
ッファ層２１が、下地層である絶縁層２０上に形成され
ている。バッファ層２１はｃ軸に配向したペロブスカイ
ト構造を有するＢｉ4Ｔｉ3Ｏ12（ＢＴＯ）から成る。更
に、Ｐｔ｛１００｝から成る高配向性を有する下部電極
層２２が、バッファ層２１上に形成されている。また、
エピタキシャル成長にて下部電極層２２上に形成された
強誘電体層２３はＰＺＴから成る。更に、Ｐｔ｛１０
０｝から成る上部電極層２４が、強誘電体層２３上に形
成されている。
【００３６】絶縁層２０、下部電極層２２及び上部電極
層２４の上には例えばＢＰＳＧから成る上層絶縁層３０
が形成されている。そして、一方のソース・ドレイン領
域１４（例えばソース領域）の上方の絶縁層２０及び上
層絶縁層３０にはコンタクトプラグ３５が形成されてお
り、このコンタクトプラグ３５は、その底部において一
方のソース・ドレイン領域１４と電気的に接続されてい
る。下部電極層２２の上方の上層絶縁層３０にも、コン
タクトプラグ３６が形成されている。そして、下部電極
層２２は、コンタクトプラグ３６、第１の配線層３８及
びコンタクトプラグ３５を介して、一方のソース・ドレ
イン領域１４に電気的に接続されている。また、上部電
極層２４の上方に形成されたコンタクトプラグ３７を介
して、上部電極部２４は第２の配線層３９と電気的に接
続されている。第２の配線層３９はプレート線に相当す
る。
層２４の上には例えばＢＰＳＧから成る上層絶縁層３０
が形成されている。そして、一方のソース・ドレイン領
域１４（例えばソース領域）の上方の絶縁層２０及び上
層絶縁層３０にはコンタクトプラグ３５が形成されてお
り、このコンタクトプラグ３５は、その底部において一
方のソース・ドレイン領域１４と電気的に接続されてい
る。下部電極層２２の上方の上層絶縁層３０にも、コン
タクトプラグ３６が形成されている。そして、下部電極
層２２は、コンタクトプラグ３６、第１の配線層３８及
びコンタクトプラグ３５を介して、一方のソース・ドレ
イン領域１４に電気的に接続されている。また、上部電
極層２４の上方に形成されたコンタクトプラグ３７を介
して、上部電極部２４は第２の配線層３９と電気的に接
続されている。第２の配線層３９はプレート線に相当す
る。
【００３７】他方のソース・ドレイン領域１５（例えば
ドレイン領域）は、ビットコンタクト部（図示せず）を
介してビット線（図示せず）に電気的に接続されてい
る。
ドレイン領域）は、ビットコンタクト部（図示せず）を
介してビット線（図示せず）に電気的に接続されてい
る。
【００３８】実施例１の半導体素子のキャパシタ構造の
作製方法を、半導体基板等の模式的な一部断面図である
図２及び図３を参照して、以下、説明する。
作製方法を、半導体基板等の模式的な一部断面図である
図２及び図３を参照して、以下、説明する。
【００３９】［工程−１００］先ず、シリコン半導体基
板１０に、公知の方法に基づきＬＯＣＯＳ構造を有する
素子分離領域１１を形成する。次に、半導体基板１０の
表面を酸化してゲート酸化膜１２を形成する。そして、
ポリシリコン層を例えばＣＶＤ法にて全面に堆積させた
後、フォトリソグラフィ技術及びエッチング技術によっ
てポリシリコン層をパターニングし、ポリシリコンから
成るゲート電極１３を形成する。尚、このゲート電極１
３はワード線を兼ねている。次に、不純物イオンのイオ
ン注入及び注入された不純物の活性化処理を行い、ソー
ス・ドレイン領域１４，１５及びチャネル領域１６を形
成する。
板１０に、公知の方法に基づきＬＯＣＯＳ構造を有する
素子分離領域１１を形成する。次に、半導体基板１０の
表面を酸化してゲート酸化膜１２を形成する。そして、
ポリシリコン層を例えばＣＶＤ法にて全面に堆積させた
後、フォトリソグラフィ技術及びエッチング技術によっ
てポリシリコン層をパターニングし、ポリシリコンから
成るゲート電極１３を形成する。尚、このゲート電極１
３はワード線を兼ねている。次に、不純物イオンのイオ
ン注入及び注入された不純物の活性化処理を行い、ソー
ス・ドレイン領域１４，１５及びチャネル領域１６を形
成する。
【００４０】［工程−１１０］次に、基体（半導体基板
１０が相当する）上にアモルファス材料から成る下地層
（絶縁層２０が相当する）を形成する。即ち、例えばア
モルファス材料であるＢＰＳＧから成る絶縁層２０（下
地層に相当する）を例えばＣＶＤ法にて全面に堆積させ
る。こうして、図２の（Ａ）に示す構造を得ることがで
きる。尚、ＢＰＳＧから成る絶縁層２０の成膜後、窒素
ガス雰囲気中で例えば９００゜Ｃ×２０分間、絶縁層２
０をリフローさせることが好ましい。更には、必要に応
じて、例えば化学的機械的研磨法（ＣＭＰ法）にて絶縁
層２０の頂面を化学的及び機械的に研磨し、絶縁層２０
を平坦化することが望ましい。絶縁層２０の成膜条件を
以下に例示する。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
１０が相当する）上にアモルファス材料から成る下地層
（絶縁層２０が相当する）を形成する。即ち、例えばア
モルファス材料であるＢＰＳＧから成る絶縁層２０（下
地層に相当する）を例えばＣＶＤ法にて全面に堆積させ
る。こうして、図２の（Ａ）に示す構造を得ることがで
きる。尚、ＢＰＳＧから成る絶縁層２０の成膜後、窒素
ガス雰囲気中で例えば９００゜Ｃ×２０分間、絶縁層２
０をリフローさせることが好ましい。更には、必要に応
じて、例えば化学的機械的研磨法（ＣＭＰ法）にて絶縁
層２０の頂面を化学的及び機械的に研磨し、絶縁層２０
を平坦化することが望ましい。絶縁層２０の成膜条件を
以下に例示する。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００４１】［工程−１２０］次に、下地層に相当する
絶縁層２０上に高配向性を有するバッファ層２１を形成
する。具体的には、多結晶のＢＴＯから成りそしてｃ軸
に配向した（言い換えれば、ＢＴＯのｃ軸は、絶縁層２
０の表面に垂直である）バッファ層２１をパルスレーザ
堆積法（パルスレーザアブレーション法）にて形成する
（図２の（Ｂ）参照）。バッファ層２１の厚さを０．０
１〜０．０２μｍとした。バッファ層２１の成膜条件を
以下に例示する。 ターゲット：ＢＴＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 成膜温度 ：６００〜７７０゜Ｃ 酸素濃度 ：７〜２７Ｐａ 成膜速度 ：０．０５〜０．１ｎｍ／秒
絶縁層２０上に高配向性を有するバッファ層２１を形成
する。具体的には、多結晶のＢＴＯから成りそしてｃ軸
に配向した（言い換えれば、ＢＴＯのｃ軸は、絶縁層２
０の表面に垂直である）バッファ層２１をパルスレーザ
堆積法（パルスレーザアブレーション法）にて形成する
（図２の（Ｂ）参照）。バッファ層２１の厚さを０．０
１〜０．０２μｍとした。バッファ層２１の成膜条件を
以下に例示する。 ターゲット：ＢＴＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 成膜温度 ：６００〜７７０゜Ｃ 酸素濃度 ：７〜２７Ｐａ 成膜速度 ：０．０５〜０．１ｎｍ／秒
【００４２】［工程−１３０］その後、バッファ層２１
上に高配向性を有する下部電極層２２を形成する。即
ち、バッファ層２１の上にＲＦマグネトロンスパッタ法
にてＰｔから成り高配向性を有する下部電極層２２を堆
積させる。下部電極層２２の厚さを０．１〜０．２μｍ
とした。ＲＦマグネトロンスパッタ条件を以下に例示す
る。尚、Ｐｔから成る下部電極層２２は｛１００｝面を
有する。言い換えれば、下部電極層２２を構成する白金
Ｐｔの｛１００｝面は、バッファ層２１の表面に対して
平行に形成されている。 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０ 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｍｍ／分
上に高配向性を有する下部電極層２２を形成する。即
ち、バッファ層２１の上にＲＦマグネトロンスパッタ法
にてＰｔから成り高配向性を有する下部電極層２２を堆
積させる。下部電極層２２の厚さを０．１〜０．２μｍ
とした。ＲＦマグネトロンスパッタ条件を以下に例示す
る。尚、Ｐｔから成る下部電極層２２は｛１００｝面を
有する。言い換えれば、下部電極層２２を構成する白金
Ｐｔの｛１００｝面は、バッファ層２１の表面に対して
平行に形成されている。 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 プロセスガス：Ａｒ／Ｏ2＝９０／１０ 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｍｍ／分
【００４３】その後、例えばイオンミリング技術を用い
て下部電極層２２を所望の形状にパターニングし、更
に、例えばＲＩＥ法にてＢＴＯを所望の形状にパターニ
ングする（図２の（Ｃ）参照）。
て下部電極層２２を所望の形状にパターニングし、更
に、例えばＲＩＥ法にてＢＴＯを所望の形状にパターニ
ングする（図２の（Ｃ）参照）。
【００４４】［工程−１４０］次いで、下部電極層２２
上に強誘電体層２３をエピタキシャル成長させる。具体
的には、ＰＺＴから成る強誘電体層２３を、下部電極層
２２上で、マグネトロンスパッタ法にてエピタキシャル
成長させる。成膜条件を以下に例示する。尚、ＰＺＴか
ら成る強誘電体層２３は（１００）面を有する。言い換
えれば、下部電極層２２の表面に対するエピタキシャル
成長した強誘電体層２３の方位は［１００］である。
尚、ターゲットをＰＬＺＴに交換すれば、ＰＬＺＴから
成る強誘電体層を下部電極層２２上でエピタキシャル成
長させることができる。 ターゲット ：ＰＺＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体
積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ 強誘電体層の厚さ ：０．１〜０．３μｍ
上に強誘電体層２３をエピタキシャル成長させる。具体
的には、ＰＺＴから成る強誘電体層２３を、下部電極層
２２上で、マグネトロンスパッタ法にてエピタキシャル
成長させる。成膜条件を以下に例示する。尚、ＰＺＴか
ら成る強誘電体層２３は（１００）面を有する。言い換
えれば、下部電極層２２の表面に対するエピタキシャル
成長した強誘電体層２３の方位は［１００］である。
尚、ターゲットをＰＬＺＴに交換すれば、ＰＬＺＴから
成る強誘電体層を下部電極層２２上でエピタキシャル成
長させることができる。 ターゲット ：ＰＺＴ プロセスガス ：Ａｒ／Ｏ2＝９０体積％／１０体
積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ 強誘電体層の厚さ ：０．１〜０．３μｍ
【００４５】［工程−１５０］その後、強誘電体層２３
上に上部電極層２４を形成する。実施例１における上部
電極層２４はＰｔ｛１００｝から成り、［工程−１３
０］と同様の方法で成膜することができる。
上に上部電極層２４を形成する。実施例１における上部
電極層２４はＰｔ｛１００｝から成り、［工程−１３
０］と同様の方法で成膜することができる。
【００４６】［工程−１６０］次に、例えばイオンミリ
ング技術を用いてＰｔから成る上部電極層２４を所望の
形状にパターニングし、更にＲＩＥ法で強誘電体層２３
をパターニングする。こうして、図３の（Ａ）に示す構
造の本発明の半導体素子のキャパシタ構造を得ることが
できる。
ング技術を用いてＰｔから成る上部電極層２４を所望の
形状にパターニングし、更にＲＩＥ法で強誘電体層２３
をパターニングする。こうして、図３の（Ａ）に示す構
造の本発明の半導体素子のキャパシタ構造を得ることが
できる。
【００４７】［工程−１７０］次に、絶縁層２０、下部
電極層２２及び上部電極層２４の上に、例えばＢＰＳＧ
から成る上層絶縁層３０を形成する。尚、上層絶縁層３
０の形成後、上層絶縁層３０を平坦化処理することが望
ましい。そして、一方のソース・ドレイン領域１４の上
方の絶縁層２０及び上層絶縁層３０に、フォトリソグラ
フィ技術及びエッチング技術を用いて、開口部３１を形
成する。また、下部電極層２２の上方並びに上部電極層
２４の上方の上層絶縁層３０にも開口部３２，３３を形
成する（図３の（Ｂ）参照）。
電極層２２及び上部電極層２４の上に、例えばＢＰＳＧ
から成る上層絶縁層３０を形成する。尚、上層絶縁層３
０の形成後、上層絶縁層３０を平坦化処理することが望
ましい。そして、一方のソース・ドレイン領域１４の上
方の絶縁層２０及び上層絶縁層３０に、フォトリソグラ
フィ技術及びエッチング技術を用いて、開口部３１を形
成する。また、下部電極層２２の上方並びに上部電極層
２４の上方の上層絶縁層３０にも開口部３２，３３を形
成する（図３の（Ｂ）参照）。
【００４８】［工程−１８０］そして、例えば、各開口
部内を含む上層絶縁層３０上に、Ｔｉ層及びＴｉＮ層を
例えばスパッタ法にて成膜した後、ＴｉＮ層上にアルミ
ニウム系合金（例えばＡｌ−１％Ｓｉ）から成る金属配
線材料層をスパッタ法にて形成する。Ｔｉ層、ＴｉＮ層
及びアルミニウム系合金から成る金属配線材料層の成膜
条件を以下に例示する。尚、Ｔｉ層及びＴｉＮ層を形成
する理由は、オーミックな低コンタクト抵抗を得るこ
と、アルミニウム系合金から成る金属配線材料層による
半導体基板１０の損傷発生の防止、アルミニウム系合金
の濡れ性改善のためである。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し アルミニウム系合金層から成る配線層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基体温度 ：４７５゜Ｃ
部内を含む上層絶縁層３０上に、Ｔｉ層及びＴｉＮ層を
例えばスパッタ法にて成膜した後、ＴｉＮ層上にアルミ
ニウム系合金（例えばＡｌ−１％Ｓｉ）から成る金属配
線材料層をスパッタ法にて形成する。Ｔｉ層、ＴｉＮ層
及びアルミニウム系合金から成る金属配線材料層の成膜
条件を以下に例示する。尚、Ｔｉ層及びＴｉＮ層を形成
する理由は、オーミックな低コンタクト抵抗を得るこ
と、アルミニウム系合金から成る金属配線材料層による
半導体基板１０の損傷発生の防止、アルミニウム系合金
の濡れ性改善のためである。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し アルミニウム系合金層から成る配線層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基体温度 ：４７５゜Ｃ
【００４９】尚、アルミニウム系合金から成る金属配線
材料層の成膜は所謂高温アルミニウムスパッタ法にて行
ったが、このような成膜方法に限定されるものではな
く、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム系合金から成る金属配線材料層を上
層絶縁層３０上に堆積させる。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基体加熱温度 ： １５０゜Ｃ
材料層の成膜は所謂高温アルミニウムスパッタ法にて行
ったが、このような成膜方法に限定されるものではな
く、所謂高温リフロー法や高圧リフロー法にて行うこと
もできる。高温リフロー法においては、以下に例示する
条件でアルミニウム系合金から成る金属配線材料層を上
層絶縁層３０上に堆積させる。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基体加熱温度 ： １５０゜Ｃ
【００５０】その後、半導体基板１０を約５００゜Ｃに
加熱する。これによって、上層絶縁層３０上に堆積した
アルミニウム系合金から成る金属配線材料層は流動状態
となり、開口部３１等の内に流入し、開口部３１等はア
ルミニウム系合金で確実に埋め込まれ、コンタクトプラ
グが形成される。一方、上層絶縁層３０の上にはアルミ
ニウム系合金から成る金属配線材料層が形成される。加
熱条件を、例えば以下のとおりとすることができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
加熱する。これによって、上層絶縁層３０上に堆積した
アルミニウム系合金から成る金属配線材料層は流動状態
となり、開口部３１等の内に流入し、開口部３１等はア
ルミニウム系合金で確実に埋め込まれ、コンタクトプラ
グが形成される。一方、上層絶縁層３０の上にはアルミ
ニウム系合金から成る金属配線材料層が形成される。加
熱条件を、例えば以下のとおりとすることができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
【００５１】ここで、基板裏面ガス加熱方式とは、半導
体基板１０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと半導体
基板１０の裏面の間にプロセスガスを導入することによ
って半導体基板１０を加熱する方式である。加熱方式と
しては、この方式以外にもランプ加熱方式等を用いるこ
とができる。
体基板１０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと半導体
基板１０の裏面の間にプロセスガスを導入することによ
って半導体基板１０を加熱する方式である。加熱方式と
しては、この方式以外にもランプ加熱方式等を用いるこ
とができる。
【００５２】こうして、開口部３１，３２，３３には、
アルミニウム系合金が埋め込まれ、コンタクトプラグ３
５，３６，３７が形成される（図４参照）。尚、図４に
おいて、参照番号３４は金属配線材料層である。また、
図１、図２、図３及び図４においては、ＴｉＮ層及びＴ
ｉ層の図示は省略した。その後、上層絶縁層３０の上の
金属配線材料層３４、ＴｉＮ層、Ｔｉ層を選択的に除去
してパターニングし、第１の配線層３８、第２の配線層
３９を形成する（図１参照）。
アルミニウム系合金が埋め込まれ、コンタクトプラグ３
５，３６，３７が形成される（図４参照）。尚、図４に
おいて、参照番号３４は金属配線材料層である。また、
図１、図２、図３及び図４においては、ＴｉＮ層及びＴ
ｉ層の図示は省略した。その後、上層絶縁層３０の上の
金属配線材料層３４、ＴｉＮ層、Ｔｉ層を選択的に除去
してパターニングし、第１の配線層３８、第２の配線層
３９を形成する（図１参照）。
【００５３】（実施例２）実施例１においては、［工程
−１４０］で、下部電極層２２上に、ＰＺＴから成る強
誘電体層２３をマグネトロンスパッタ法にてエピタキシ
ャル成長させた。これに対して、実施例２においては、
ＰＺＴあるいはＰＬＺＴから成る強誘電体層をパルスレ
ーザアブレーション法にて形成した。この場合の成膜条
件を以下に例示する。 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
−１４０］で、下部電極層２２上に、ＰＺＴから成る強
誘電体層２３をマグネトロンスパッタ法にてエピタキシ
ャル成長させた。これに対して、実施例２においては、
ＰＺＴあるいはＰＬＺＴから成る強誘電体層をパルスレ
ーザアブレーション法にて形成した。この場合の成膜条
件を以下に例示する。 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００５４】実施例２においても、下部電極層２２はＰ
ｔ｛１００｝から成るので、パルスレーザアブレーショ
ン法によっても、（１００）面を有するＰＬＺＴ又はＰ
ＺＴから成る強誘電体層２３を、下部電極層２２の上に
エピタキシャル成長させることができる。
ｔ｛１００｝から成るので、パルスレーザアブレーショ
ン法によっても、（１００）面を有するＰＬＺＴ又はＰ
ＺＴから成る強誘電体層２３を、下部電極層２２の上に
エピタキシャル成長させることができる。
【００５５】（実施例３）実施例３においては、強誘電
体層をＳｒＢｉ2Ｔａ2Ｏ9から構成し、パルスレーザア
ブレーション法にて形成した。ＳｒＢｉ2Ｔａ2Ｏ9から
成る強誘電体層の成膜条件を以下に例示する。 ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
体層をＳｒＢｉ2Ｔａ2Ｏ9から構成し、パルスレーザア
ブレーション法にて形成した。ＳｒＢｉ2Ｔａ2Ｏ9から
成る強誘電体層の成膜条件を以下に例示する。 ターゲット：ＳｒＢｉ2Ｔａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００５６】尚、ＳｒＢｉ2Ｔａ2Ｏ9の成膜後、８００
゜Ｃ×１時間、酸素雰囲気中でポストベーキングを行
う。こうして、（１１０）面を有するＳｒＢｉ2Ｔａ2Ｏ
9から成る強誘電体層を、下部電極層２２の上にエピタ
キシャル成長させることができる。
゜Ｃ×１時間、酸素雰囲気中でポストベーキングを行
う。こうして、（１１０）面を有するＳｒＢｉ2Ｔａ2Ｏ
9から成る強誘電体層を、下部電極層２２の上にエピタ
キシャル成長させることができる。
【００５７】あるいは又、ＭＯＣＶＤ法によって、Ｂｉ
系層状構造ペロブスカイト型の強誘電体材料から成る強
誘電体層を成膜することもできる。例えばＳｒＢｉ2Ｔ
ａ2Ｏ9）の成膜条件を以下に例示する。 ソース材料：Ｓｒ（Ｃ11Ｈ19Ｏ2）2 Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（ＯＣ2Ｈ5）5 成膜温度 ：６５０〜７５０゜Ｃ 成膜圧力 ：２７〜４００Ｐａ 酸素濃度 ：５０％
系層状構造ペロブスカイト型の強誘電体材料から成る強
誘電体層を成膜することもできる。例えばＳｒＢｉ2Ｔ
ａ2Ｏ9）の成膜条件を以下に例示する。 ソース材料：Ｓｒ（Ｃ11Ｈ19Ｏ2）2 Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（ＯＣ2Ｈ5）5 成膜温度 ：６５０〜７５０゜Ｃ 成膜圧力 ：２７〜４００Ｐａ 酸素濃度 ：５０％
【００５８】（実施例４）実施例１においては、下地層
である絶縁層２０をＢＰＳＧから成るアモルファス材料
から構成した。この代わりに、例えば酸化イットリウム
Ｙ2Ｏ3を添加した酸化ジルコニウムＺｒＯ2である安定
化ジルコニア（ＹＳＺ）から下地層を構成することもで
きる。かかる下地層は、例えば、以下に成膜条件を例示
するＭＯＣＶＤ法又はパルスレーザ堆積法にて形成する
ことができる。尚、この場合には、安定化ジルコニアか
ら成る下地層を形成する前に、選択トランジスタの上
に、例えばＳｉＯ2から成る層間絶縁層を形成してお
く。この場合、かかる層間絶縁層が基体に相当する。 ＭＯＣＶＤ法による成膜条件 ソース材料：Ｚｒ（Ｃ4Ｈ9Ｏ）4 Ｙ（Ｃ11Ｈ19Ｏ2）3 成膜温度 ：５５０〜６５０゜Ｃ 成膜圧力 ：２７〜４００Ｐａ 酸素濃度 ：５０％ パルスレーザ堆積法による成膜条件 ターゲット：ＺｒＯ2／Ｙ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
である絶縁層２０をＢＰＳＧから成るアモルファス材料
から構成した。この代わりに、例えば酸化イットリウム
Ｙ2Ｏ3を添加した酸化ジルコニウムＺｒＯ2である安定
化ジルコニア（ＹＳＺ）から下地層を構成することもで
きる。かかる下地層は、例えば、以下に成膜条件を例示
するＭＯＣＶＤ法又はパルスレーザ堆積法にて形成する
ことができる。尚、この場合には、安定化ジルコニアか
ら成る下地層を形成する前に、選択トランジスタの上
に、例えばＳｉＯ2から成る層間絶縁層を形成してお
く。この場合、かかる層間絶縁層が基体に相当する。 ＭＯＣＶＤ法による成膜条件 ソース材料：Ｚｒ（Ｃ4Ｈ9Ｏ）4 Ｙ（Ｃ11Ｈ19Ｏ2）3 成膜温度 ：５５０〜６５０゜Ｃ 成膜圧力 ：２７〜４００Ｐａ 酸素濃度 ：５０％ パルスレーザ堆積法による成膜条件 ターゲット：ＺｒＯ2／Ｙ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００５９】（実施例５）実施例１においては、［工程
−１２０］で、ＢＴＯから成り高配向性を有する（即
ち、ｃ軸に配向した）バッファ層２１をパルスレーザ堆
積法（パルスレーザアブレーション法）にて形成した。
このような方法の代わりに、ＭＯＣＶＤ法でＢＴＯから
成り高配向性を有する（即ち、ｃ軸に配向した）バッフ
ァ層２１を形成することもできる。この場合には、Ｂｉ
の原料ガスとして、例えば、トリフェニルビスマス、ア
ルキル基で置換されたトリフェニルビスマス、より好ま
しくは、ハロゲンで置換されることあるアルキル基でメ
タ位を置換されたトリフェニルビスマスを使用する。ハ
ロゲンで置換されることあるアルキル基でメタ位を置換
されたトリフェニルビスマスは、以下の化学式で表わさ
れる。尚、Ｒ1、Ｒ2として、ＣＨ3、Ｃ2Ｈ5、ＣＨ（Ｃ
Ｈ3）2、Ｃ（ＣＨ3）3、ＣＦ3を例示することができ
る。
−１２０］で、ＢＴＯから成り高配向性を有する（即
ち、ｃ軸に配向した）バッファ層２１をパルスレーザ堆
積法（パルスレーザアブレーション法）にて形成した。
このような方法の代わりに、ＭＯＣＶＤ法でＢＴＯから
成り高配向性を有する（即ち、ｃ軸に配向した）バッフ
ァ層２１を形成することもできる。この場合には、Ｂｉ
の原料ガスとして、例えば、トリフェニルビスマス、ア
ルキル基で置換されたトリフェニルビスマス、より好ま
しくは、ハロゲンで置換されることあるアルキル基でメ
タ位を置換されたトリフェニルビスマスを使用する。ハ
ロゲンで置換されることあるアルキル基でメタ位を置換
されたトリフェニルビスマスは、以下の化学式で表わさ
れる。尚、Ｒ1、Ｒ2として、ＣＨ3、Ｃ2Ｈ5、ＣＨ（Ｃ
Ｈ3）2、Ｃ（ＣＨ3）3、ＣＦ3を例示することができ
る。
【００６０】
【化１】
【００６１】一方、Ｔｉの原料ガスとしては、例えばテ
トライソプロポキシチタンを使用する。これらの原料ガ
ス及び酸素ガスとアルゴンガスを使用して、ＭＯＣＶＤ
装置において下地層上に高配向性を有する（即ち、ｃ軸
に配向した）ＢＴＯから成るバッファ層をＭＯＣＶＤ法
で形成することができる。尚、この場合、半導体基板を
約７００゜Ｃに保持した状態で成膜を行うことが望まし
い。尚、強誘電体層をＢＴＯから構成し、かかる強誘電
体層をＭＯＣＶＤ法で形成することもできる。
トライソプロポキシチタンを使用する。これらの原料ガ
ス及び酸素ガスとアルゴンガスを使用して、ＭＯＣＶＤ
装置において下地層上に高配向性を有する（即ち、ｃ軸
に配向した）ＢＴＯから成るバッファ層をＭＯＣＶＤ法
で形成することができる。尚、この場合、半導体基板を
約７００゜Ｃに保持した状態で成膜を行うことが望まし
い。尚、強誘電体層をＢＴＯから構成し、かかる強誘電
体層をＭＯＣＶＤ法で形成することもできる。
【００６２】（実施例６）実施例１においては、［工程
−１７０］において、絶縁層２０及び上層絶縁層３０に
形成した開口部３１にアルミニウム系合金を埋め込むこ
とによって、コンタクトプラグ３５を形成した。実施例
６においては、コンタクトプラグ３５を所謂ブランケッ
トタングステンＣＶＤ法にて形成する。そのために、実
施例１と同様に、絶縁層２０及び上層絶縁層３０に開口
部３１を形成した後、実施例１の［工程−１７０］と同
様にＴｉ層及びＴｉＮ層をスパッタ法で成膜する。その
後、ＴｉＮ層の上にタングステンから成る金属配線材料
層３４Ａを、以下に例示する条件のＣＶＤ法にて堆積さ
せる（図５の（Ａ）参照）。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
−１７０］において、絶縁層２０及び上層絶縁層３０に
形成した開口部３１にアルミニウム系合金を埋め込むこ
とによって、コンタクトプラグ３５を形成した。実施例
６においては、コンタクトプラグ３５を所謂ブランケッ
トタングステンＣＶＤ法にて形成する。そのために、実
施例１と同様に、絶縁層２０及び上層絶縁層３０に開口
部３１を形成した後、実施例１の［工程−１７０］と同
様にＴｉ層及びＴｉＮ層をスパッタ法で成膜する。その
後、ＴｉＮ層の上にタングステンから成る金属配線材料
層３４Ａを、以下に例示する条件のＣＶＤ法にて堆積さ
せる（図５の（Ａ）参照）。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ
【００６３】その後、絶縁層２０上のタングステンから
成る金属配線材料層３４Ａ及びＴｉＮ層、Ｔｉ層をエッ
チングして除去する（図５の（Ｂ）参照）。エッチング
の条件を、例えば以下のとおりとすることができる。 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
成る金属配線材料層３４Ａ及びＴｉＮ層、Ｔｉ層をエッ
チングして除去する（図５の（Ｂ）参照）。エッチング
の条件を、例えば以下のとおりとすることができる。 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００６４】こうして、開口部３１にタングステンが埋
め込まれたコンタクトプラグ３５が形成される。その
後、下部電極層２２の上方並びに上部電極層２４の上方
の上層絶縁層３０に開口部３２，３３を形成し、次い
で、実施例１の［工程−１７０］と同様に、Ｔｉ層、Ｔ
ｉＮ層、アルミニウム系合金から成る金属配線材料層３
４をスパッタ法で成膜した後、これらの各層をパターニ
ングし、第１の配線層３８及び第２の配線層３９を形成
する。
め込まれたコンタクトプラグ３５が形成される。その
後、下部電極層２２の上方並びに上部電極層２４の上方
の上層絶縁層３０に開口部３２，３３を形成し、次い
で、実施例１の［工程−１７０］と同様に、Ｔｉ層、Ｔ
ｉＮ層、アルミニウム系合金から成る金属配線材料層３
４をスパッタ法で成膜した後、これらの各層をパターニ
ングし、第１の配線層３８及び第２の配線層３９を形成
する。
【００６５】尚、不純物をドーピングしたポリシリコン
を開口部３１内に埋め込むことで、コンタクトプラグ３
５を形成してもよい。また、コンタクトプラグ３５の頂
面は絶縁層２０の表面と略同一平面内に存在していても
よいし、コンタクトプラグ３５の頂面は絶縁層２０の表
面から突出していても凹んでいてもよい。あるいは又、
コンタクトプラグ３５の頂部が上層絶縁層３０の上に延
在していてもよい。この場合には、開口部３１の近傍の
上層絶縁層３０上にポリシリコン層あるいはタングステ
ンから成る金属配線材料層３４Ａ等が残るように、フォ
トリソグラフィ技術を用いてポリシリコン層あるいは金
属配線材料層３４Ａ及びＴｉＮ層／Ｔｉ層のエッチング
を行えばよい（図６の（Ａ）参照）。
を開口部３１内に埋め込むことで、コンタクトプラグ３
５を形成してもよい。また、コンタクトプラグ３５の頂
面は絶縁層２０の表面と略同一平面内に存在していても
よいし、コンタクトプラグ３５の頂面は絶縁層２０の表
面から突出していても凹んでいてもよい。あるいは又、
コンタクトプラグ３５の頂部が上層絶縁層３０の上に延
在していてもよい。この場合には、開口部３１の近傍の
上層絶縁層３０上にポリシリコン層あるいはタングステ
ンから成る金属配線材料層３４Ａ等が残るように、フォ
トリソグラフィ技術を用いてポリシリコン層あるいは金
属配線材料層３４Ａ及びＴｉＮ層／Ｔｉ層のエッチング
を行えばよい（図６の（Ａ）参照）。
【００６６】あるいは又、絶縁層２０及び上層絶縁層３
０に開口部３１を形成し、下部電極層２２の上方の上層
絶縁層３０に開口部３２を形成する。次いで、開口部３
１，３２内を含む上層絶縁層３０の上に、順にＴｉ層、
ＴｉＮ層、タングステンから成る金属配線材料層３４Ａ
を形成する。その後、上層絶縁層３０の上のタングステ
ンから成る金属配線材料層３４Ａ、ＴｉＮ層、Ｔｉ層を
パターニングして、金属配線材料層３４Ａ等から成る第
１の配線層３８Ａを形成してもよい。その後、上部電極
層２４の上方の上層絶縁層３０に開口部３３を形成し、
次いで、実施例１の［工程−１７０］と同様に、Ｔｉ
層、ＴｉＮ層、アルミニウム系合金から成る金属配線材
料層をスパッタ法で成膜した後、第２の配線層３９を形
成するためにこれらの各層をパターニングする（図６の
（Ｂ）参照）。
０に開口部３１を形成し、下部電極層２２の上方の上層
絶縁層３０に開口部３２を形成する。次いで、開口部３
１，３２内を含む上層絶縁層３０の上に、順にＴｉ層、
ＴｉＮ層、タングステンから成る金属配線材料層３４Ａ
を形成する。その後、上層絶縁層３０の上のタングステ
ンから成る金属配線材料層３４Ａ、ＴｉＮ層、Ｔｉ層を
パターニングして、金属配線材料層３４Ａ等から成る第
１の配線層３８Ａを形成してもよい。その後、上部電極
層２４の上方の上層絶縁層３０に開口部３３を形成し、
次いで、実施例１の［工程−１７０］と同様に、Ｔｉ
層、ＴｉＮ層、アルミニウム系合金から成る金属配線材
料層をスパッタ法で成膜した後、第２の配線層３９を形
成するためにこれらの各層をパターニングする（図６の
（Ｂ）参照）。
【００６７】（実施例７）実施例７においては、実施例
１と異なり、上部電極層がプレート線を兼ねている。即
ち、実施例７の半導体素子のキャパシタ構造において
は、実施例１の［工程−１４０］における強誘電体層２
３の形成の後、強誘電体層２３を所望の形状にパターニ
ングする。次いで、全面に上層絶縁層３０を形成した
後、絶縁層２０及び上層絶縁層３０に開口部３１を形成
し、下部電極層２２の上方の上層絶縁層３０に開口部３
２を形成する。次いで、開口部３１，３２内を含む上層
絶縁層３０の上に、順にＴｉ層、ＴｉＮ層、アルミニウ
ム系合金から成る金属配線材料層３４を形成する。その
後、上層絶縁層３０の上の金属配線材料層３４、ＴｉＮ
層、Ｔｉ層をパターニングして、アルミニウム系合金か
ら成る金属配線材料層等から成る第１の配線層３８を形
成する（図７の（Ａ）参照）。その後、全面に例えばＢ
ＰＳＧから成る第２の絶縁層４０を形成する。そして強
誘電体層２３の上方の上層絶縁層３０及び第２の絶縁層
４０に開口部４１を形成し、次いで、実施例１の［工程
−１５０］と同様に、開口部４１内を含む第２の絶縁層
４０上にＰｔ膜を成膜する。その後、開口部４１内にＰ
ｔ膜を残し、第２の絶縁層４０の上のＰｔ膜を選択的に
除去し、パターニングする。これによって、強誘電体層
２３の上にＰｔから成る上部電極層２４Ａが形成され
る。しかも、この上部電極層２４Ａは開口部４１を介し
て第２の絶縁層４０の上を延び、第２の配線層３９Ａを
構成し、プレート線としても機能する（図７の（Ｂ）参
照）。尚、上部電極層２４Ａ及び第２の配線層３９Ａを
アルミニウム系合金から構成することもできる。
１と異なり、上部電極層がプレート線を兼ねている。即
ち、実施例７の半導体素子のキャパシタ構造において
は、実施例１の［工程−１４０］における強誘電体層２
３の形成の後、強誘電体層２３を所望の形状にパターニ
ングする。次いで、全面に上層絶縁層３０を形成した
後、絶縁層２０及び上層絶縁層３０に開口部３１を形成
し、下部電極層２２の上方の上層絶縁層３０に開口部３
２を形成する。次いで、開口部３１，３２内を含む上層
絶縁層３０の上に、順にＴｉ層、ＴｉＮ層、アルミニウ
ム系合金から成る金属配線材料層３４を形成する。その
後、上層絶縁層３０の上の金属配線材料層３４、ＴｉＮ
層、Ｔｉ層をパターニングして、アルミニウム系合金か
ら成る金属配線材料層等から成る第１の配線層３８を形
成する（図７の（Ａ）参照）。その後、全面に例えばＢ
ＰＳＧから成る第２の絶縁層４０を形成する。そして強
誘電体層２３の上方の上層絶縁層３０及び第２の絶縁層
４０に開口部４１を形成し、次いで、実施例１の［工程
−１５０］と同様に、開口部４１内を含む第２の絶縁層
４０上にＰｔ膜を成膜する。その後、開口部４１内にＰ
ｔ膜を残し、第２の絶縁層４０の上のＰｔ膜を選択的に
除去し、パターニングする。これによって、強誘電体層
２３の上にＰｔから成る上部電極層２４Ａが形成され
る。しかも、この上部電極層２４Ａは開口部４１を介し
て第２の絶縁層４０の上を延び、第２の配線層３９Ａを
構成し、プレート線としても機能する（図７の（Ｂ）参
照）。尚、上部電極層２４Ａ及び第２の配線層３９Ａを
アルミニウム系合金から構成することもできる。
【００６８】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。各実施例にて説明した成膜方法や条件、数値は
例示であり、適宜変更することができる。
明したが、本発明はこれらの実施例に限定されるもので
はない。各実施例にて説明した成膜方法や条件、数値は
例示であり、適宜変更することができる。
【００６９】Ｐｔ｛１００｝から成る下部電極層をパル
スレーザ堆積法によって成膜することも可能である。パ
ルスレーザ堆積法によるＰｔ｛１００｝の成膜条件を、
以下に例示する。 パルスレーザ堆積法による成膜条件 ターゲット：Ｐｔ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００〜６００゜Ｃ
スレーザ堆積法によって成膜することも可能である。パ
ルスレーザ堆積法によるＰｔ｛１００｝の成膜条件を、
以下に例示する。 パルスレーザ堆積法による成膜条件 ターゲット：Ｐｔ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ、１．１Ｊ／ｃｍ2） 成膜温度 ：５００〜６００゜Ｃ
【００７０】本発明の半導体素子から、強誘電体薄膜を
用いた不揮発性メモリセル（は所謂ＦＥＲＡＭ）のみな
らず、ＤＲＡＭを構成することもできる。この場合に
は、強誘電体薄膜の分極のみを利用する。即ち、外部電
極による最大（飽和）分極Ｐma xと外部電極が０の場合
の残留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対
して一定の比例関係を有する特性を利用する。強誘電体
薄膜の分極状態は、常に飽和分極（Ｐmax）と残留分極
（Ｐr）の間にあり、反転しない。データはリフレッシ
ュによって保持される。
用いた不揮発性メモリセル（は所謂ＦＥＲＡＭ）のみな
らず、ＤＲＡＭを構成することもできる。この場合に
は、強誘電体薄膜の分極のみを利用する。即ち、外部電
極による最大（飽和）分極Ｐma xと外部電極が０の場合
の残留分極Ｐrとの差（Ｐmax−Ｐr）が、電源電圧に対
して一定の比例関係を有する特性を利用する。強誘電体
薄膜の分極状態は、常に飽和分極（Ｐmax）と残留分極
（Ｐr）の間にあり、反転しない。データはリフレッシ
ュによって保持される。
【００７１】実施例においては、ＬＯＣＯＳ構造を有す
る素子分離領域１１を例にとり説明したが、素子分離領
域はトレンチ構造を有していてもよい。ゲート電極１３
やビット線は、ポリシリコン層から構成する代わりに、
ポリサイドや金属シリサイドから構成することもでき
る。下地層を構成する絶縁層２０として、ＢＰＳＧの代
わりに、ＳｉＯ2、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳ
Ｇ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮ、ＳｉＮ、ＮＳＧ、Ｌ
ＴＯ等の公知の絶縁材料、あるいはこれらの絶縁材料を
積層したものを挙げることができる。絶縁層２０の平滑
化は、例えばレジストエッチバック法等にて行ってもよ
い。実施例においては、バッファ層をＢＴＯから構成し
たが、バッファ層はその上にＰｔ｛１００｝を形成し得
る材料、即ち、Ｐｔの｛１００｝面の格子面間隔と整合
性を有する材料ならば如何なる材料からバッファ層を構
成してもよい。強誘電体層は複数の強誘電体材料が積層
された構造を有していてもよい。
る素子分離領域１１を例にとり説明したが、素子分離領
域はトレンチ構造を有していてもよい。ゲート電極１３
やビット線は、ポリシリコン層から構成する代わりに、
ポリサイドや金属シリサイドから構成することもでき
る。下地層を構成する絶縁層２０として、ＢＰＳＧの代
わりに、ＳｉＯ2、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳ
Ｇ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮ、ＳｉＮ、ＮＳＧ、Ｌ
ＴＯ等の公知の絶縁材料、あるいはこれらの絶縁材料を
積層したものを挙げることができる。絶縁層２０の平滑
化は、例えばレジストエッチバック法等にて行ってもよ
い。実施例においては、バッファ層をＢＴＯから構成し
たが、バッファ層はその上にＰｔ｛１００｝を形成し得
る材料、即ち、Ｐｔの｛１００｝面の格子面間隔と整合
性を有する材料ならば如何なる材料からバッファ層を構
成してもよい。強誘電体層は複数の強誘電体材料が積層
された構造を有していてもよい。
【００７２】ビット線は、例えば、以下の方法で形成す
ることができる。即ち、実施例１の［工程−１００］と
［工程−１１０］の間において、下層絶縁層を形成し、
他方のソース・ドレイン領域１５の上方の下層絶縁層
に、フォトリソグラフィ技術及びエッチング技術を用い
て開口部を形成する。そして、開口部内を含む下層絶縁
層上に例えばＣＶＤ法でポリシリコン層を堆積させる。
これによって、開口部内にポリシリコンが埋め込まれた
ビットコンタクト部が形成される。その後、下層絶縁層
上のポリシリコン層をパターニングする。こうして、ビ
ットコンタクト部を介して他方のソース・ドレイン領域
１５に電気的に接続されたポリシリコンから成るビット
線が形成される。その後、ビット線を含む下層絶縁層の
上に下地層に相当する絶縁層２０を形成する。尚、ビッ
ト線の形成手順は任意であり、例えば第２の配線層を形
成した後にビット線を形成することも可能である。
ることができる。即ち、実施例１の［工程−１００］と
［工程−１１０］の間において、下層絶縁層を形成し、
他方のソース・ドレイン領域１５の上方の下層絶縁層
に、フォトリソグラフィ技術及びエッチング技術を用い
て開口部を形成する。そして、開口部内を含む下層絶縁
層上に例えばＣＶＤ法でポリシリコン層を堆積させる。
これによって、開口部内にポリシリコンが埋め込まれた
ビットコンタクト部が形成される。その後、下層絶縁層
上のポリシリコン層をパターニングする。こうして、ビ
ットコンタクト部を介して他方のソース・ドレイン領域
１５に電気的に接続されたポリシリコンから成るビット
線が形成される。その後、ビット線を含む下層絶縁層の
上に下地層に相当する絶縁層２０を形成する。尚、ビッ
ト線の形成手順は任意であり、例えば第２の配線層を形
成した後にビット線を形成することも可能である。
【００７３】実施例においては下部電極層をＰｔ｛１０
０｝から構成したが、その代わりに、例えば、下からＬ
ＳＣＯ／Ｐｔ｛１００｝から構成することもできる。こ
の場合のパルスレーザアブレーション法によるＬＳＣＯ
の成膜条件を以下に例示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
０｝から構成したが、その代わりに、例えば、下からＬ
ＳＣＯ／Ｐｔ｛１００｝から構成することもできる。こ
の場合のパルスレーザアブレーション法によるＬＳＣＯ
の成膜条件を以下に例示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００７４】また、実施例においては、コンタクトプラ
グ及び第１の配線層を介して、一方のソース・ドレイン
領域と電気的に接続された強誘電体層を例にとり説明し
たが、一方のソース・ドレイン領域と電気的に接続され
たコンタクトプラグに対して電気的に接続された配線を
設け、かかる配線に電気的に接続された別の接続孔（例
えばビアホール）を形成し、そして、この接続孔に強誘
電体層が電気的に接続された態様も、本発明の半導体素
子におけるキャパシタ構造に包含される。この場合に
は、一方のソース・ドレイン領域に電気的に接続された
コンタクトプラグが形成されている絶縁層（層間絶縁
層）が基体に相当する。あるいは又、素子分離領域の上
にバッファ層を形成することで、本発明の半導体素子に
おけるキャパシタ構造を形成することもできる。この場
合には、素子分離領域が下地層に相当し、半導体基板が
基体に相当する。
グ及び第１の配線層を介して、一方のソース・ドレイン
領域と電気的に接続された強誘電体層を例にとり説明し
たが、一方のソース・ドレイン領域と電気的に接続され
たコンタクトプラグに対して電気的に接続された配線を
設け、かかる配線に電気的に接続された別の接続孔（例
えばビアホール）を形成し、そして、この接続孔に強誘
電体層が電気的に接続された態様も、本発明の半導体素
子におけるキャパシタ構造に包含される。この場合に
は、一方のソース・ドレイン領域に電気的に接続された
コンタクトプラグが形成されている絶縁層（層間絶縁
層）が基体に相当する。あるいは又、素子分離領域の上
にバッファ層を形成することで、本発明の半導体素子に
おけるキャパシタ構造を形成することもできる。この場
合には、素子分離領域が下地層に相当し、半導体基板が
基体に相当する。
【００７５】アルミニウム系合金として、例えば、純ア
ルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニ
ウム合金から構成することができる。あるいは又、アル
ミニウム系合金の代わりに、ポリシリコン、チタン、チ
タン合金、銅、銅合金、タングステン、タングステン合
金を用いて第１あるいは第２の配線層を形成することも
できる。実施例においては、コンタクトプラグの下地を
Ｔｉ／ＴｉＮの２層構成としたが、Ｔｉ、あるいはＴｉ
Ｎの１層構成とすることもできる。また、コンタクトプ
ラグは、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等から
構成することもできる。
ルミニウム、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇｅ等の種々のアルミニ
ウム合金から構成することができる。あるいは又、アル
ミニウム系合金の代わりに、ポリシリコン、チタン、チ
タン合金、銅、銅合金、タングステン、タングステン合
金を用いて第１あるいは第２の配線層を形成することも
できる。実施例においては、コンタクトプラグの下地を
Ｔｉ／ＴｉＮの２層構成としたが、Ｔｉ、あるいはＴｉ
Ｎの１層構成とすることもできる。また、コンタクトプ
ラグは、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等から
構成することもできる。
【００７６】
【発明の効果】本発明においては、下部電極層はＰｔ
｛１００｝から成り、かかる下部電極層の格子面間隔
は、ペロブスカイト型構造を有するＰＺＴ系化合物やＢ
ｉ系層状構造ペロブスカイト型の強誘電体材料の格子面
間隔とほぼ等しい。それ故、下部電極層上に強誘電体層
をエピタキシャル成長させることができるので、下部電
極層上に形成された強誘電体層には高い残留分極±Ｐr
を付与することができ、優れた動作性能を有する半導体
素子を作製することができる。一方、Ｐｔ｛１００｝か
ら成る下部電極層がＢＴＯから成るバッファ層上に形成
されている場合、ＢＴＯの（１１０）格子面間隔はＰｔ
｛１００｝の格子面間隔とほぼ等しいので、ＢＴＯから
成るバッファ層上に高配向性を有する下部電極層を形成
することができる。白金の比抵抗率は、ＬＳＣＯより低
抵抗の１５〜２０μΩｃｍであり、半導体素子において
使用するのに好ましい材料である。
｛１００｝から成り、かかる下部電極層の格子面間隔
は、ペロブスカイト型構造を有するＰＺＴ系化合物やＢ
ｉ系層状構造ペロブスカイト型の強誘電体材料の格子面
間隔とほぼ等しい。それ故、下部電極層上に強誘電体層
をエピタキシャル成長させることができるので、下部電
極層上に形成された強誘電体層には高い残留分極±Ｐr
を付与することができ、優れた動作性能を有する半導体
素子を作製することができる。一方、Ｐｔ｛１００｝か
ら成る下部電極層がＢＴＯから成るバッファ層上に形成
されている場合、ＢＴＯの（１１０）格子面間隔はＰｔ
｛１００｝の格子面間隔とほぼ等しいので、ＢＴＯから
成るバッファ層上に高配向性を有する下部電極層を形成
することができる。白金の比抵抗率は、ＬＳＣＯより低
抵抗の１５〜２０μΩｃｍであり、半導体素子において
使用するのに好ましい材料である。
【図１】実施例１の半導体素子のキャパシタ構造を説明
するための半導体素子の模式的な一部断面図である。
するための半導体素子の模式的な一部断面図である。
【図２】実施例１の半導体素子のキャパシタ構造の作製
方法を説明するための半導体基板等の模式的な一部断面
図である。
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図３】図２に引き続き、実施例１の半導体素子のキャ
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図４】図３に引き続き、実施例１の半導体素子のキャ
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
パシタ構造の作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図５】実施例６における半導体素子の作製方法を説明
するための半導体基板等の模式的な一部断面図である。
するための半導体基板等の模式的な一部断面図である。
【図６】実施例６における半導体素子の作製方法を説明
するための半導体基板等の模式的な一部断面図である。
するための半導体基板等の模式的な一部断面図である。
【図７】実施例７における半導体素子の作製方法を説明
するための半導体基板等の模式的な一部断面図である。
するための半導体基板等の模式的な一部断面図である。
【図８】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
１０ 半導体基板 １１ 素子分離領域 １２ ゲート酸化膜 １３ ゲート電極 １４，１５ ソース・ドレイン領域 １６ チャネル領域 ２０ 絶縁層 ２１ バッファ層 ２２ 下部電極層 ２３ 強誘電体層 ２４ 上部電極層 ３０ 上層絶縁層 ３１，３２，３３ 開口部 ３４ 金属配線材料層 ３５，３６，３７ コンタクトプラグ ３８ 第１の配線層 ３９ 第２の配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 27/10 ４５１ 27/108 21/8242 21/8247 29/788 29/792 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ｚ 7735−4Ｍ ６５１ 29/78 ３７１
Claims (12)
- 【請求項１】（イ）基体上に形成されたアモルファス材
料若しくは安定化ジルコニアから成る下地層と、 （ロ）該下地層上に形成された高配向性を有するバッフ
ァ層と、 （ハ）該バッファ層上に形成された高配向性を有する下
部電極層と、 （ニ）該下部電極層上にエピタキシャル成長にて形成さ
れた強誘電体層と、 （ホ）該強誘電体層上に形成された上部電極層、から成
り、 前記下部電極層はＰｔ｛１００｝から成ることを特徴と
する半導体素子のキャパシタ構造。 - 【請求項２】前記バッファ層は、ｃ軸に配向したチタン
酸ビスマスから構成されていることを特徴とする請求項
１に記載の半導体素子のキャパシタ構造。 - 【請求項３】強誘電体層はＰＺＴ系化合物から成ること
を特徴とする請求項１又は請求項２に記載の半導体素子
のキャパシタ構造。 - 【請求項４】強誘電体層はＢｉ系層状構造ペロブスカイ
ト型の強誘電体材料から成ることを特徴とする請求項１
又は請求項２に記載の半導体素子のキャパシタ構造。 - 【請求項５】上部電極層は、Ｐｔから構成されているこ
とを特徴とする請求項１乃至請求項４のいずれか１項に
記載の半導体素子のキャパシタ構造。 - 【請求項６】前記下地層を構成するアモルファス材料
は、酸化シリコン、窒化シリコン、ＳｉＯＮ、ＳＯＧ、
ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯから成る
群から選択された１種類以上の材料から成ることを特徴
とする請求項１乃至請求項５のいずれか１項に記載の半
導体素子のキャパシタ構造。 - 【請求項７】（イ）基体上にアモルファス材料若しくは
安定化ジルコニアから成る下地層を形成する工程と、 （ロ）該下地層上に高配向性を有するバッファ層を形成
すると、 （ハ）該バッファ層上に高配向性を有する下部電極層を
形成する工程と、 （ニ）該下部電極層上に強誘電体層をエピタキシャル成
長させる工程と、 （ホ）該強誘電体層上に上部電極層を形成する工程、か
ら成り、 前記下部電極層はＰｔ｛１００｝から成ることを特徴と
する半導体素子のキャパシタ構造の作製方法。 - 【請求項８】Ｐｔ｛１００｝から成る下部電極層をパル
スレーザ堆積法又はスパッタ法にて形成することを特徴
とする請求項７に記載の半導体素子のキャパシタ構造の
作製方法。 - 【請求項９】ｃ軸に配向したチタン酸ビスマスから成る
バッファ層を、ＭＯＣＶＤ法、パルスレーザ堆積法又は
スパッタ法にて形成することを特徴とする請求項７又は
請求項８に記載の半導体素子のキャパシタ構造の作製方
法。 - 【請求項１０】ＰＺＴ系化合物又はＢｉ系層状構造ペロ
ブスカイト型の強誘電体材料から成る強誘電体層を、Ｍ
ＯＣＶＤ法、パルスレーザ堆積法又はスパッタ法にてエ
ピタキシャル成長させることを特徴とする請求項７乃至
請求項９のいずれか１項に記載の半導体素子のキャパシ
タ構造の作製方法。 - 【請求項１１】前記下地層を構成するアモルファス材料
は、酸化シリコン、窒化シリコン、ＳｉＯＮ、ＳＯＧ、
ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯから成る
群から選択された１種類以上の材料から成ることを特徴
とする請求項７乃至請求項１０のいずれか１項に記載の
半導体素子のキャパシタ構造の作製方法。 - 【請求項１２】前記下地層を構成する安定化ジルコニア
をＭＯＣＶＤ法又はパルスレーザ堆積法にて形成するこ
とを特徴とする請求項７乃至請求項１０のいずれか１項
に記載の半導体素子のキャパシタ構造の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059972A JPH08191133A (ja) | 1994-11-10 | 1995-02-23 | 半導体素子のキャパシタ構造及びその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30147094 | 1994-11-10 | ||
| JP6-301470 | 1994-11-10 | ||
| JP7059972A JPH08191133A (ja) | 1994-11-10 | 1995-02-23 | 半導体素子のキャパシタ構造及びその作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191133A true JPH08191133A (ja) | 1996-07-23 |
Family
ID=26401034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7059972A Pending JPH08191133A (ja) | 1994-11-10 | 1995-02-23 | 半導体素子のキャパシタ構造及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08191133A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269320B1 (ko) * | 1997-12-30 | 2000-10-16 | 윤종용 | 유전체막의형성방법및이를이용한캐패시터의제조방법 |
| WO2001022486A1 (fr) * | 1999-09-20 | 2001-03-29 | Hitachi, Ltd. | Dispositif semi-conducteur et son procede de fabrication |
| US6281536B1 (en) | 1998-04-08 | 2001-08-28 | Nec Corporation | Ferroelectric memory device with improved ferroelectric capacity characteristic |
| US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
| KR100472724B1 (ko) * | 2001-12-29 | 2005-03-08 | 주식회사 하이닉스반도체 | 분극특성을 향상시킨 강유전체 캐패시터 제조방법 |
| JP2007294995A (ja) * | 1998-06-20 | 2007-11-08 | Samsung Electronics Co Ltd | 半導体装置 |
-
1995
- 1995-02-23 JP JP7059972A patent/JPH08191133A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269320B1 (ko) * | 1997-12-30 | 2000-10-16 | 윤종용 | 유전체막의형성방법및이를이용한캐패시터의제조방법 |
| US6281536B1 (en) | 1998-04-08 | 2001-08-28 | Nec Corporation | Ferroelectric memory device with improved ferroelectric capacity characteristic |
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| WO2001022486A1 (fr) * | 1999-09-20 | 2001-03-29 | Hitachi, Ltd. | Dispositif semi-conducteur et son procede de fabrication |
| US6384440B1 (en) | 1999-11-10 | 2002-05-07 | Nec Corporation | Ferroelectric memory including ferroelectric capacitor, one of whose electrodes is connected to metal silicide film |
| KR100472724B1 (ko) * | 2001-12-29 | 2005-03-08 | 주식회사 하이닉스반도체 | 분극특성을 향상시킨 강유전체 캐패시터 제조방법 |
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