JP4267275B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory）の製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭのメモリチップを製造後、そのチップを出荷可能かどうかを判定するためにモニタ試験とデバイス試験を行っている。
【０００３】
図１は、それら試験を含む、ＦｅＲＡＭの製造工程を示すフローチャートである。
【０００４】
制御用ＭＯＳトランジスタを作成するＣＭＯＳ工程と、制御用ＭＯＳトランジスタの上方に強誘電体キャパシタを作成する強誘電体工程と、キャパシタの上方に配線を作成する配線工程とを順次行うことにより、ＦｅＲＡＭのチップが完成する。その後、ウエハ状態で第１次の出荷判定試験であるモニタ試験と、第２次の出荷判定試験であるデバイス試験とを続けて行う。そして、モニタ試験又はデバイス試験で不良と判定された場合、その試料を破棄するか、最初のＣＭＯＳ工程から製造をやり直すことになっている。
【０００５】
モニタ試験では、メインチップと同一構造の回路素子を並列に連結したセルテストパターンを用いて、トランジスタ特性、コンタクト抵抗、配線抵抗、配線間リーク、強誘電体キャパシタ特性等を測定し、それらの測定値が基準内であれば良品、基準外であれば不良品と判定する。
【０００６】
上記測定項目のうち、強誘電体キャパシタ特性として、特開平１１−１７６１９５号公報に記載されているようなセルテストパターンを用い、残留分極量（Ｑsw）、実効残留分極量（Ｑeff）、飽和電圧（Ｖ90）、キャパシタリーク電流（Ｌcap）、キャパシタ容量（Ｃcap）などの強誘電体キャパシタ特性を測定する。これらの測定項目は、強誘電体の結晶性や組成などの出来具合を評価するために特に有用なものである。
【０００７】
デバイス試験では、入力保護回路の動作状態を測定する直流テスト、周辺回路とすべてのセルの動作状態を測定する交流テスト、強誘電体キャパシタのデータを保持することができるかを確認するリテンションテストを行い、そのテスト結果を所定の基準に従って評価し、良／不良を判定する。
【０００８】
【発明が解決しようとする課題】
ところで、ＦｅＲＡＭでは、特に強誘電体キャパシタ特性が重要であり、また、ＦｅＲＡＭは不揮発性メモリであるため、リテンションテストの歩留りが重要となる。強誘電体キャパシタ特性、及びリテンション性能（データ保持能力）を決定する最も重要なプロセスは強誘電体キャパシタの形成工程である。
【０００９】
しかしながら、もし、この強誘電体キャパシタの形成工程に異常があっても、これまでは上記出荷判定を下すためには、最終の製造工程まで行ってＦｅＲＡＭを完成させる必要がある。従って、試験の結果、不良と判定された場合、歩留りの低下に繋がると共に、それまでに掛かった工数が全く無駄になり、スループットが低下する。このような事情から、途中工程に問題がある場合に最終の製造工程まで行わないで早期に出荷判定を下すことができるようにすることが望まれている。
【００１０】
本発明の目的は、製造工程の途中で異常があった場合に製造工程に早期にフィードバックして歩留りの向上及びスループットの向上を図ることができる半導体記憶装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に、第１の導電膜からなる下部電極と誘電体膜からなる容量絶縁膜と第２の導電膜からなる上部電極とが積層されたキャパシタを備えた半導体記憶装置の製造方法において、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に第１の導電膜と、誘電体膜と、第２の導電膜とを下からこの順に形成する工程と、前記第２の導電膜及び前記誘電体膜をパターニングし、前記キャパシタの上部電極及び前記容量絶縁膜を形成するとともに、誘電体モニタの上部電極及びモニタ誘電体膜を形成する工程と、前記誘電体モニタの上部電極、前記モニタ誘電体膜、及び未パターニングの前記第１の導電膜とからなる前記誘電体モニタの特性を測定する工程と、前記誘電体モニタの特性の測定結果から前記キャパシタを評価する工程とを有することを特徴とする半導体記憶装置の製造方法によって解決される。
【００１２】
そして、前記キャパシタの評価結果が所定の基準を満たす場合、前記キャパシタを評価する工程の後に、前記未パターニングの第１の導電膜をパターニングして前記キャパシタの下部電極を形成することにより、前記キャパシタを形成することを特徴としている。一方、前記キャパシタの評価結果が所定の基準を満たさない場合、前記キャパシタを評価する工程の後に、前記誘電体モニタを有する半導体基板を廃棄し、新たな半導体基板を用いて最初の工程からやり直すことを特徴としている。
【００１３】
次に、本発明の作用について説明する。
【００１４】
ところで、キャパシタを形成する際にプロセス異常が生じ、残留分極量が基準を満たさなくなった場合、その工程ですぐに、製造の仕掛品を廃棄するか、或いは再生するかを決定することが望ましい。しかし、従来、すべての製造工程が終了後にモニタ試験やデバイス試験により出荷判定を下していたため、再生するにしても再生作業が複雑になり歩留り低下に繋がるとともに、異常が発生した製造工程以降に無駄な工数をかけることとなり、スループットの低下を招いていた。
【００１５】
本発明によれば、キャパシタを形成する工程の他に、誘電体モニタを形成する工程を有し、キャパシタを形成する工程の途中で、誘電体モニタの特性を測定する工程と、誘電体モニタの特性の測定結果からキャパシタを評価する工程とを有している。
【００１６】
キャパシタの形成途中に、誘電体モニタの特性を測定しているため、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通して誘電体膜の結晶性や組成などの異常を、キャパシタの形成が終了する前に検出することができる。このため、キャパシタの形成が終了する前にキャパシタの評価を下し、キャパシタの形成工程を続行するか、誘電体モニタの特性に不具合が出た半導体基板を廃棄し、或いはキャパシタを再生する工程に戻るかを決定することができる。このように、製造工程に異常が発生した場合でも異常が発生した製造工程以降に無駄な工数をかけないで済むため、スループットの向上を図ることができる。しかも、再生を選択した場合に、異常な製造工程だけの再生作業で済むため、再生作業が簡単となり、歩留り向上を図ることができる。
【００１７】
また、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通してキャパシタのリテンションの歩留まりなどを予測することができるため、歩留まりの高い仕掛品だけを選択的に後工程に移行させることにより、デバイス歩留まりの更なる向上を図ることができる。
【００１８】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【００１９】
（半導体記憶装置の製造方法の説明）
図２〜図５は、本発明の実施形態に係る半導体記憶装置（ＦｅＲＡＭ）のビット線の延在方向に沿って示された製造工程の断面図であり、左側がメモリ領域を示し、右側がモニタ領域を示す。図７（ａ），（ｂ）は、それぞれキャパシタ及び誘電体モニタを示す断面図である。また、図６は、本発明の実施形態に係る半導体記憶装置の製造工程を示すフローチャートである。
【００２０】
なお、メインチップの回路素子の形成と共に、メインチップと同一構造の回路素子を並列に連結したセルテストパターンもモニタ領域に形成するが、以下ではその説明を省略する。
【００２１】
まず、図２（ａ）に示す断面構造を得るまでの、所謂ＣＭＯＳ工程を説明する。
【００２２】
図２（ａ）において、ｐ型シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench Isolation)を採用してもよい。
【００２３】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリ領域Ａにｐ型不純物及びｎ型不純物を選択的に導入することにより、メモリ領域Ａの活性領域に第１のｐウェル３を形成する。また、メモリ領域Ａのうちキャパシタが形成される領域の近傍には、第２のｐウェル（不図示）が形成されている。
【００２４】
その後、シリコン基板１の各活性領域の表面を熱酸化して、ゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００２５】
次に、素子分離絶縁膜２及びゲート絶縁膜４を覆うアモルファスシリコン膜とタングステンシリサイド膜を順にシリコン基板１の全面に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、活性領域にはゲート電極５ａ，５ｂを形成し素子分離絶縁膜２上には引出配線（不図示）を形成する。
【００２６】
メモリ領域Ａでは、第１のｐウェル３上に２つのゲート電極５ａ，５ｂがほぼ平行に配置され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。
【００２７】
なお、ゲート電極５ａ，５ｂを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２８】
次に、メモリ領域Ａの第１のｐウェル３のうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂを形成する。
【００２９】
その後に、シリコン基板１の全面に絶縁膜を形成する。その絶縁膜は、エッチバックされてゲート電極５ａ，５ｂの両側部分に側壁絶縁膜７として残され。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（SiO2）を使用する。
【００３０】
この後に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（SiON）膜（不図示）を形成してもよい。
【００３１】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（SiO2）膜を約１．０μｍの厚さに成長させ、この酸化シリコン膜を第１の層間絶縁膜８として使用する。
【００３２】
続いて、第１の層間絶縁膜８の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜８を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜８を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing ）法により研磨して第１の層間絶縁膜８の上面を平坦化する。
【００３３】
次に、第１の層間絶縁膜８をフォトリソグラフィ法によりパターニングすることにより、不純物拡散領域６ａ，６ｂに達する深さのホール８ａ，８ｂを形成する。その後、第１の層間絶縁膜８上面とホール８ａ，８ｂ内面に膜厚２０ｎｍのTi（チタン）膜と膜厚５０ｎｍのTiN （チタンナイトライド）膜をスパッタ法により順に形成する。さらに、ホール８ａ，８ｂを完全に埋め込む厚さのタングステン（Ｗ）をＣＶＤ法によりTiN 膜上に成長する。
【００３４】
その後、第１の層間絶縁膜８上面が露出するまでタングステン膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により順次研磨する。この研磨後に、ホール８ａ，８ｂ内に残存するタングステン膜等はコンタクトプラグ９ａ，９ｂとして使用される。
【００３５】
メモリセル領域Ａの第１のｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ａ上の第１のコンタクトプラグ９ａは後述するビット線に接続され、さらに、残り２つの第２のコンタクトプラグ９ｂは後述するキャパシタの上部電極に接続される。
【００３６】
なお、ホール８ａ，８ｂを形成した後に、コンタクト補償のために不純物拡散領域６ａ，６ｂに不純物をイオン注入してもよい。
【００３７】
次に、簡易モニタ試験を含むキャパシタの形成工程、所謂強誘電体工程を説明する。なお、メモリセルの強誘電体キャパシタと同一形状を有する複数の強誘電体キャパシタが並列に連結されたセルテストパターンもモニタ領域に作成されるが、以下の説明では省略する。
【００３８】
簡易モニタ試験にセルテストパターンを用いないで、誘電体モニタを新たに設ける理由は、以下の通りである。即ち、セルテストパターンはメモリ領域のキャパシタと同じく寸法が小さいので、そのままでは測定が困難であり、測定用の引き出し電極を新たに形成する必要がある。これに対して、針状電極をモニタの電極に直に接触させて測定できるようにするためである。
【００３９】
まず、図２（ｂ）に示すように、コンタクトプラグ９ａ，９ｂの酸化を防止するために、シラン（SiH4）を用いるプラズマＣＶＤ法によって、膜厚１００ｎｍのSiON膜１０を第１の層間絶縁膜８上とコンタクトプラグ９ａ，９ｂ上に形成する。さらに、反応ガスとしてＴＥＯＳと酸素を用いるプラズマＣＶＤ法によって、膜厚１５０ｎｍのSiO2膜１１をSiON膜１０上に形成する。なお、SiON膜１０は、第１の層間絶縁膜８への水の侵入を防止する機能も有する。
【００４０】
その後、SiON膜１０、SiO2膜１１の緻密化のために、それらの膜を常圧の窒素雰囲気中で温度６５０℃で３０分間熱処理する。
【００４１】
次に、Ti層とPt（白金）層をSiO2膜１１上に順に形成して二層構造の第１の導電膜１２を形成する。Ti層とPt（白金）層は、ＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。例えば、Ti膜の厚さを２０ｎｍ、Pt膜の厚さを１７５ｎｍとする。なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
【００４２】
その後に、ＲＦスパッタ法により、強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix)O3）からなる誘電体膜１３を第１の導電膜１２の上に１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成する。
【００４３】
そして、誘電体膜１３を構成するＰＺＴの結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【００４４】
強誘電体材料の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(TaxNb1-x) 2O9 （但し、０＜ｘ＜１）、Bi4Ti2O12などの酸化物がある。なお、ＦｅＲＡＭではなくてＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００４５】
続いて、誘電体膜１３の上に第２の導電膜１４として酸化イリジウム(IrO2)膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。例えば、第２の導電膜１８の厚さを２００ｎｍとする。なお、第２の導電膜１４として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
【００４６】
次いで、図３（ａ）に示すように、第２の導電膜１４をパターニングすることにより、メモリ領域Ａに、ワード線ＷＬの延在方向と後述するビット線の延在方向に沿って縦横に並ぶ複数のキャパシタの上部電極１４ａを成形する。キャパシタの上部電極１４ａは１．６×１．９μｍの寸法を有し、その面積は凡そ３μｍ2となる。キャパシタの上部電極１４ａは、メモリセル領域内に形成されるＭＯＳトランジスタと同じ数だけｐウェル３の近傍に形成される。
【００４７】
このとき、同時に、モニタ領域Ａに、誘電体モニタの上部電極１４ｂを形成する。誘電体モニタの上部電極１４ｂは５０×５０μｍの寸法を有し、その面積は凡そ２５００μｍ2となる。
【００４８】
次いで、図３（ｂ）に示すように、誘電体膜１３をパターニングすることにより、複数の上部電極１４ａの下でワード線ＷＬ方向に繋がっているストライプ状の誘電体膜１３ａからなるキャパシタの容量絶縁膜を形成する。このとき、同時に、パターニングされた誘電体膜１３ｂからなる誘電体モニタのモニタ誘電体膜を形成する。これにより、未パターニングの第１の導電膜１２を第１の電極とし、パターニングされた誘電体膜１３ｂをモニタ誘電体膜とし、パターニングされた第２の導電膜１４ｂを第２の電極とする誘電体モニタ１５の作成が完了する。図７（ｂ）に誘電体モニタ１５の断面構成を示す。図７（ｂ）では、保護絶縁膜１６を省略している。なお、第１の導電膜１２のパターニングが行われていないため、キャパシタの下部電極がまだ形成されておらず、キャパシタは未完成の状態である。
【００４９】
次に、図３（ｂ）に示す誘電体モニタ１５を用いた簡易モニタ試験を説明する。この実施の形態の簡易モニタ試験では、メモリ領域Ａのキャパシタの残留分極量（Ｑsw）やキャパシタのリテンション特性の歩留りと相関があることを確認したモニタの残留分極量（Ｑsw）を測定するものとする。それらの相関データは、下記の(測定項目とその測定項目によって評価し得る評価項目の説明)の項で説明する。
【００５０】
測定回路としてよく知られたソーヤタワー回路を用いる。即ち、図４（ａ）に示すように、誘電体モニタ１５の第２の電極１４ｂと第１の電極１２にそれぞれ針状電極５１ａ，５１ｂを接触させるとともに、第１の電極１２にパルス発生器を接続し、第２の電極１４ｂにロードキャパシタを接続する。ロードキャパシタとして容量値５．６ｎＦのものを用い、測定時に、パルス発生器から、パルス幅１μｓ、電圧５Ｖのパルスを供給する。より詳細な測定方法の説明は、S.D.TRAYNOR, T.D.HADNAGY, and L.KAMMERDINER, Integrated Ferroelectrics, 1997, Vol.16, pp.63-76などに記載されている。
【００５１】
このようにして、誘電体モニタ１５の残留分極量（Ｑsw）を測定し、予め決めておいた誘電体モニタ１５の残留分極量（Ｑsw）の基準値（下限）と比較する。
【００５２】
そして、測定した誘電体モニタ１５の残留分極量（Ｑsw）が基準値を満たしていない場合、問題のウエハを廃棄して、新たなウエハ（ＣＭＯＳ工程済み）を用意して強誘電体工程から製造をやり直すか、キャパシタを再生するかを決定する。キャパシタを再生する場合、キャパシタの上部電極１４ａ及び容量絶縁膜１３ａを除去し、未パターニングの第１の導電膜上に新たに誘電体膜１３と第２の導電膜１４を形成する。そして、図３（ａ）、（ｂ）、図４（ａ）の工程を経て、再び、キャパシタの容量絶縁膜１３ａの評価を行う。これらの工程は、測定した誘電体モニタ１５の残留分極量（Ｑsw）が基準値を満たすまで繰り返し行う。
【００５３】
一方、測定した誘電体モニタ１５の残留分極量（Ｑsw）が基準値を満たしている場合、キャパシタの誘電体膜１３は正常に形成されているとして次の工程に移行する。即ち、未パターニングのままである第１の導電膜１２をパターニングしてキャパシタの下部電極１２ａを形成する。以下に、その工程を説明する。
【００５４】
まず、簡易モニタ試験を行った後、針状電極５１ａ，５１ｂの接触によりチップ上にもたらされたパーティクルなど汚染物を洗浄するために、スクラバー処理を行う。
【００５５】
次いで、酸素雰囲気中にシリコン基板１を置いて、３５０℃の基板温度で６０分間加熱するという酸素前処理アニールを施す。
【００５６】
次に、ＲＦスパッタ装置を用いて、２０〜１００ｎｍ、例えば５０ｎｍの厚さのアルミナよりなる保護絶縁膜１６を、図４（ａ）に示す上部電極１４ａ、誘電体膜１３ａ及び第１の導電膜１２の上に形成する。そのアルミナは、例えば圧力７．５mTorr の雰囲気内で、ＲＦパワーを２kWに設定して形成される。
【００５７】
次に、誘電体膜１３ａと上部電極１４ａをワード線ＷＬ方向に覆うストライプ状のレジストパターン（不図示）を保護絶縁膜１６の上に形成した後に、そのレジストパターンをマスクにして、保護絶縁膜１６と第１の導電膜１２を順次エッチングする。これにより、図４（ｂ）に示すように、複数の誘電体膜１３ａの下を通る配線を兼ねたキャパシタの下部電極１２ａが形成される。なお、このとき、誘電体モニタの第１の導電膜１２もパターニングし、パターニングされた誘電体モニタの第１の電極１２ｂを形成する。
【００５８】
下部電極１２ａは、ストライプ状の誘電体膜１３ａからはみ出すコンタクト領域を有している。また、保護絶縁膜１６は、上部電極１４ａと容量絶縁膜１３ａと下部電極１２ａを上から覆うような形状となる。下部電極１２ａのパターニング後にシリコン基板１を酸素雰囲気中に置き、基板温度６５０℃で６０分間の条件で容量絶縁膜１３ａ及びモニタ誘電体膜１３ｂの膜質を改善の処理を行う。
【００５９】
以上のような工程により形成された下部電極１２ａ、容量絶縁膜１３ａ及び上部電極１４ａは、強誘電体キャパシタ１７を構成する。図７（ａ）に強誘電体キャパシタ１７の断面構成を示す。なお、図７（ａ）では、保護絶縁膜１６を省略している。メモリ領域Ａにおいては、強誘電体キャパシタ１７はＭＯＳトランジスタと同じ数だけ形成される。
【００６０】
次に、図５に示す構造を形成するまでの工程、即ち配線工程を説明する。
【００６１】
まず、ＴＥＯＳ膜及びＳＯＧ(Spin-On-Glass)膜からなる膜厚３００ｎｍの２層構造の第２の層間絶縁膜１８を全面に形成し、これにより強誘電体キャパシタ１７を覆う。
【００６２】
そして、フォトリソグラフィー法により第２の層間絶縁膜1８と保護膜１６をパターニングすることにより、強誘電体キャパシタ１７の上部電極１４ａの上にホール１８ａを形成する。
【００６３】
また、第２の層間絶縁膜１８、保護絶縁膜１６、SiON膜１０、SiO2膜１１をフォトリソグラフィ法によりパターニングして、メモリ領域Ａの第１のｐウェル３の両端寄りの第２のコンタクトプラグ９ｂの上にホール１８ｂを形成する。さらに、誘電体モニタ１５の第２の電極１４ｂ及び第１の電極１２ｂ上の第２の層間絶縁膜１８、保護絶縁膜１６にも同様にしてホール１８ｃ，１８ｄを形成する。
【００６４】
第２の層間絶縁膜１８は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を２６秒とした条件でエッチングされる。また、保護絶縁膜１９は、Arを５９６sccm、CHF3を１６sccm、CF4 を２４sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を１０００mTorr とし、またＲＦ電力パワーを９００Ｗ,エッチング時間を２２秒とした条件でエッチングされる。さらに、SiO2膜１５、SiON膜１４は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を６０秒とした条件でエッチングされる。
【００６５】
そして、第２の層間絶縁膜１８上とコンタクトホール１８ａ〜１８ｄ内に、TiN 膜をスパッタ法により例えば１２５ｎｍの厚さに形成する。続いて、そのTiN 膜をフォトリソグラフィ法でパターニングすることによって、メモリ領域Ａにおいて、図５に示すようにホール１８ａ，１８ｂを通して第１のｐウェル３両端寄りの第２のコンタクトプラグ９ｂと上部電極１８ａとを電気的に接続するための第１の局所配線（ローカル配線）１９ａを形成する。同時に、誘電体モニタ１５の上部電極１８ｂ上のホール１８ｃを通して第１の電極１８ｂの周囲まで引き出される第２の局所配線１９ｂを形成するとともに、誘電体モニタ１５の第１の電極１２ｂ上のホール１８ｄを通して下部電極１２ｂの周囲まで引き出される第３の局所配線１９ｃを形成する。
【００６６】
なお、第１の局所配線１９ａは一層目の金属配線である。
【００６７】
次に、第１乃至第３の局所配線１９ａ乃至１９ｃと第２の層間絶縁膜１８の全面を覆うアルミナよりなる保護絶縁膜を１５ｎｍ〜１００ｎｍの厚さに形成する。保護絶縁膜は、膜厚が厚いほど強誘電体キャパシタ２０のインプリントレートは良くなる。しかし、後述する二層目の金属配線と基板とを接続するためのコンタクトホールを保護絶縁膜に形成する際のエッチングが、後処理を含めて難しくなることもある。この場合には、保護絶縁膜の膜厚は約２０ｎｍが好ましい。
【００６８】
次に、保護絶縁膜の上に、ＴＥＯＳを用いるプラズマＣＶＤ方により、SiO2よりなる層間絶縁膜を２００〜４００ｎｍの厚さに形成する。その後に、N2O を含む雰囲気中で、層間絶縁膜を３５０℃で加熱する。図５では、これら２層の絶縁膜を第３の層間絶縁膜と称し、符号２０で示している。
【００６９】
続いて、メモリ領域Ａにおける第３の層間絶縁膜２０からその下方のSiON膜１０までをレジストパターン（不図示）を用いるフォトリソグラフィー法によりパターニングする。これにより、第１のｐウェル３の中央位置の第１のコンタクトプラグ９ａの上にホール２０ａを形成する。
【００７０】
第３の層間絶縁膜２０とその下の膜に形成されるホール２０ａは、同じドライエッチング装置を用いてステップエッチングにより形成される。
【００７１】
例えば、第３の層間絶縁膜２０のうち層間絶縁膜は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を２６秒とした条件でエッチングされる。また、第３の層間絶縁膜２０のうち保護絶縁膜は、Arを５９６sccm、CHF3を１６sccm、CF4 を２４sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を１０００mTorr とし、またＲＦ電力パワーを９００Ｗ、エッチング時間を２２秒とした条件でエッチングされる。さらに、第２の層間絶縁膜１８、SiON膜１０、SiO2膜１１は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を６０秒とした条件でエッチングされる。
【００７２】
次に、第３の層間絶縁膜２０の上とホール２０ａの中に、膜厚２０ｎｍのTi膜、膜厚５０ｎｍのTiN 膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５ｎｍのTi膜及び膜厚１５０ｎｍのTiN 膜からなる５層構造の金属膜を形成した後に、この金属膜をフォトリソグラフィー法によりパターニングする。
【００７３】
これにより、メモリ領域Ａでビット線２１を形成する。メモリ領域Ａのビット線２１はホール２０ａを通して第１のｐウェル３上の第１のコンタクトプラグ９ａに接続される。
【００７４】
それらのビット線２１は二層目の金属配線となる。
【００７５】
次に、ＴＥＯＳガスと酸素(O2)ガスを使用するプラズマＣＶＤ法により、２．０μｍの厚さのSiO2からなる第４の層間絶縁膜２２を第３の層間絶縁膜２０、ビット線２１等の上に形成する。
【００７６】
次に、第４の層間絶縁膜２２の上面をＣＭＰ法により研磨して平坦化する。
【００７７】
続いて、減圧雰囲気にシリコン基板１をおいて、その雰囲気内でN2O ガスとN2ガスをプラズマ化して、基板温度を４５０℃以下、例えば３５０℃として３分間以上、好ましくは４分以上の時間で第４の層間絶縁膜２２をプラズマに曝す。これにより、研磨時に第４の層間絶縁膜２２内に入り込んだ水分を外部に放出するとともに、第４の層間絶縁膜２２内に水分が入り難くい状態とする。
【００７８】
なお、第４の層間絶縁膜２２内に空洞が生じている場合に、研磨によってその空洞が露出することもあるので、研磨後に、第４の層間絶縁膜２２の上層部としてSiO2よりなるキャップ層（不図示）を１００ｎｍ以上形成してもよい。そのキャップ層は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成された後に、基板温度を３５０℃にしてN2O プラズマに晒される。
【００７９】
次に、第４の層間絶縁膜２２の上面に、TiN 膜２３ａをスパッタにより形成する。続いて、TiN 膜２３ａ上に、膜厚６００ｎｍのAl-Cu 膜２３ｂと膜厚１００ｎｍのTIN 膜２３ｃを順に形成する。
【００８０】
続いて、TIN 膜２３ｃとAl-Cu 膜２３ｂとTiN 膜２３ａをパターニングして、配線２３を形成する。なお、配線２３は、三層目の金属配線である。
【００８１】
以上のような配線２３の形成の後に、後に、ＴＥＯＳを用いるプラズマＣＶＤ法により、三層目の配線２３を覆うSiO2よりなる第１のカバー絶縁膜２４を例えば２００ｎｍの厚さに形成する。さらに、シランとアンモニウムを用いるプラズマＣＶＤ法により、窒化シリコンよりなる第２のカバー絶縁膜２５を第１のカバー絶縁膜２４上に例えば５００ｎｍの厚さに形成する。
【００８２】
以上のような工程により、強誘電体キャパシタ１７を有するＦｅＲＡＭの基本的な構造が形成される。
【００８３】
なお、保護絶縁膜１６又は第３の層間絶縁膜２０のうち保護絶縁膜の構成材料については、アルミナに限られるものではなく、水素を通し難い絶縁材料、例えばＰＺＴ、TiO2、AlN 、Si3N4 、SiONであってもよい。
【００８４】
次に、ウエハ状態のままで、モニタ試験とデバイス試験とを連続して行い、予め設定された基準に従って出荷判定を行う。
【００８５】
モニタ試験では、セルテストパターンを用いて、トランジスタ特性、コンタクト抵抗、配線抵抗、配線間リーク、強誘電体キャパシタ特性等を測定し、それらの測定値が基準内であれば良品、基準外であれば不良品と判定する。不良品と判定されたものは、破棄するか、再生する。
【００８６】
上記測定項目のうち強誘電体キャパシタ特性を測定するモニタとして、メモリセルのキャパシタと同一形状を有する複数のキャパシタが並列に連結されたセルテストパターンを用いる。このセルテストパターンを用いて、残留分極量（Ｑsw）、実効残留分極量（Ｑeff）、飽和電圧（Ｖ90）、キャパシタリーク電流（Ｌcap）、キャパシタ容量（Ｃcap）などの強誘電体キャパシタ特性を測定する。
【００８７】
デバイス試験では、入力保護回路の動作状態を測定する直流テスト、周辺回路とすべてのセルの動作状態を測定する交流テスト、強誘電体キャパシタのデータを保持することができるかを確認するリテンションテストを行い、そのテスト結果を所定の基準に従って評価し、試料の良／不良を判定する。不良と判定された試料は、破棄するか、再生する。
【００８８】
上記した実施形態によれば、キャパシタ１７と、誘電体モニタ１５を並行して形成する工程において、誘電体膜１３をパターニングしてキャパシタ１５の容量絶縁膜１３ａを形成した後、第１の導電膜１２をパターニングする前に、誘電体モニタ１５の特性を測定し、誘電体モニタ１５の特性の測定結果からキャパシタ１７を評価している。
【００８９】
キャパシタ１７の形成途中に、誘電体モニタ１５の特性を測定しているため、残留分極量（Ｑsw）の測定値を通して誘電体膜１３の結晶性や組成の異常を、キャパシタ１７の形成途中に検出することができる。このため、キャパシタ１７の形成が終了する前にキャパシタ１７の評価を下し、キャパシタの形成工程を続行するか、問題のウエハを廃棄するか、或いはキャパシタを再生する工程に戻るかを早期に決定することができる。従って、キャパシタの形成工程に異常が発生した場合でも異常が発生した製造工程以降に無駄な工数をかけないで済むため、スループットの向上を図ることができる。また、再生を選択した場合に、異常なキャパシタの形成工程だけの再生作業で済むため、再生作業が簡単となり、歩留り向上を図ることができる。
【００９０】
また、残留分極量（Ｑsw）の測定値を通してキャパシタ１７のリテンション特性の歩留まりを予測することができるため、歩留まりの高い仕掛品だけを選択的に後工程に移行させることにより、デバイス歩留まりの更なる向上を図ることができる。
【００９１】
（測定項目とその測定項目によって評価し得る評価項目の説明）
次に、上記の半導体記憶装置の製造方法に用いられたキャパシタの評価方法において、誘電体モニタの測定項目とその測定項目によって評価し得るキャパシタの評価項目とを調査した結果について、以下に詳しく説明する。
【００９２】
図８は、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンの残留分極量（Ｑsw）との相関関係を示すグラフである。図８の縦軸は線形目盛で表したセルテストパターンの残留分極量（μＣ／ｃｍ2）を示し、横軸は線形目盛で表した誘電体モニタの残留分極量（μＣ／ｃｍ2）を示す。
【００９３】
誘電体モニタとして図７（ｂ）に示す構造のものを用い、電極や誘電体膜の材料として上記半導体記憶装置の製造方法で説明したものを用いた。また、セルテストパターンとして図７（ａ）に示す構造のメモリ領域のキャパシタと同一形状を有する複数の誘電体キャパシタが並列に連結されたものを用いた。セルテストパターンの電極や誘電体膜の材料として誘電体モニタの材料と同じものを用いた。また、残留分極量（Ｑsw）の測定回路として、既に説明したソーヤタワー回路を用いた。
【００９４】
図８に示す結果によれば、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンの残留分極量（Ｑsw）とは強い相関がある。セルテストパターンの残留分極量（Ｑsw）はメモリ領域のキャパシタの残留分極量（Ｑsw）にほぼ対応すると考えられるので、誘電体モニタの残留分極量（Ｑsw）を測定することで、メモリ領域のキャパシタの残留分極量（Ｑsw）を評価することが可能である。
【００９５】
キャパシタの残留分極量（Ｑsw）の評価する場合、キャパシタの残留分極量（Ｑsw）の出荷可能な下限を設定し、図８に基づき、その下限に対応する誘電体モニタの残留分極量（Ｑsw）を出荷判定基準の下限とすることができる。
【００９６】
また、図９は、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンのデバイス歩留りとの相関関係を示すグラフである。図９の縦軸は線形目盛で表したセルテストパターンのデバイス歩留り（％）を示し、横軸は線形目盛で表した誘電体モニタの残留分極量（μＣ／ｃｍ2）を示す。なお、セルテストパターンのデバイス歩留りとは、ここではセルテストパターンのリテンション（データ保持特性）の歩留りであり、歩留りの値を大きく振ってデータを取得するために、製造条件等を種々変化させて試料を作成した。
【００９７】
誘電体モニタやセルテストパターンの形状や材料として、図８と同じものを用いた。また、残留分極量（Ｑsw）及びリテンションの測定回路として、既に説明したソーヤタワー回路を用いた。
【００９８】
図９に示す結果によれば、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンのリテンションの歩留りとは強い相関がある。セルテストパターンのリテンションの歩留りはメモリ領域のキャパシタのリテンションの歩留りにほぼ対応すると考えられるので、誘電体モニタの残留分極量（Ｑsw）を測定することで、メモリ領域のキャパシタのリテンションの歩留りを評価することが可能である。
【００９９】
リテンションの歩留りの評価基準の例として、リテンションの歩留り９５％を出荷可能な下限とすれば、図９に基づき、誘電体モニタの残留分極量（Ｑsw）の判定基準の下限を凡そ３０μＣ／ｃｍ2とすることができる。
【０１００】
以上、この発明の実施の形態を図面により詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があってもこの発明に含まれる。
【０１０１】
例えば、上記実施の形態では、半導体基板１の上方のSiO2膜１１上に直に誘電体モニタ１５を形成しているが、SiO2膜１１と第１の導電膜１２との間に第３の導電膜を介在させてもよい。この場合、第１の導電膜１２をパターニングして、キャパシタ１７の下部電極１２ａを形成し、SiO2膜１１上に直にキャパシタ１７を形成するとともに、パターニングされた第１の導電膜１２ｂを第１の電極とする誘電体モニタ１５を、第３の導電膜上に、かつ誘電体モニタ１５の周囲に第３の導電膜を露出させて形成した後、簡易モニタ試験を行う。
【０１０２】
このようにしても、キャパシタ１７の形成直後に、誘電体モニタ１５の特性を測定しているため、キャパシタ１７を形成する工程の次の工程に移行する前に残留分極量（Ｑsw）の測定値を通して誘電体膜１３の結晶性や組成の異常を早期に検出し、キャパシタ１７の評価を下すことができる。これにより、上記実施の形態と同様な効果を得ることができる。
【０１０３】
また、上記実施形態では、本発明の半導体記憶装置の製造方法をＦｅＲＡＭの製造方法に適用しているが、ＤＲＡＭやその他のキャパシタを有する半導体記憶装置の製造方法に適用することが可能である。
【０１０４】
さらに、上記実施形態では、誘電体モニタの測定項目を残留分極量（Ｑsw）とし、キャパシタの評価項目を残留分極量（Ｑsw）及びリテンションの歩留りとしているが、測定項目として、残留分極量（Ｑsw）の他に、実効残留分極量(Ｑeff)、飽和電圧（Ｖ90）、キャパシタリーク電流（Ｌcap）又はキャパシタ容量（Ｃcap）を用いてもよい。また、モニタ誘電体膜１３ｂのヒステリシス特性や誘電率などを用いることもできる。この測定項目から評価し得るキャパシタの評価項目として、残留分極量（Ｑsw）及びリテンションの歩留りの他に、各測定項目に対応する項目や、ファティーグ（疲労特性）などを用いることができる。
【０１０５】
簡易モニタ試験では、これらの測定項目を単独で或いは組み合わせて用いることができるが、組み合わせて用いることでさらに簡易モニタ試験の精度を向上させることができる。
（付記１）半導体基板の上方に、第１の導電膜からなる下部電極と誘電体膜からなる容量絶縁膜と第２の導電膜からなる上部電極とが積層されたキャパシタを備えた半導体記憶装置の製造方法において、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に前記キャパシタを形成する工程と、前記キャパシタと同じ材料で、かつ同じ層構成を有する誘電体モニタを前記絶縁膜上に形成する工程と、前記キャパシタを形成する工程の途中で、前記誘電体モニタの特性を測定する工程と、前記誘電体モニタの特性の測定結果から前記キャパシタを評価する工程とを有することを特徴とする半導体記憶装置の製造方法。
（付記２）前記誘電体モニタは、前記第１の導電膜を第１の電極とし、パターニングされた前記誘電体膜をモニタ誘電体膜とし、パターニングされた前記第２の導電膜を第２の電極とすることを特徴とする付記１記載の半導体記憶装置の製造方法。
（付記３）前記誘電体モニタを形成する工程は、前記絶縁膜上に積層された前記第１の導電膜と前記誘電体膜と前記第２の導電膜のうち、前記第２の導電膜をパターニングし、前記第２の電極を形成する工程と、前記誘電体膜をパターニングして前記モニタ誘電体膜を形成する工程とを有することを特徴とする付記２記載の半導体記憶装置の製造方法。
（付記４）前記誘電体モニタの特性を測定する工程は、前記第１の導電膜のパターニングする工程の前であって、前記誘電体膜をパターニングして前記モニタ誘電体膜を形成する工程の後に行われることを特徴とする付記３記載の半導体記憶装置の製造方法。
（付記５）前記キャパシタの評価結果が所定の基準を満たす場合、前記キャパシタを評価する工程の後に、前記未パターニングの第１の導電膜をパターニングして前記キャパシタの下部電極を形成することにより、前記キャパシタを形成することを特徴とする付記１乃至４の何れか一に記載の半導体記憶装置の製造方法。
（付記６）前記キャパシタを形成した後に、前記キャパシタを被覆する絶縁膜を形成する工程と、前記キャパシタを被覆する絶縁膜上に配線を形成する工程とを有することを特徴とする付記５記載の半導体記憶装置の製造方法。
【０１０６】
（付記７）前記キャパシタの評価結果が所定の基準を満たさない場合、前記キャパシタを評価する工程の後に、前記誘電体モニタを有する半導体基板を廃棄し、新たな半導体基板を用いて最初の工程からやり直すか、又は前記キャパシタの上部電極及び容量絶縁膜と、前記誘電体モニタの第２の電極及びモニタ誘電体膜を除去し、前記未パターニングの第１の導電膜上に新たな誘電体膜及び第２の導電膜を形成することを特徴とする付記１乃至４の何れか一に記載の半導体記憶装置の製造方法。
（付記８）前記誘電体モニタの特性を測定する工程において、前記第１の電極と前記第２の電極とを測定パッドとして用いることを特徴とする付記２乃至７の何れか一に記載の半導体記憶装置の製造方法。
（付記９）前記誘電体モニタの特性を測定する工程において、前記第１の電極と前記第２の電極にそれぞれ針状電極を接触させて、前記誘電体モニタの特性を測定することを特徴とする付記８に記載の半導体記憶装置の製造方法。
（付記１０）半導体基板の上方に、第１の導電膜からなる下部電極と誘電体膜からなる容量絶縁膜と第２の導電膜からなる上部電極とが積層されたキャパシタとを備えた半導体記憶装置の製造方法において、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に選択的に第３の導電膜を形成する工程と、前記絶縁膜及び前記第３の導電膜上に前記第１の導電膜と前記誘電体膜と前記第２の導電膜とを順に積層する工程と、前記第２の導電膜と前記誘電体膜と前記第１の導電膜をパターニングして、前記上部電極、容量絶縁膜及び下部電極を有する前記キャパシタを前記絶縁膜上に形成するとともに、前記パターニングされた第２の導電膜を第２の電極とし、前記パターニングされた誘電体膜をモニタ誘電体膜とし、前記パターニングされた第１の導電膜を第１の電極とする誘電体モニタを、前記第３の導電膜上に、かつ前記誘電体モニタの周囲に前記第３の導電膜を露出させて形成する工程と、前記誘電体モニタの特性を測定する工程と、前記誘電体モニタの特性の測定結果から前記キャパシタを評価する工程とを有することを特徴とする半導体記憶装置の製造方法。
（付記１１）前記誘電体モニタの特性を測定する工程において、前記第３の導電膜と前記第２の電極とを測定パッドとして用いることを特徴とする付記１０記載の半導体記憶装置の製造方法。
（付記１２）前記誘電体モニタの特性を測定する工程において、前記第３の導電膜と前記第２の電極にそれぞれ針状電極を接触させて、前記誘電体モニタの特性を測定することを特徴とする付記１１に記載の半導体記憶装置の製造方法。
（付記１３）前記キャパシタの評価結果が所定の基準を満たす場合、前記キャパシタを評価する工程の後に、前記キャパシタを被覆する絶縁膜を形成する工程と、前記キャパシタを被覆する絶縁膜上に配線を形成する工程とを有することを特徴とする付記１０乃至１２の何れか一に記載の半導体記憶装置の製造方法。
（付記１４）前記キャパシタの評価結果が所定の基準を満たさない場合、前記キャパシタを評価する工程の後に、前記誘電体モニタを有する半導体基板を廃棄し、新たな半導体基板を用いて最初の工程からやり直すか、又は前記キャパシタの上部電極、容量絶縁膜及び下部電極と、前記誘電体モニタの第２の電極、モニタ誘電体膜及び第１の電極を除去し、前記絶縁膜上に新たに第１の導電体膜、誘電体膜及び第２の導電体膜を形成することを特徴とする付記１０乃至１２の何れか一に記載の半導体記憶装置の製造方法。
（付記１５）前記半導体基板は複数のチップが形成される半導体ウエハであり、かつ前記各チップ内のメモリ領域に前記キャパシタを形成し、前記各チップに分離するダイシング領域、又は前記各チップのコーナー領域であるモニタ領域に前記誘電体モニタを形成することを特徴とする付記１乃至１４記載の半導体記憶装置の製造方法。
（付記１６）前記誘電体モニタの特性を測定する工程において、前記誘電体膜の残留分極量、誘電率及びヒステリシスのうち少なくとも何れか一を測定することを特徴とする付記１乃至１５の何れか一に記載の半導体記憶装置の製造方法。
（付記１７）前記半導体基板は絶縁ゲート型電界効果トランジスタを備えていることを特徴とする付記１乃至１６の何れか一に記載の半導体記憶装置の製造方法。
（付記１８）前記誘電体膜は強誘電体材料からなることを特徴とする付記１乃至１７の何れか一に記載の半導体記憶装置の製造方法。
（付記１９）前記誘電体モニタの形状は前記キャパシタの形状と異なることを特徴とする付記１乃至１８の何れか一に記載の半導体記憶装置の製造方法。
【０１０７】
【発明の効果】
以上述べたように本発明によれば、キャパシタと、誘電体モニタとを並行して形成し、キャパシタを形成する工程の途中で、誘電体モニタの特性を測定して、誘電体モニタの特性の測定結果からキャパシタを評価している。
【０１０８】
キャパシタの形成途中に、誘電体モニタの特性を測定しているため、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通して誘電体膜の結晶性や組成などの異常を、キャパシタの形成途中に検出することができる。このため、キャパシタの形成が終了する前にキャパシタの評価を下し、キャパシタの形成工程を続行するか、問題のウエハを廃棄するか、或いはキャパシタを再生する工程に戻るかを早期に決定することができる。このように、製造工程に異常が発生した場合、異常が発生した製造工程以降に無駄な工数をかけないで済むため、スループットの向上を図ることができる。しかも、再生を選択した場合に、異常な製造工程だけの再生作業で済むため、再生作業が簡単となり、歩留り向上を図ることができる。
【０１０９】
また、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通してキャパシタのリテンションの歩留まりなどを予測することができるため、歩留まりの高い仕掛品だけを選択的に後工程に移行させることにより、デバイス歩留まりの更なる向上を図ることができる。
【図面の簡単な説明】
【図１】図１は、従来例の半導体記憶装置の製造工程を示すフローチャートである。
【図２】図２（ａ）、（ｂ）は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その１）である。
【図３】図３（ａ）、（ｂ）は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その２）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その３）である。
【図５】図５は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その４）である。
【図６】図６は、本発明の実施形態に係る半導体記憶装置の製造工程を示すフローチャートである。
【図７】図７（ａ）は、本発明の実施形態に係る半導体記憶装置のキャパシタの断面図であり、図７（ｂ）は、本発明の実施形態に係る半導体記憶装置の誘電体モニタの断面図である。
【図８】図８は、本発明の実施形態に係る半導体記憶装置の誘電体モニタの残留分極量とセルテストパターンの残留分極量との相関関係を示すグラフである。
【図９】図９は、本発明の実施形態に係る半導体記憶装置の誘電体モニタの残留分極量とセルテストパターンのリテンション歩留まりとの相関関係を示すグラフである。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ｐウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ，６ｂ…ｎ型不純物拡散領域、７…サイドウォール、８…第１の層間絶縁膜、８ａ，８ｂ…ホール、９ａ，９ｂ…コンタクトプラグ、１０…SiON膜、１１…SiO2膜、１２…第１の導電膜、１２ａ…下部電極、１３…誘電体膜、１３ａ…容量絶縁膜、１４…第２の導電膜、１４ａ…上部電極、１５…誘電体モニタ、１６…保護絶縁膜、１７…キャパシタ、１８…第２の層間絶縁膜、１８ａ〜１８ｄ…ホール、１９ａ〜１９ｃ…局所配線（一層目の配線）、２０…第３の層間絶縁膜、２０ａ…ホール、２１…ビット線、２２…第４の層間絶縁膜、２３…配線、２３ａ…窒化チタン膜、２３ｂ…アルミニウム銅膜、２３ｃ…窒化チタン膜、２４，２５…カバー膜、Ａ…メモリ領域、Ｂ…モニタ領域。
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory）の製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭのメモリチップを製造後、そのチップを出荷可能かどうかを判定するためにモニタ試験とデバイス試験を行っている。
【０００３】
図１は、それら試験を含む、ＦｅＲＡＭの製造工程を示すフローチャートである。
【０００４】
制御用ＭＯＳトランジスタを作成するＣＭＯＳ工程と、制御用ＭＯＳトランジスタの上方に強誘電体キャパシタを作成する強誘電体工程と、キャパシタの上方に配線を作成する配線工程とを順次行うことにより、ＦｅＲＡＭのチップが完成する。その後、ウエハ状態で第１次の出荷判定試験であるモニタ試験と、第２次の出荷判定試験であるデバイス試験とを続けて行う。そして、モニタ試験又はデバイス試験で不良と判定された場合、その試料を破棄するか、最初のＣＭＯＳ工程から製造をやり直すことになっている。
【０００５】
モニタ試験では、メインチップと同一構造の回路素子を並列に連結したセルテストパターンを用いて、トランジスタ特性、コンタクト抵抗、配線抵抗、配線間リーク、強誘電体キャパシタ特性等を測定し、それらの測定値が基準内であれば良品、基準外であれば不良品と判定する。
【０００６】
上記測定項目のうち、強誘電体キャパシタ特性として、特開平１１−１７６１９５号公報に記載されているようなセルテストパターンを用い、残留分極量（Ｑsw）、実効残留分極量（Ｑeff）、飽和電圧（Ｖ90）、キャパシタリーク電流（Ｌcap）、キャパシタ容量（Ｃcap）などの強誘電体キャパシタ特性を測定する。これらの測定項目は、強誘電体の結晶性や組成などの出来具合を評価するために特に有用なものである。
【０００７】
デバイス試験では、入力保護回路の動作状態を測定する直流テスト、周辺回路とすべてのセルの動作状態を測定する交流テスト、強誘電体キャパシタのデータを保持することができるかを確認するリテンションテストを行い、そのテスト結果を所定の基準に従って評価し、良／不良を判定する。
【０００８】
【発明が解決しようとする課題】
ところで、ＦｅＲＡＭでは、特に強誘電体キャパシタ特性が重要であり、また、ＦｅＲＡＭは不揮発性メモリであるため、リテンションテストの歩留りが重要となる。強誘電体キャパシタ特性、及びリテンション性能（データ保持能力）を決定する最も重要なプロセスは強誘電体キャパシタの形成工程である。
【０００９】
しかしながら、もし、この強誘電体キャパシタの形成工程に異常があっても、これまでは上記出荷判定を下すためには、最終の製造工程まで行ってＦｅＲＡＭを完成させる必要がある。従って、試験の結果、不良と判定された場合、歩留りの低下に繋がると共に、それまでに掛かった工数が全く無駄になり、スループットが低下する。このような事情から、途中工程に問題がある場合に最終の製造工程まで行わないで早期に出荷判定を下すことができるようにすることが望まれている。
【００１０】
本発明の目的は、製造工程の途中で異常があった場合に製造工程に早期にフィードバックして歩留りの向上及びスループットの向上を図ることができる半導体記憶装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に、第１の導電膜からなる下部電極と誘電体膜からなる容量絶縁膜と第２の導電膜からなる上部電極とが積層されたキャパシタを備えた半導体記憶装置の製造方法において、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に第１の導電膜と、誘電体膜と、第２の導電膜とを下からこの順に形成する工程と、前記第２の導電膜及び前記誘電体膜をパターニングし、前記キャパシタの上部電極及び前記容量絶縁膜を形成するとともに、誘電体モニタの上部電極及びモニタ誘電体膜を形成する工程と、前記誘電体モニタの上部電極、前記モニタ誘電体膜、及び未パターニングの前記第１の導電膜とからなる前記誘電体モニタの特性を測定する工程と、前記誘電体モニタの特性の測定結果から前記キャパシタを評価する工程とを有することを特徴とする半導体記憶装置の製造方法によって解決される。
【００１２】
そして、前記キャパシタの評価結果が所定の基準を満たす場合、前記キャパシタを評価する工程の後に、前記未パターニングの第１の導電膜をパターニングして前記キャパシタの下部電極を形成することにより、前記キャパシタを形成することを特徴としている。一方、前記キャパシタの評価結果が所定の基準を満たさない場合、前記キャパシタを評価する工程の後に、前記誘電体モニタを有する半導体基板を廃棄し、新たな半導体基板を用いて最初の工程からやり直すことを特徴としている。
【００１３】
次に、本発明の作用について説明する。
【００１４】
ところで、キャパシタを形成する際にプロセス異常が生じ、残留分極量が基準を満たさなくなった場合、その工程ですぐに、製造の仕掛品を廃棄するか、或いは再生するかを決定することが望ましい。しかし、従来、すべての製造工程が終了後にモニタ試験やデバイス試験により出荷判定を下していたため、再生するにしても再生作業が複雑になり歩留り低下に繋がるとともに、異常が発生した製造工程以降に無駄な工数をかけることとなり、スループットの低下を招いていた。
【００１５】
本発明によれば、キャパシタを形成する工程の他に、誘電体モニタを形成する工程を有し、キャパシタを形成する工程の途中で、誘電体モニタの特性を測定する工程と、誘電体モニタの特性の測定結果からキャパシタを評価する工程とを有している。
【００１６】
キャパシタの形成途中に、誘電体モニタの特性を測定しているため、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通して誘電体膜の結晶性や組成などの異常を、キャパシタの形成が終了する前に検出することができる。このため、キャパシタの形成が終了する前にキャパシタの評価を下し、キャパシタの形成工程を続行するか、誘電体モニタの特性に不具合が出た半導体基板を廃棄し、或いはキャパシタを再生する工程に戻るかを決定することができる。このように、製造工程に異常が発生した場合でも異常が発生した製造工程以降に無駄な工数をかけないで済むため、スループットの向上を図ることができる。しかも、再生を選択した場合に、異常な製造工程だけの再生作業で済むため、再生作業が簡単となり、歩留り向上を図ることができる。
【００１７】
また、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通してキャパシタのリテンションの歩留まりなどを予測することができるため、歩留まりの高い仕掛品だけを選択的に後工程に移行させることにより、デバイス歩留まりの更なる向上を図ることができる。
【００１８】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【００１９】
（半導体記憶装置の製造方法の説明）
図２〜図５は、本発明の実施形態に係る半導体記憶装置（ＦｅＲＡＭ）のビット線の延在方向に沿って示された製造工程の断面図であり、左側がメモリ領域を示し、右側がモニタ領域を示す。図７（ａ），（ｂ）は、それぞれキャパシタ及び誘電体モニタを示す断面図である。また、図６は、本発明の実施形態に係る半導体記憶装置の製造工程を示すフローチャートである。
【００２０】
なお、メインチップの回路素子の形成と共に、メインチップと同一構造の回路素子を並列に連結したセルテストパターンもモニタ領域に形成するが、以下ではその説明を省略する。
【００２１】
まず、図２（ａ）に示す断面構造を得るまでの、所謂ＣＭＯＳ工程を説明する。
【００２２】
図２（ａ）において、ｐ型シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench Isolation)を採用してもよい。
【００２３】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリ領域Ａにｐ型不純物及びｎ型不純物を選択的に導入することにより、メモリ領域Ａの活性領域に第１のｐウェル３を形成する。また、メモリ領域Ａのうちキャパシタが形成される領域の近傍には、第２のｐウェル（不図示）が形成されている。
【００２４】
その後、シリコン基板１の各活性領域の表面を熱酸化して、ゲート絶縁膜４として使用されるシリコン酸化膜を形成する。
【００２５】
次に、素子分離絶縁膜２及びゲート絶縁膜４を覆うアモルファスシリコン膜とタングステンシリサイド膜を順にシリコン基板１の全面に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、活性領域にはゲート電極５ａ，５ｂを形成し素子分離絶縁膜２上には引出配線（不図示）を形成する。
【００２６】
メモリ領域Ａでは、第１のｐウェル３上に２つのゲート電極５ａ，５ｂがほぼ平行に配置され、これらのゲート電極５ａ，５ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。
【００２７】
なお、ゲート電極５ａ，５ｂを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２８】
次に、メモリ領域Ａの第１のｐウェル３のうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂを形成する。
【００２９】
その後に、シリコン基板１の全面に絶縁膜を形成する。その絶縁膜は、エッチバックされてゲート電極５ａ，５ｂの両側部分に側壁絶縁膜７として残され。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（SiO2）を使用する。
【００３０】
この後に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（SiON）膜（不図示）を形成してもよい。
【００３１】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（SiO2）膜を約１．０μｍの厚さに成長させ、この酸化シリコン膜を第１の層間絶縁膜８として使用する。
【００３２】
続いて、第１の層間絶縁膜８の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜８を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜８を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing ）法により研磨して第１の層間絶縁膜８の上面を平坦化する。
【００３３】
次に、第１の層間絶縁膜８をフォトリソグラフィ法によりパターニングすることにより、不純物拡散領域６ａ，６ｂに達する深さのホール８ａ，８ｂを形成する。その後、第１の層間絶縁膜８上面とホール８ａ，８ｂ内面に膜厚２０ｎｍのTi（チタン）膜と膜厚５０ｎｍのTiN （チタンナイトライド）膜をスパッタ法により順に形成する。さらに、ホール８ａ，８ｂを完全に埋め込む厚さのタングステン（Ｗ）をＣＶＤ法によりTiN 膜上に成長する。
【００３４】
その後、第１の層間絶縁膜８上面が露出するまでタングステン膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により順次研磨する。この研磨後に、ホール８ａ，８ｂ内に残存するタングステン膜等はコンタクトプラグ９ａ，９ｂとして使用される。
【００３５】
メモリセル領域Ａの第１のｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ａ上の第１のコンタクトプラグ９ａは後述するビット線に接続され、さらに、残り２つの第２のコンタクトプラグ９ｂは後述するキャパシタの上部電極に接続される。
【００３６】
なお、ホール８ａ，８ｂを形成した後に、コンタクト補償のために不純物拡散領域６ａ，６ｂに不純物をイオン注入してもよい。
【００３７】
次に、簡易モニタ試験を含むキャパシタの形成工程、所謂強誘電体工程を説明する。なお、メモリセルの強誘電体キャパシタと同一形状を有する複数の強誘電体キャパシタが並列に連結されたセルテストパターンもモニタ領域に作成されるが、以下の説明では省略する。
【００３８】
簡易モニタ試験にセルテストパターンを用いないで、誘電体モニタを新たに設ける理由は、以下の通りである。即ち、セルテストパターンはメモリ領域のキャパシタと同じく寸法が小さいので、そのままでは測定が困難であり、測定用の引き出し電極を新たに形成する必要がある。これに対して、針状電極をモニタの電極に直に接触させて測定できるようにするためである。
【００３９】
まず、図２（ｂ）に示すように、コンタクトプラグ９ａ，９ｂの酸化を防止するために、シラン（SiH4）を用いるプラズマＣＶＤ法によって、膜厚１００ｎｍのSiON膜１０を第１の層間絶縁膜８上とコンタクトプラグ９ａ，９ｂ上に形成する。さらに、反応ガスとしてＴＥＯＳと酸素を用いるプラズマＣＶＤ法によって、膜厚１５０ｎｍのSiO2膜１１をSiON膜１０上に形成する。なお、SiON膜１０は、第１の層間絶縁膜８への水の侵入を防止する機能も有する。
【００４０】
その後、SiON膜１０、SiO2膜１１の緻密化のために、それらの膜を常圧の窒素雰囲気中で温度６５０℃で３０分間熱処理する。
【００４１】
次に、Ti層とPt（白金）層をSiO2膜１１上に順に形成して二層構造の第１の導電膜１２を形成する。Ti層とPt（白金）層は、ＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。例えば、Ti膜の厚さを２０ｎｍ、Pt膜の厚さを１７５ｎｍとする。なお、第１の導電膜１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
【００４２】
その後に、ＲＦスパッタ法により、強誘電体材料であるチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix)O3）からなる誘電体膜１３を第１の導電膜１２の上に１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成する。
【００４３】
そして、誘電体膜１３を構成するＰＺＴの結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【００４４】
強誘電体材料の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(TaxNb1-x) 2O9 （但し、０＜ｘ＜１）、Bi4Ti2O12などの酸化物がある。なお、ＦｅＲＡＭではなくてＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００４５】
続いて、誘電体膜１３の上に第２の導電膜１４として酸化イリジウム(IrO2)膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。例えば、第２の導電膜１８の厚さを２００ｎｍとする。なお、第２の導電膜１４として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
【００４６】
次いで、図３（ａ）に示すように、第２の導電膜１４をパターニングすることにより、メモリ領域Ａに、ワード線ＷＬの延在方向と後述するビット線の延在方向に沿って縦横に並ぶ複数のキャパシタの上部電極１４ａを成形する。キャパシタの上部電極１４ａは１．６×１．９μｍの寸法を有し、その面積は凡そ３μｍ2となる。キャパシタの上部電極１４ａは、メモリセル領域内に形成されるＭＯＳトランジスタと同じ数だけｐウェル３の近傍に形成される。
【００４７】
このとき、同時に、モニタ領域Ａに、誘電体モニタの上部電極１４ｂを形成する。誘電体モニタの上部電極１４ｂは５０×５０μｍの寸法を有し、その面積は凡そ２５００μｍ2となる。
【００４８】
次いで、図３（ｂ）に示すように、誘電体膜１３をパターニングすることにより、複数の上部電極１４ａの下でワード線ＷＬ方向に繋がっているストライプ状の誘電体膜１３ａからなるキャパシタの容量絶縁膜を形成する。このとき、同時に、パターニングされた誘電体膜１３ｂからなる誘電体モニタのモニタ誘電体膜を形成する。これにより、未パターニングの第１の導電膜１２を第１の電極とし、パターニングされた誘電体膜１３ｂをモニタ誘電体膜とし、パターニングされた第２の導電膜１４ｂを第２の電極とする誘電体モニタ１５の作成が完了する。図７（ｂ）に誘電体モニタ１５の断面構成を示す。図７（ｂ）では、保護絶縁膜１６を省略している。なお、第１の導電膜１２のパターニングが行われていないため、キャパシタの下部電極がまだ形成されておらず、キャパシタは未完成の状態である。
【００４９】
次に、図３（ｂ）に示す誘電体モニタ１５を用いた簡易モニタ試験を説明する。この実施の形態の簡易モニタ試験では、メモリ領域Ａのキャパシタの残留分極量（Ｑsw）やキャパシタのリテンション特性の歩留りと相関があることを確認したモニタの残留分極量（Ｑsw）を測定するものとする。それらの相関データは、下記の(測定項目とその測定項目によって評価し得る評価項目の説明)の項で説明する。
【００５０】
測定回路としてよく知られたソーヤタワー回路を用いる。即ち、図４（ａ）に示すように、誘電体モニタ１５の第２の電極１４ｂと第１の電極１２にそれぞれ針状電極５１ａ，５１ｂを接触させるとともに、第１の電極１２にパルス発生器を接続し、第２の電極１４ｂにロードキャパシタを接続する。ロードキャパシタとして容量値５．６ｎＦのものを用い、測定時に、パルス発生器から、パルス幅１μｓ、電圧５Ｖのパルスを供給する。より詳細な測定方法の説明は、S.D.TRAYNOR, T.D.HADNAGY, and L.KAMMERDINER, Integrated Ferroelectrics, 1997, Vol.16, pp.63-76などに記載されている。
【００５１】
このようにして、誘電体モニタ１５の残留分極量（Ｑsw）を測定し、予め決めておいた誘電体モニタ１５の残留分極量（Ｑsw）の基準値（下限）と比較する。
【００５２】
そして、測定した誘電体モニタ１５の残留分極量（Ｑsw）が基準値を満たしていない場合、問題のウエハを廃棄して、新たなウエハ（ＣＭＯＳ工程済み）を用意して強誘電体工程から製造をやり直すか、キャパシタを再生するかを決定する。キャパシタを再生する場合、キャパシタの上部電極１４ａ及び容量絶縁膜１３ａを除去し、未パターニングの第１の導電膜上に新たに誘電体膜１３と第２の導電膜１４を形成する。そして、図３（ａ）、（ｂ）、図４（ａ）の工程を経て、再び、キャパシタの容量絶縁膜１３ａの評価を行う。これらの工程は、測定した誘電体モニタ１５の残留分極量（Ｑsw）が基準値を満たすまで繰り返し行う。
【００５３】
一方、測定した誘電体モニタ１５の残留分極量（Ｑsw）が基準値を満たしている場合、キャパシタの誘電体膜１３は正常に形成されているとして次の工程に移行する。即ち、未パターニングのままである第１の導電膜１２をパターニングしてキャパシタの下部電極１２ａを形成する。以下に、その工程を説明する。
【００５４】
まず、簡易モニタ試験を行った後、針状電極５１ａ，５１ｂの接触によりチップ上にもたらされたパーティクルなど汚染物を洗浄するために、スクラバー処理を行う。
【００５５】
次いで、酸素雰囲気中にシリコン基板１を置いて、３５０℃の基板温度で６０分間加熱するという酸素前処理アニールを施す。
【００５６】
次に、ＲＦスパッタ装置を用いて、２０〜１００ｎｍ、例えば５０ｎｍの厚さのアルミナよりなる保護絶縁膜１６を、図４（ａ）に示す上部電極１４ａ、誘電体膜１３ａ及び第１の導電膜１２の上に形成する。そのアルミナは、例えば圧力７．５mTorr の雰囲気内で、ＲＦパワーを２kWに設定して形成される。
【００５７】
次に、誘電体膜１３ａと上部電極１４ａをワード線ＷＬ方向に覆うストライプ状のレジストパターン（不図示）を保護絶縁膜１６の上に形成した後に、そのレジストパターンをマスクにして、保護絶縁膜１６と第１の導電膜１２を順次エッチングする。これにより、図４（ｂ）に示すように、複数の誘電体膜１３ａの下を通る配線を兼ねたキャパシタの下部電極１２ａが形成される。なお、このとき、誘電体モニタの第１の導電膜１２もパターニングし、パターニングされた誘電体モニタの第１の電極１２ｂを形成する。
【００５８】
下部電極１２ａは、ストライプ状の誘電体膜１３ａからはみ出すコンタクト領域を有している。また、保護絶縁膜１６は、上部電極１４ａと容量絶縁膜１３ａと下部電極１２ａを上から覆うような形状となる。下部電極１２ａのパターニング後にシリコン基板１を酸素雰囲気中に置き、基板温度６５０℃で６０分間の条件で容量絶縁膜１３ａ及びモニタ誘電体膜１３ｂの膜質を改善の処理を行う。
【００５９】
以上のような工程により形成された下部電極１２ａ、容量絶縁膜１３ａ及び上部電極１４ａは、強誘電体キャパシタ１７を構成する。図７（ａ）に強誘電体キャパシタ１７の断面構成を示す。なお、図７（ａ）では、保護絶縁膜１６を省略している。メモリ領域Ａにおいては、強誘電体キャパシタ１７はＭＯＳトランジスタと同じ数だけ形成される。
【００６０】
次に、図５に示す構造を形成するまでの工程、即ち配線工程を説明する。
【００６１】
まず、ＴＥＯＳ膜及びＳＯＧ(Spin-On-Glass)膜からなる膜厚３００ｎｍの２層構造の第２の層間絶縁膜１８を全面に形成し、これにより強誘電体キャパシタ１７を覆う。
【００６２】
そして、フォトリソグラフィー法により第２の層間絶縁膜1８と保護膜１６をパターニングすることにより、強誘電体キャパシタ１７の上部電極１４ａの上にホール１８ａを形成する。
【００６３】
また、第２の層間絶縁膜１８、保護絶縁膜１６、SiON膜１０、SiO2膜１１をフォトリソグラフィ法によりパターニングして、メモリ領域Ａの第１のｐウェル３の両端寄りの第２のコンタクトプラグ９ｂの上にホール１８ｂを形成する。さらに、誘電体モニタ１５の第２の電極１４ｂ及び第１の電極１２ｂ上の第２の層間絶縁膜１８、保護絶縁膜１６にも同様にしてホール１８ｃ，１８ｄを形成する。
【００６４】
第２の層間絶縁膜１８は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を２６秒とした条件でエッチングされる。また、保護絶縁膜１９は、Arを５９６sccm、CHF3を１６sccm、CF4 を２４sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を１０００mTorr とし、またＲＦ電力パワーを９００Ｗ,エッチング時間を２２秒とした条件でエッチングされる。さらに、SiO2膜１５、SiON膜１４は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を６０秒とした条件でエッチングされる。
【００６５】
そして、第２の層間絶縁膜１８上とコンタクトホール１８ａ〜１８ｄ内に、TiN 膜をスパッタ法により例えば１２５ｎｍの厚さに形成する。続いて、そのTiN 膜をフォトリソグラフィ法でパターニングすることによって、メモリ領域Ａにおいて、図５に示すようにホール１８ａ，１８ｂを通して第１のｐウェル３両端寄りの第２のコンタクトプラグ９ｂと上部電極１８ａとを電気的に接続するための第１の局所配線（ローカル配線）１９ａを形成する。同時に、誘電体モニタ１５の上部電極１８ｂ上のホール１８ｃを通して第１の電極１８ｂの周囲まで引き出される第２の局所配線１９ｂを形成するとともに、誘電体モニタ１５の第１の電極１２ｂ上のホール１８ｄを通して下部電極１２ｂの周囲まで引き出される第３の局所配線１９ｃを形成する。
【００６６】
なお、第１の局所配線１９ａは一層目の金属配線である。
【００６７】
次に、第１乃至第３の局所配線１９ａ乃至１９ｃと第２の層間絶縁膜１８の全面を覆うアルミナよりなる保護絶縁膜を１５ｎｍ〜１００ｎｍの厚さに形成する。保護絶縁膜は、膜厚が厚いほど強誘電体キャパシタ２０のインプリントレートは良くなる。しかし、後述する二層目の金属配線と基板とを接続するためのコンタクトホールを保護絶縁膜に形成する際のエッチングが、後処理を含めて難しくなることもある。この場合には、保護絶縁膜の膜厚は約２０ｎｍが好ましい。
【００６８】
次に、保護絶縁膜の上に、ＴＥＯＳを用いるプラズマＣＶＤ方により、SiO2よりなる層間絶縁膜を２００〜４００ｎｍの厚さに形成する。その後に、N2O を含む雰囲気中で、層間絶縁膜を３５０℃で加熱する。図５では、これら２層の絶縁膜を第３の層間絶縁膜と称し、符号２０で示している。
【００６９】
続いて、メモリ領域Ａにおける第３の層間絶縁膜２０からその下方のSiON膜１０までをレジストパターン（不図示）を用いるフォトリソグラフィー法によりパターニングする。これにより、第１のｐウェル３の中央位置の第１のコンタクトプラグ９ａの上にホール２０ａを形成する。
【００７０】
第３の層間絶縁膜２０とその下の膜に形成されるホール２０ａは、同じドライエッチング装置を用いてステップエッチングにより形成される。
【００７１】
例えば、第３の層間絶縁膜２０のうち層間絶縁膜は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を２６秒とした条件でエッチングされる。また、第３の層間絶縁膜２０のうち保護絶縁膜は、Arを５９６sccm、CHF3を１６sccm、CF4 を２４sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を１０００mTorr とし、またＲＦ電力パワーを９００Ｗ、エッチング時間を２２秒とした条件でエッチングされる。さらに、第２の層間絶縁膜１８、SiON膜１０、SiO2膜１１は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を６０秒とした条件でエッチングされる。
【００７２】
次に、第３の層間絶縁膜２０の上とホール２０ａの中に、膜厚２０ｎｍのTi膜、膜厚５０ｎｍのTiN 膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５ｎｍのTi膜及び膜厚１５０ｎｍのTiN 膜からなる５層構造の金属膜を形成した後に、この金属膜をフォトリソグラフィー法によりパターニングする。
【００７３】
これにより、メモリ領域Ａでビット線２１を形成する。メモリ領域Ａのビット線２１はホール２０ａを通して第１のｐウェル３上の第１のコンタクトプラグ９ａに接続される。
【００７４】
それらのビット線２１は二層目の金属配線となる。
【００７５】
次に、ＴＥＯＳガスと酸素(O2)ガスを使用するプラズマＣＶＤ法により、２．０μｍの厚さのSiO2からなる第４の層間絶縁膜２２を第３の層間絶縁膜２０、ビット線２１等の上に形成する。
【００７６】
次に、第４の層間絶縁膜２２の上面をＣＭＰ法により研磨して平坦化する。
【００７７】
続いて、減圧雰囲気にシリコン基板１をおいて、その雰囲気内でN2O ガスとN2ガスをプラズマ化して、基板温度を４５０℃以下、例えば３５０℃として３分間以上、好ましくは４分以上の時間で第４の層間絶縁膜２２をプラズマに曝す。これにより、研磨時に第４の層間絶縁膜２２内に入り込んだ水分を外部に放出するとともに、第４の層間絶縁膜２２内に水分が入り難くい状態とする。
【００７８】
なお、第４の層間絶縁膜２２内に空洞が生じている場合に、研磨によってその空洞が露出することもあるので、研磨後に、第４の層間絶縁膜２２の上層部としてSiO2よりなるキャップ層（不図示）を１００ｎｍ以上形成してもよい。そのキャップ層は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成された後に、基板温度を３５０℃にしてN2O プラズマに晒される。
【００７９】
次に、第４の層間絶縁膜２２の上面に、TiN 膜２３ａをスパッタにより形成する。続いて、TiN 膜２３ａ上に、膜厚６００ｎｍのAl-Cu 膜２３ｂと膜厚１００ｎｍのTIN 膜２３ｃを順に形成する。
【００８０】
続いて、TIN 膜２３ｃとAl-Cu 膜２３ｂとTiN 膜２３ａをパターニングして、配線２３を形成する。なお、配線２３は、三層目の金属配線である。
【００８１】
以上のような配線２３の形成の後に、後に、ＴＥＯＳを用いるプラズマＣＶＤ法により、三層目の配線２３を覆うSiO2よりなる第１のカバー絶縁膜２４を例えば２００ｎｍの厚さに形成する。さらに、シランとアンモニウムを用いるプラズマＣＶＤ法により、窒化シリコンよりなる第２のカバー絶縁膜２５を第１のカバー絶縁膜２４上に例えば５００ｎｍの厚さに形成する。
【００８２】
以上のような工程により、強誘電体キャパシタ１７を有するＦｅＲＡＭの基本的な構造が形成される。
【００８３】
なお、保護絶縁膜１６又は第３の層間絶縁膜２０のうち保護絶縁膜の構成材料については、アルミナに限られるものではなく、水素を通し難い絶縁材料、例えばＰＺＴ、TiO2、AlN 、Si3N4 、SiONであってもよい。
【００８４】
次に、ウエハ状態のままで、モニタ試験とデバイス試験とを連続して行い、予め設定された基準に従って出荷判定を行う。
【００８５】
モニタ試験では、セルテストパターンを用いて、トランジスタ特性、コンタクト抵抗、配線抵抗、配線間リーク、強誘電体キャパシタ特性等を測定し、それらの測定値が基準内であれば良品、基準外であれば不良品と判定する。不良品と判定されたものは、破棄するか、再生する。
【００８６】
上記測定項目のうち強誘電体キャパシタ特性を測定するモニタとして、メモリセルのキャパシタと同一形状を有する複数のキャパシタが並列に連結されたセルテストパターンを用いる。このセルテストパターンを用いて、残留分極量（Ｑsw）、実効残留分極量（Ｑeff）、飽和電圧（Ｖ90）、キャパシタリーク電流（Ｌcap）、キャパシタ容量（Ｃcap）などの強誘電体キャパシタ特性を測定する。
【００８７】
デバイス試験では、入力保護回路の動作状態を測定する直流テスト、周辺回路とすべてのセルの動作状態を測定する交流テスト、強誘電体キャパシタのデータを保持することができるかを確認するリテンションテストを行い、そのテスト結果を所定の基準に従って評価し、試料の良／不良を判定する。不良と判定された試料は、破棄するか、再生する。
【００８８】
上記した実施形態によれば、キャパシタ１７と、誘電体モニタ１５を並行して形成する工程において、誘電体膜１３をパターニングしてキャパシタ１５の容量絶縁膜１３ａを形成した後、第１の導電膜１２をパターニングする前に、誘電体モニタ１５の特性を測定し、誘電体モニタ１５の特性の測定結果からキャパシタ１７を評価している。
【００８９】
キャパシタ１７の形成途中に、誘電体モニタ１５の特性を測定しているため、残留分極量（Ｑsw）の測定値を通して誘電体膜１３の結晶性や組成の異常を、キャパシタ１７の形成途中に検出することができる。このため、キャパシタ１７の形成が終了する前にキャパシタ１７の評価を下し、キャパシタの形成工程を続行するか、問題のウエハを廃棄するか、或いはキャパシタを再生する工程に戻るかを早期に決定することができる。従って、キャパシタの形成工程に異常が発生した場合でも異常が発生した製造工程以降に無駄な工数をかけないで済むため、スループットの向上を図ることができる。また、再生を選択した場合に、異常なキャパシタの形成工程だけの再生作業で済むため、再生作業が簡単となり、歩留り向上を図ることができる。
【００９０】
また、残留分極量（Ｑsw）の測定値を通してキャパシタ１７のリテンション特性の歩留まりを予測することができるため、歩留まりの高い仕掛品だけを選択的に後工程に移行させることにより、デバイス歩留まりの更なる向上を図ることができる。
【００９１】
（測定項目とその測定項目によって評価し得る評価項目の説明）
次に、上記の半導体記憶装置の製造方法に用いられたキャパシタの評価方法において、誘電体モニタの測定項目とその測定項目によって評価し得るキャパシタの評価項目とを調査した結果について、以下に詳しく説明する。
【００９２】
図８は、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンの残留分極量（Ｑsw）との相関関係を示すグラフである。図８の縦軸は線形目盛で表したセルテストパターンの残留分極量（μＣ／ｃｍ2）を示し、横軸は線形目盛で表した誘電体モニタの残留分極量（μＣ／ｃｍ2）を示す。
【００９３】
誘電体モニタとして図７（ｂ）に示す構造のものを用い、電極や誘電体膜の材料として上記半導体記憶装置の製造方法で説明したものを用いた。また、セルテストパターンとして図７（ａ）に示す構造のメモリ領域のキャパシタと同一形状を有する複数の誘電体キャパシタが並列に連結されたものを用いた。セルテストパターンの電極や誘電体膜の材料として誘電体モニタの材料と同じものを用いた。また、残留分極量（Ｑsw）の測定回路として、既に説明したソーヤタワー回路を用いた。
【００９４】
図８に示す結果によれば、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンの残留分極量（Ｑsw）とは強い相関がある。セルテストパターンの残留分極量（Ｑsw）はメモリ領域のキャパシタの残留分極量（Ｑsw）にほぼ対応すると考えられるので、誘電体モニタの残留分極量（Ｑsw）を測定することで、メモリ領域のキャパシタの残留分極量（Ｑsw）を評価することが可能である。
【００９５】
キャパシタの残留分極量（Ｑsw）の評価する場合、キャパシタの残留分極量（Ｑsw）の出荷可能な下限を設定し、図８に基づき、その下限に対応する誘電体モニタの残留分極量（Ｑsw）を出荷判定基準の下限とすることができる。
【００９６】
また、図９は、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンのデバイス歩留りとの相関関係を示すグラフである。図９の縦軸は線形目盛で表したセルテストパターンのデバイス歩留り（％）を示し、横軸は線形目盛で表した誘電体モニタの残留分極量（μＣ／ｃｍ2）を示す。なお、セルテストパターンのデバイス歩留りとは、ここではセルテストパターンのリテンション（データ保持特性）の歩留りであり、歩留りの値を大きく振ってデータを取得するために、製造条件等を種々変化させて試料を作成した。
【００９７】
誘電体モニタやセルテストパターンの形状や材料として、図８と同じものを用いた。また、残留分極量（Ｑsw）及びリテンションの測定回路として、既に説明したソーヤタワー回路を用いた。
【００９８】
図９に示す結果によれば、誘電体モニタの残留分極量（Ｑsw）とセルテストパターンのリテンションの歩留りとは強い相関がある。セルテストパターンのリテンションの歩留りはメモリ領域のキャパシタのリテンションの歩留りにほぼ対応すると考えられるので、誘電体モニタの残留分極量（Ｑsw）を測定することで、メモリ領域のキャパシタのリテンションの歩留りを評価することが可能である。
【００９９】
リテンションの歩留りの評価基準の例として、リテンションの歩留り９５％を出荷可能な下限とすれば、図９に基づき、誘電体モニタの残留分極量（Ｑsw）の判定基準の下限を凡そ３０μＣ／ｃｍ2とすることができる。
【０１００】
以上、この発明の実施の形態を図面により詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があってもこの発明に含まれる。
【０１０１】
例えば、上記実施の形態では、半導体基板１の上方のSiO2膜１１上に直に誘電体モニタ１５を形成しているが、SiO2膜１１と第１の導電膜１２との間に第３の導電膜を介在させてもよい。この場合、第１の導電膜１２をパターニングして、キャパシタ１７の下部電極１２ａを形成し、SiO2膜１１上に直にキャパシタ１７を形成するとともに、パターニングされた第１の導電膜１２ｂを第１の電極とする誘電体モニタ１５を、第３の導電膜上に、かつ誘電体モニタ１５の周囲に第３の導電膜を露出させて形成した後、簡易モニタ試験を行う。
【０１０２】
このようにしても、キャパシタ１７の形成直後に、誘電体モニタ１５の特性を測定しているため、キャパシタ１７を形成する工程の次の工程に移行する前に残留分極量（Ｑsw）の測定値を通して誘電体膜１３の結晶性や組成の異常を早期に検出し、キャパシタ１７の評価を下すことができる。これにより、上記実施の形態と同様な効果を得ることができる。
【０１０３】
また、上記実施形態では、本発明の半導体記憶装置の製造方法をＦｅＲＡＭの製造方法に適用しているが、ＤＲＡＭやその他のキャパシタを有する半導体記憶装置の製造方法に適用することが可能である。
【０１０４】
さらに、上記実施形態では、誘電体モニタの測定項目を残留分極量（Ｑsw）とし、キャパシタの評価項目を残留分極量（Ｑsw）及びリテンションの歩留りとしているが、測定項目として、残留分極量（Ｑsw）の他に、実効残留分極量(Ｑeff)、飽和電圧（Ｖ90）、キャパシタリーク電流（Ｌcap）又はキャパシタ容量（Ｃcap）を用いてもよい。また、モニタ誘電体膜１３ｂのヒステリシス特性や誘電率などを用いることもできる。この測定項目から評価し得るキャパシタの評価項目として、残留分極量（Ｑsw）及びリテンションの歩留りの他に、各測定項目に対応する項目や、ファティーグ（疲労特性）などを用いることができる。
【０１０５】
簡易モニタ試験では、これらの測定項目を単独で或いは組み合わせて用いることができるが、組み合わせて用いることでさらに簡易モニタ試験の精度を向上させることができる。
（付記１）半導体基板の上方に、第１の導電膜からなる下部電極と誘電体膜からなる容量絶縁膜と第２の導電膜からなる上部電極とが積層されたキャパシタを備えた半導体記憶装置の製造方法において、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に前記キャパシタを形成する工程と、前記キャパシタと同じ材料で、かつ同じ層構成を有する誘電体モニタを前記絶縁膜上に形成する工程と、前記キャパシタを形成する工程の途中で、前記誘電体モニタの特性を測定する工程と、前記誘電体モニタの特性の測定結果から前記キャパシタを評価する工程とを有することを特徴とする半導体記憶装置の製造方法。
（付記２）前記誘電体モニタは、前記第１の導電膜を第１の電極とし、パターニングされた前記誘電体膜をモニタ誘電体膜とし、パターニングされた前記第２の導電膜を第２の電極とすることを特徴とする付記１記載の半導体記憶装置の製造方法。
（付記３）前記誘電体モニタを形成する工程は、前記絶縁膜上に積層された前記第１の導電膜と前記誘電体膜と前記第２の導電膜のうち、前記第２の導電膜をパターニングし、前記第２の電極を形成する工程と、前記誘電体膜をパターニングして前記モニタ誘電体膜を形成する工程とを有することを特徴とする付記２記載の半導体記憶装置の製造方法。
（付記４）前記誘電体モニタの特性を測定する工程は、前記第１の導電膜のパターニングする工程の前であって、前記誘電体膜をパターニングして前記モニタ誘電体膜を形成する工程の後に行われることを特徴とする付記３記載の半導体記憶装置の製造方法。
（付記５）前記キャパシタの評価結果が所定の基準を満たす場合、前記キャパシタを評価する工程の後に、前記未パターニングの第１の導電膜をパターニングして前記キャパシタの下部電極を形成することにより、前記キャパシタを形成することを特徴とする付記１乃至４の何れか一に記載の半導体記憶装置の製造方法。
（付記６）前記キャパシタを形成した後に、前記キャパシタを被覆する絶縁膜を形成する工程と、前記キャパシタを被覆する絶縁膜上に配線を形成する工程とを有することを特徴とする付記５記載の半導体記憶装置の製造方法。
【０１０６】
（付記７）前記キャパシタの評価結果が所定の基準を満たさない場合、前記キャパシタを評価する工程の後に、前記誘電体モニタを有する半導体基板を廃棄し、新たな半導体基板を用いて最初の工程からやり直すか、又は前記キャパシタの上部電極及び容量絶縁膜と、前記誘電体モニタの第２の電極及びモニタ誘電体膜を除去し、前記未パターニングの第１の導電膜上に新たな誘電体膜及び第２の導電膜を形成することを特徴とする付記１乃至４の何れか一に記載の半導体記憶装置の製造方法。
（付記８）前記誘電体モニタの特性を測定する工程において、前記第１の電極と前記第２の電極とを測定パッドとして用いることを特徴とする付記２乃至７の何れか一に記載の半導体記憶装置の製造方法。
（付記９）前記誘電体モニタの特性を測定する工程において、前記第１の電極と前記第２の電極にそれぞれ針状電極を接触させて、前記誘電体モニタの特性を測定することを特徴とする付記８に記載の半導体記憶装置の製造方法。
（付記１０）半導体基板の上方に、第１の導電膜からなる下部電極と誘電体膜からなる容量絶縁膜と第２の導電膜からなる上部電極とが積層されたキャパシタとを備えた半導体記憶装置の製造方法において、前記半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に選択的に第３の導電膜を形成する工程と、前記絶縁膜及び前記第３の導電膜上に前記第１の導電膜と前記誘電体膜と前記第２の導電膜とを順に積層する工程と、前記第２の導電膜と前記誘電体膜と前記第１の導電膜をパターニングして、前記上部電極、容量絶縁膜及び下部電極を有する前記キャパシタを前記絶縁膜上に形成するとともに、前記パターニングされた第２の導電膜を第２の電極とし、前記パターニングされた誘電体膜をモニタ誘電体膜とし、前記パターニングされた第１の導電膜を第１の電極とする誘電体モニタを、前記第３の導電膜上に、かつ前記誘電体モニタの周囲に前記第３の導電膜を露出させて形成する工程と、前記誘電体モニタの特性を測定する工程と、前記誘電体モニタの特性の測定結果から前記キャパシタを評価する工程とを有することを特徴とする半導体記憶装置の製造方法。
（付記１１）前記誘電体モニタの特性を測定する工程において、前記第３の導電膜と前記第２の電極とを測定パッドとして用いることを特徴とする付記１０記載の半導体記憶装置の製造方法。
（付記１２）前記誘電体モニタの特性を測定する工程において、前記第３の導電膜と前記第２の電極にそれぞれ針状電極を接触させて、前記誘電体モニタの特性を測定することを特徴とする付記１１に記載の半導体記憶装置の製造方法。
（付記１３）前記キャパシタの評価結果が所定の基準を満たす場合、前記キャパシタを評価する工程の後に、前記キャパシタを被覆する絶縁膜を形成する工程と、前記キャパシタを被覆する絶縁膜上に配線を形成する工程とを有することを特徴とする付記１０乃至１２の何れか一に記載の半導体記憶装置の製造方法。
（付記１４）前記キャパシタの評価結果が所定の基準を満たさない場合、前記キャパシタを評価する工程の後に、前記誘電体モニタを有する半導体基板を廃棄し、新たな半導体基板を用いて最初の工程からやり直すか、又は前記キャパシタの上部電極、容量絶縁膜及び下部電極と、前記誘電体モニタの第２の電極、モニタ誘電体膜及び第１の電極を除去し、前記絶縁膜上に新たに第１の導電体膜、誘電体膜及び第２の導電体膜を形成することを特徴とする付記１０乃至１２の何れか一に記載の半導体記憶装置の製造方法。
（付記１５）前記半導体基板は複数のチップが形成される半導体ウエハであり、かつ前記各チップ内のメモリ領域に前記キャパシタを形成し、前記各チップに分離するダイシング領域、又は前記各チップのコーナー領域であるモニタ領域に前記誘電体モニタを形成することを特徴とする付記１乃至１４記載の半導体記憶装置の製造方法。
（付記１６）前記誘電体モニタの特性を測定する工程において、前記誘電体膜の残留分極量、誘電率及びヒステリシスのうち少なくとも何れか一を測定することを特徴とする付記１乃至１５の何れか一に記載の半導体記憶装置の製造方法。
（付記１７）前記半導体基板は絶縁ゲート型電界効果トランジスタを備えていることを特徴とする付記１乃至１６の何れか一に記載の半導体記憶装置の製造方法。
（付記１８）前記誘電体膜は強誘電体材料からなることを特徴とする付記１乃至１７の何れか一に記載の半導体記憶装置の製造方法。
（付記１９）前記誘電体モニタの形状は前記キャパシタの形状と異なることを特徴とする付記１乃至１８の何れか一に記載の半導体記憶装置の製造方法。
【０１０７】
【発明の効果】
以上述べたように本発明によれば、キャパシタと、誘電体モニタとを並行して形成し、キャパシタを形成する工程の途中で、誘電体モニタの特性を測定して、誘電体モニタの特性の測定結果からキャパシタを評価している。
【０１０８】
キャパシタの形成途中に、誘電体モニタの特性を測定しているため、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通して誘電体膜の結晶性や組成などの異常を、キャパシタの形成途中に検出することができる。このため、キャパシタの形成が終了する前にキャパシタの評価を下し、キャパシタの形成工程を続行するか、問題のウエハを廃棄するか、或いはキャパシタを再生する工程に戻るかを早期に決定することができる。このように、製造工程に異常が発生した場合、異常が発生した製造工程以降に無駄な工数をかけないで済むため、スループットの向上を図ることができる。しかも、再生を選択した場合に、異常な製造工程だけの再生作業で済むため、再生作業が簡単となり、歩留り向上を図ることができる。
【０１０９】
また、残留分極量（Ｑsw）などのキャパシタ特性の測定値を通してキャパシタのリテンションの歩留まりなどを予測することができるため、歩留まりの高い仕掛品だけを選択的に後工程に移行させることにより、デバイス歩留まりの更なる向上を図ることができる。
【図面の簡単な説明】
【図１】図１は、従来例の半導体記憶装置の製造工程を示すフローチャートである。
【図２】図２（ａ）、（ｂ）は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その１）である。
【図３】図３（ａ）、（ｂ）は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その２）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その３）である。
【図５】図５は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向の製造工程を示す断面図（その４）である。
【図６】図６は、本発明の実施形態に係る半導体記憶装置の製造工程を示すフローチャートである。
【図７】図７（ａ）は、本発明の実施形態に係る半導体記憶装置のキャパシタの断面図であり、図７（ｂ）は、本発明の実施形態に係る半導体記憶装置の誘電体モニタの断面図である。
【図８】図８は、本発明の実施形態に係る半導体記憶装置の誘電体モニタの残留分極量とセルテストパターンの残留分極量との相関関係を示すグラフである。
【図９】図９は、本発明の実施形態に係る半導体記憶装置の誘電体モニタの残留分極量とセルテストパターンのリテンション歩留まりとの相関関係を示すグラフである。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ｐウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ，６ｂ…ｎ型不純物拡散領域、７…サイドウォール、８…第１の層間絶縁膜、８ａ，８ｂ…ホール、９ａ，９ｂ…コンタクトプラグ、１０…SiON膜、１１…SiO2膜、１２…第１の導電膜、１２ａ…下部電極、１３…誘電体膜、１３ａ…容量絶縁膜、１４…第２の導電膜、１４ａ…上部電極、１５…誘電体モニタ、１６…保護絶縁膜、１７…キャパシタ、１８…第２の層間絶縁膜、１８ａ〜１８ｄ…ホール、１９ａ〜１９ｃ…局所配線（一層目の配線）、２０…第３の層間絶縁膜、２０ａ…ホール、２１…ビット線、２２…第４の層間絶縁膜、２３…配線、２３ａ…窒化チタン膜、２３ｂ…アルミニウム銅膜、２３ｃ…窒化チタン膜、２４，２５…カバー膜、Ａ…メモリ領域、Ｂ…モニタ領域。
Claims (4)
- 半導体基板の上方に、第１の導電膜からなる下部電極と誘電体膜からなる容量絶縁膜と第２の導電膜からなる上部電極とが積層されたキャパシタを備えた半導体記憶装置の製造方法において、
前記半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に第１の導電膜と、誘電体膜と、第２の導電膜とを下からこの順に形成する工程と
前記第２の導電膜及び前記誘電体膜をパターニングし、前記キャパシタの上部電極及び前記容量絶縁膜を形成するとともに、誘電体モニタの上部電極及びモニタ誘電体膜を形成する工程と、
前記誘電体モニタの上部電極、前記モニタ誘電体膜、及び未パターニングの前記第１の導電膜とからなる前記誘電体モニタの特性を測定する工程と、
前記誘電体モニタの特性の測定結果から前記キャパシタを評価する工程と
を有することを特徴とする半導体記憶装置の製造方法。 - 前記キャパシタの評価結果が所定の基準を満たす場合、前記キャパシタを評価する工程の後に、前記未パターンニングの第１の導電膜をパターニングして前記キャパシタの下部電極を形成することにより、前記キャパシタを形成することを特徴とする請求項１記載の半導体記憶装置の製造方法。
- 前記キャパシタの評価結果が所定の基準を満たさない場合、前記誘電体モニタを有する半導体基板を廃棄し、新たな半導体基板を用いて最初の工程からやり直すことを特徴とする請求項１記載の半導体記憶装置の製造方法。
- 前記誘電体モニタの特性を測定する工程において、
前記未パターニングの前記第１の導電膜と前記誘電体モニタの上部電極とを測定パッドとして用いることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置の製造方法。
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