JP3385889B2 - 強誘電体メモリ素子及びその製造方法 - Google Patents
強誘電体メモリ素子及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は強誘電体薄膜を用い
たキャパシタ、及びそれを用いたメモリ素子、及びＣＰ
Ｕ不要電磁輻射防止用のキャパシタ、又は回路実装基板
用のオンチップコンデンサに係り、特に不揮発メモリに
最適な強誘電体メモリ素子及びその製造方法に関する。
たキャパシタ、及びそれを用いたメモリ素子、及びＣＰ
Ｕ不要電磁輻射防止用のキャパシタ、又は回路実装基板
用のオンチップコンデンサに係り、特に不揮発メモリに
最適な強誘電体メモリ素子及びその製造方法に関する。
【０００２】
（１）従来の強誘電体薄膜キャパシタでは、例えば「強
誘電体薄膜メモリ」（サイエンスフォーラム刊，１９９
５年）２２７頁に記載されているように、Ｐｔ上部電極
／強誘電体層（ＰＺＴ）／Ｐｔ下部電極の積層構造を持
っていた。 （２）また例えば特開平７−１４２６００号公報に記載
された「薄膜の形成方法」では、ＢａＴｉＯ３の化合物
をＰｔ薄膜上に形成し、Ｐｔ薄膜の結晶配向をそのまま
受け継ぐことにより、強誘電性薄膜の配向性を容易に制
御可能として、残留分極の大きさを制御可能としてい
た。 （３）また例えば特開平７−５７５３５号公報に記載さ
れた「強誘電体薄膜製造方法」においては、基板上にペ
ロブスカイト型強誘電体組成の薄膜を形成し、その上に
ペロブスカイト型強誘電体組成の薄膜と固容可能なペロ
ブスカイト型酸化物組成の薄膜を形成し、強誘電体組成
の薄膜とペロブスカイト型酸化物組成の薄膜との２層か
らなる薄膜を熱処理し、固容結晶化することにより、ペ
ロブスカイト相以外の異相が形成されず、結晶粒径が均
一な強誘電体薄膜製造方法を得ていた。
誘電体薄膜メモリ」（サイエンスフォーラム刊，１９９
５年）２２７頁に記載されているように、Ｐｔ上部電極
／強誘電体層（ＰＺＴ）／Ｐｔ下部電極の積層構造を持
っていた。 （２）また例えば特開平７−１４２６００号公報に記載
された「薄膜の形成方法」では、ＢａＴｉＯ３の化合物
をＰｔ薄膜上に形成し、Ｐｔ薄膜の結晶配向をそのまま
受け継ぐことにより、強誘電性薄膜の配向性を容易に制
御可能として、残留分極の大きさを制御可能としてい
た。 （３）また例えば特開平７−５７５３５号公報に記載さ
れた「強誘電体薄膜製造方法」においては、基板上にペ
ロブスカイト型強誘電体組成の薄膜を形成し、その上に
ペロブスカイト型強誘電体組成の薄膜と固容可能なペロ
ブスカイト型酸化物組成の薄膜を形成し、強誘電体組成
の薄膜とペロブスカイト型酸化物組成の薄膜との２層か
らなる薄膜を熱処理し、固容結晶化することにより、ペ
ロブスカイト相以外の異相が形成されず、結晶粒径が均
一な強誘電体薄膜製造方法を得ていた。
【０００３】
【発明が解決しようとする課題】上記従来技術（１）で
は、強誘電性に膜厚依存性があり、２００ｎｍ以下の膜
厚において十分な特性が得られないという問題があっ
た。さらに、強誘電体薄膜キャパシタ特有の問題とし
て、分極反転を多数回繰り返すと分極特性が劣化し、書
き込みを行えなくなるという膜疲労（Ｆａｔｉｇｕｅ）
現象があり、また長時間書き換えを行わず単一方向に分
極させておくと、刷り込み（Ｉｍｐｒｉｎｔ）という現
象があった。また上記従来技術（２）及び（３）におい
ては、２種類の全く異なる組成のペロブスカイト型結晶
薄膜を成膜する必要があり、成膜装置が複雑化するとい
う問題があった。本発明の目的は、膜疲労及び刷り込み
の生じにくい長寿命の強誘電体メモリ素子及びその製造
方法を提供することにある。
は、強誘電性に膜厚依存性があり、２００ｎｍ以下の膜
厚において十分な特性が得られないという問題があっ
た。さらに、強誘電体薄膜キャパシタ特有の問題とし
て、分極反転を多数回繰り返すと分極特性が劣化し、書
き込みを行えなくなるという膜疲労（Ｆａｔｉｇｕｅ）
現象があり、また長時間書き換えを行わず単一方向に分
極させておくと、刷り込み（Ｉｍｐｒｉｎｔ）という現
象があった。また上記従来技術（２）及び（３）におい
ては、２種類の全く異なる組成のペロブスカイト型結晶
薄膜を成膜する必要があり、成膜装置が複雑化するとい
う問題があった。本発明の目的は、膜疲労及び刷り込み
の生じにくい長寿命の強誘電体メモリ素子及びその製造
方法を提供することにある。
【０００４】
【課題を解決するための手段】上記本発明の目的は、強
誘電体薄膜キャパシタ上部電極としてＰｔ電極を使用
し、さらにＰｔ電極上部にＰｔ乃至Ｉｒ乃至Ｒｕを含有
する金属乃至金属酸化物電極を配置して上部保護電極と
成すことにより達成される。上部電極乃至上部保護電極
上に形成した絶縁層乃至配線層等を含み封止樹脂内に存
在する物質から発生する分解ガスは、上記電極粒界の酸
化物あるいは表面酸化層により吸収あるいは遮断するこ
とにより、該強誘電体の還元乃至分解乃至非晶質化等に
よる結晶構造劣化を防止し、上記残留分極値Ｐｒの低下
を防止することにより達成される。これにより、強誘電
体メモリ素子の少なくとも配線層及び保護層を製造後
に、またはそれに加えて封止樹脂を用いてパッケージに
封止後に、信頼性を検査するための加速試験として例え
ば８５℃以上に加熱し、９０分以上保持した後に室温に
降温後、該キャパシタ上部電極及び下部電極間へ１．０
Ｖ以上３．５Ｖ未満のバイアス電圧を印加し、バイアス
電圧を０Ｖとした時に該電極間に残存する残留分極値Ｐ
ｒが１Ｅ−６Ｃ／ｃｍ2以上あるような高品質な強誘電
体メモリ素子を得ることができる。
誘電体薄膜キャパシタ上部電極としてＰｔ電極を使用
し、さらにＰｔ電極上部にＰｔ乃至Ｉｒ乃至Ｒｕを含有
する金属乃至金属酸化物電極を配置して上部保護電極と
成すことにより達成される。上部電極乃至上部保護電極
上に形成した絶縁層乃至配線層等を含み封止樹脂内に存
在する物質から発生する分解ガスは、上記電極粒界の酸
化物あるいは表面酸化層により吸収あるいは遮断するこ
とにより、該強誘電体の還元乃至分解乃至非晶質化等に
よる結晶構造劣化を防止し、上記残留分極値Ｐｒの低下
を防止することにより達成される。これにより、強誘電
体メモリ素子の少なくとも配線層及び保護層を製造後
に、またはそれに加えて封止樹脂を用いてパッケージに
封止後に、信頼性を検査するための加速試験として例え
ば８５℃以上に加熱し、９０分以上保持した後に室温に
降温後、該キャパシタ上部電極及び下部電極間へ１．０
Ｖ以上３．５Ｖ未満のバイアス電圧を印加し、バイアス
電圧を０Ｖとした時に該電極間に残存する残留分極値Ｐ
ｒが１Ｅ−６Ｃ／ｃｍ2以上あるような高品質な強誘電
体メモリ素子を得ることができる。
【０００５】さらに、強誘電体薄膜キャパシタ上部電極
乃至上部保護電極の上部にＳｉＯ２乃至Ｓｉ３Ｎ４より
なるバリア層を形成し、さらに上記バリア層に結合した
炭化水素化合物に含有される水素原子を２．５Ｅ１７個
以下とすることにより、工程中に上記バリア層中から発
生する水素を減少させ、さらに上部電極上に形成した保
護層乃至配線層等を含み封止樹脂内に存在する物質から
発生する分解ガスを化学的に吸収あるいは物理的に遮断
することにより、該強誘電体の還元乃至分解乃至非晶質
化等による結晶構造劣化を防止し、上記残留分極値Ｐｒ
の低下を防止することにより達成される。
乃至上部保護電極の上部にＳｉＯ２乃至Ｓｉ３Ｎ４より
なるバリア層を形成し、さらに上記バリア層に結合した
炭化水素化合物に含有される水素原子を２．５Ｅ１７個
以下とすることにより、工程中に上記バリア層中から発
生する水素を減少させ、さらに上部電極上に形成した保
護層乃至配線層等を含み封止樹脂内に存在する物質から
発生する分解ガスを化学的に吸収あるいは物理的に遮断
することにより、該強誘電体の還元乃至分解乃至非晶質
化等による結晶構造劣化を防止し、上記残留分極値Ｐｒ
の低下を防止することにより達成される。
【０００６】さらに、上記バリア層をスパッタリング法
乃至レーザアブレーション法により形成し、バリア層成
膜の際の成膜室雰囲気中に存在する水素分圧を減じ、さ
らにバリア層に含有される不純物水素を減ずることによ
り、製造プロセス中乃至製造後における強誘電体の還
元、分解、非晶質化等による結晶構造劣化を防止し、上
記残留分極値Ｐｒの低下を防止することにより達成され
る。
乃至レーザアブレーション法により形成し、バリア層成
膜の際の成膜室雰囲気中に存在する水素分圧を減じ、さ
らにバリア層に含有される不純物水素を減ずることによ
り、製造プロセス中乃至製造後における強誘電体の還
元、分解、非晶質化等による結晶構造劣化を防止し、上
記残留分極値Ｐｒの低下を防止することにより達成され
る。
【０００７】さらに、誘電体薄膜キャパシタの強誘電体
薄膜の製造工程として非晶質薄膜成膜工程及び酸素中熱
処理による結晶化工程を有し、上記結晶化工程の後イオ
ンエッチング法を用い上記強誘電体薄膜表面層を少なく
とも５ｎｍ削除した後、該強誘電体膜を大気にさらすこ
となく真空中に保持したまま上部電極成膜を行うことに
より、該強誘電体膜と上部電極界面の変性層を減じ、残
留分極値Ｐｒの低下を防止することにより達成される。
薄膜の製造工程として非晶質薄膜成膜工程及び酸素中熱
処理による結晶化工程を有し、上記結晶化工程の後イオ
ンエッチング法を用い上記強誘電体薄膜表面層を少なく
とも５ｎｍ削除した後、該強誘電体膜を大気にさらすこ
となく真空中に保持したまま上部電極成膜を行うことに
より、該強誘電体膜と上部電極界面の変性層を減じ、残
留分極値Ｐｒの低下を防止することにより達成される。
【０００８】さらに、基板上の、少なくとも下部電極、
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３薄膜及び上部電極の積層構造よ
りなる強誘電体薄膜キャパシタにおいて、該下部電極と
該強誘電体薄膜の界面に、Ｐｂ過剰強誘電体層を配置
し、該Ｐｂ過剰強誘電体層の組成モル比がＰｂ：Ｚｒ：
Ｔｉ：Ｏ＝（１＋ｙ）：（１−ｘ）：ｘ：（３−ｚ）
（０＜ｙ＜０．３，０．３＜ｘ＜０．７，−０．１＜ｚ
＜０．１）０．３＜ｙ＜０．５とすることにより、電極
界面における強誘電体中のＰｂが電極へ拡散あるいは電
極と反応する際に失われる量を、あらかじめ補償するこ
とにより達成される。
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３薄膜及び上部電極の積層構造よ
りなる強誘電体薄膜キャパシタにおいて、該下部電極と
該強誘電体薄膜の界面に、Ｐｂ過剰強誘電体層を配置
し、該Ｐｂ過剰強誘電体層の組成モル比がＰｂ：Ｚｒ：
Ｔｉ：Ｏ＝（１＋ｙ）：（１−ｘ）：ｘ：（３−ｚ）
（０＜ｙ＜０．３，０．３＜ｘ＜０．７，−０．１＜ｚ
＜０．１）０．３＜ｙ＜０．５とすることにより、電極
界面における強誘電体中のＰｂが電極へ拡散あるいは電
極と反応する際に失われる量を、あらかじめ補償するこ
とにより達成される。
【０００９】さらに、上記強誘電体薄膜キャパシタ製造
工程において、真空槽中で基板上に下部電極薄膜を形成
する下部電極形成工程の後、上記基板を大気にさらすこ
となく、強誘電体薄膜層を形成することにより達成され
る。
工程において、真空槽中で基板上に下部電極薄膜を形成
する下部電極形成工程の後、上記基板を大気にさらすこ
となく、強誘電体薄膜層を形成することにより達成され
る。
【００１０】さらに、上記強誘電体薄膜キャパシタ製造
工程において、下部電極形成工程と強誘電体薄膜形成工
程の間に、酸素雰囲気中で紫外光を照射することによ
り、下部電極表面の有機汚染物を除去することにより、
達成される。
工程において、下部電極形成工程と強誘電体薄膜形成工
程の間に、酸素雰囲気中で紫外光を照射することによ
り、下部電極表面の有機汚染物を除去することにより、
達成される。
【００１１】さらに、上記強誘電体薄膜キャパシタ製造
工程において、上記強誘電体薄膜を真空中で成膜する工
程を有し、上記成膜工程における基板温度を制御するこ
とにより、該強誘電体のＰｂ組成を制御することにより
Ｐｂ過剰強誘電体層を形成することにより達成される。
工程において、上記強誘電体薄膜を真空中で成膜する工
程を有し、上記成膜工程における基板温度を制御するこ
とにより、該強誘電体のＰｂ組成を制御することにより
Ｐｂ過剰強誘電体層を形成することにより達成される。
【００１２】さらに、上記強誘電体薄膜キャパシタ製造
工程において、上記強誘電体薄膜をスパッタリング法に
より製造する工程を有し、上記成膜工程におけるガス圧
力乃至、印加電力を制御することにより、該強誘電体の
Ｐｂ組成を制御することによりＰｂ過剰強誘電体層を形
成することことにより達成される。
工程において、上記強誘電体薄膜をスパッタリング法に
より製造する工程を有し、上記成膜工程におけるガス圧
力乃至、印加電力を制御することにより、該強誘電体の
Ｐｂ組成を制御することによりＰｂ過剰強誘電体層を形
成することことにより達成される。
【００１３】さらに、上記強誘電体薄膜キャパシタ製造
工程において、上記強誘電体薄膜をスパッタリング法に
より製造する工程を有し、上記成膜工程におけるターゲ
ットとして該強誘電体及び鉛酸化物のみの混合物焼結体
を用い、さらに上記ターゲットの平均結晶粒径が１００
ｎｍ以上とすることにより達成される。
工程において、上記強誘電体薄膜をスパッタリング法に
より製造する工程を有し、上記成膜工程におけるターゲ
ットとして該強誘電体及び鉛酸化物のみの混合物焼結体
を用い、さらに上記ターゲットの平均結晶粒径が１００
ｎｍ以上とすることにより達成される。
【００１４】さらに、上記強誘電体薄膜キャパシタ製造
工程において、上記強誘電体薄膜をマルチカソード型ス
パッタリング法により製造する工程を有し、上記成膜工
程における第１のターゲットとして該強誘電体の焼結体
を用い、さらに第２のターゲットとして鉛酸化物の焼結
体を用い、上記成膜工程における印加電力をターゲット
毎に独立に変化させることにより、該強誘電体のＰｂ組
成を制御し、Ｐｂ過剰強誘電体層を形成することにより
達成される。
工程において、上記強誘電体薄膜をマルチカソード型ス
パッタリング法により製造する工程を有し、上記成膜工
程における第１のターゲットとして該強誘電体の焼結体
を用い、さらに第２のターゲットとして鉛酸化物の焼結
体を用い、上記成膜工程における印加電力をターゲット
毎に独立に変化させることにより、該強誘電体のＰｂ組
成を制御し、Ｐｂ過剰強誘電体層を形成することにより
達成される。
【００１５】
【発明の実施の形態】以下本発明の実施の形態を図面を
用いて具体的に説明する。図１は本発明装置の一実施例
となる強誘電体メモリ素子の概要を示す断面図である。
Ｓｉ基板１上の下地ＬＳＩ層２、絶縁層３（３００ｎ
ｍ）、接着層５（２０ｎｍ）、下部電極６（２００ｎ
ｍ）、強誘電体Ｐｂ（１+ｙ）（Ｚｒ１−ｘ、Ｔｉｘ）
Ｏ３層７（２６０ｎｍ）、上部電極８（１０ｎｍ）の積
層構造よりなる強誘電体キャパシタを配置してある。キ
ャパシタ上には、層間絶縁層２８及び配線層９を積層
し、キャパシタ電極６、８と下地ＬＳＩ２中のトランジ
スタとの配線を行っている。さらに上部にはＳｉＯ２等
よりなる保護層２９を成膜し、封止樹脂３０でパッケー
ジングを行っている。このような形態に製造後に信頼性
を検査するための加速試験として、少なくとも８５℃以
上に加熱し、９０分以上保持し室温に降温した後に検査
を行う。本実施例はメモリ素子であるが、一枚のウエハ
中にメモリ素子チップ部分と検査のためのＴＥＧ（テス
ト用に設計したチップ）を混在してある。ＴＥＧ中の上
部電極８と下部電極６よりそれぞれ検査用の電極に配線
しておき、検査できるようにしてある。この電極間に電
圧を印加し、例えば従来技術１に記載された方法で残留
分極値Ｐｒを測定し、１Ｅ−６Ｃ／ｃｍ2以上あること
を確認する。
用いて具体的に説明する。図１は本発明装置の一実施例
となる強誘電体メモリ素子の概要を示す断面図である。
Ｓｉ基板１上の下地ＬＳＩ層２、絶縁層３（３００ｎ
ｍ）、接着層５（２０ｎｍ）、下部電極６（２００ｎ
ｍ）、強誘電体Ｐｂ（１+ｙ）（Ｚｒ１−ｘ、Ｔｉｘ）
Ｏ３層７（２６０ｎｍ）、上部電極８（１０ｎｍ）の積
層構造よりなる強誘電体キャパシタを配置してある。キ
ャパシタ上には、層間絶縁層２８及び配線層９を積層
し、キャパシタ電極６、８と下地ＬＳＩ２中のトランジ
スタとの配線を行っている。さらに上部にはＳｉＯ２等
よりなる保護層２９を成膜し、封止樹脂３０でパッケー
ジングを行っている。このような形態に製造後に信頼性
を検査するための加速試験として、少なくとも８５℃以
上に加熱し、９０分以上保持し室温に降温した後に検査
を行う。本実施例はメモリ素子であるが、一枚のウエハ
中にメモリ素子チップ部分と検査のためのＴＥＧ（テス
ト用に設計したチップ）を混在してある。ＴＥＧ中の上
部電極８と下部電極６よりそれぞれ検査用の電極に配線
しておき、検査できるようにしてある。この電極間に電
圧を印加し、例えば従来技術１に記載された方法で残留
分極値Ｐｒを測定し、１Ｅ−６Ｃ／ｃｍ2以上あること
を確認する。
【００１６】図２は、本発明の他の実施例となる強誘電
体メモリ素子中の強誘電体キャパシタ中の上部保護電極
の概要を示す断面図である。図１に示した上部電極８の
上に上部保護電極２２を成膜してある。上部電極８とし
てＰｔ電極を使用し、上部保護電極２２としてＩｒ０．
１Ｐｔ０．９合金を使用している。上部保護電極２２と
してはＩｒ及びＲｕ金属またはＩｒとＲｕの合金として
も良い。さらに上記合金にＰｔを含有していてもよく、
また上記電極の酸化物でも良い。これにより、上部保護
電極上２２の上に形成した層間絶縁層２８や保護層２９
から工程中に放出される水素等が吸収され、強誘電体層
の還元、分解、非晶質化等による劣化を防止する。さら
に、樹脂封止工程中に発生する分解ガスを吸収あるいは
遮断することにより、強誘電体の結晶構造劣化を防止
し、上記残留分極値Ｐｒの低下を防止する。
体メモリ素子中の強誘電体キャパシタ中の上部保護電極
の概要を示す断面図である。図１に示した上部電極８の
上に上部保護電極２２を成膜してある。上部電極８とし
てＰｔ電極を使用し、上部保護電極２２としてＩｒ０．
１Ｐｔ０．９合金を使用している。上部保護電極２２と
してはＩｒ及びＲｕ金属またはＩｒとＲｕの合金として
も良い。さらに上記合金にＰｔを含有していてもよく、
また上記電極の酸化物でも良い。これにより、上部保護
電極上２２の上に形成した層間絶縁層２８や保護層２９
から工程中に放出される水素等が吸収され、強誘電体層
の還元、分解、非晶質化等による劣化を防止する。さら
に、樹脂封止工程中に発生する分解ガスを吸収あるいは
遮断することにより、強誘電体の結晶構造劣化を防止
し、上記残留分極値Ｐｒの低下を防止する。
【００１７】図３は、本発明の他の実施例となる強誘電
体メモリ素子中の強誘電体キャパシタ及びバリア層の概
要の概要を示す断面図である。上部電極８または上部保
護電極２２の上部にＳｉＯ２、Ｓｉ３Ｎ４等よりなるバ
リア層２３を形成してある。これにより、上部電極上に
形成した保護層２９、層間絶縁層２８等を含み封止樹脂
３０内に存在する物質から発生する分解ガスを化学的に
吸収あるいは物理的に遮断することにより、強誘電体層
７の還元、分解、非晶質化等による結晶構造劣化を防止
し、残留分極値Ｐｒの低下を防止する。
体メモリ素子中の強誘電体キャパシタ及びバリア層の概
要の概要を示す断面図である。上部電極８または上部保
護電極２２の上部にＳｉＯ２、Ｓｉ３Ｎ４等よりなるバ
リア層２３を形成してある。これにより、上部電極上に
形成した保護層２９、層間絶縁層２８等を含み封止樹脂
３０内に存在する物質から発生する分解ガスを化学的に
吸収あるいは物理的に遮断することにより、強誘電体層
７の還元、分解、非晶質化等による結晶構造劣化を防止
し、残留分極値Ｐｒの低下を防止する。
【００１８】図４は、本発明の他の実施例となる強誘電
体メモリ素子中の強誘電体キャパシタ部分中の劣化防止
層の概要を示す断面図である。下部電極６と強誘電体層
７の界面に下部劣化防止層２０を、強誘電体層７と上部
電極８との界面に、上部劣化防止層２１を配置してあ
る。劣化防止層としてはＰｂ過剰強誘電体層（１０ｎ
ｍ）を使用している。５は、絶縁層（ＳｉＯ２）層３と
下部電極６の接着層である。ここでは、ｙ＝０．１、ｘ
＝０．５としたが、所望の分極特性等に応じ変化させる
ことができる。また疲労特性等を改善するために、複数
の微量成分を添加することもできる。また、本実施例で
は強誘電体層７と上部電極８の界面に上部劣化防止層２
１を設けたが、後行程のアニール温度等のプロセス条件
によっては、省略可能な場合もある。なお本実施例で
は、上部電極８及び下部電極６にＰｔを用いたが、Ｉｒ
またはＲｕ、あるいはこれらの金属の合金、さらにこれ
ら合金あるいは単一成分の酸化物薄膜を用いても良い。
体メモリ素子中の強誘電体キャパシタ部分中の劣化防止
層の概要を示す断面図である。下部電極６と強誘電体層
７の界面に下部劣化防止層２０を、強誘電体層７と上部
電極８との界面に、上部劣化防止層２１を配置してあ
る。劣化防止層としてはＰｂ過剰強誘電体層（１０ｎ
ｍ）を使用している。５は、絶縁層（ＳｉＯ２）層３と
下部電極６の接着層である。ここでは、ｙ＝０．１、ｘ
＝０．５としたが、所望の分極特性等に応じ変化させる
ことができる。また疲労特性等を改善するために、複数
の微量成分を添加することもできる。また、本実施例で
は強誘電体層７と上部電極８の界面に上部劣化防止層２
１を設けたが、後行程のアニール温度等のプロセス条件
によっては、省略可能な場合もある。なお本実施例で
は、上部電極８及び下部電極６にＰｔを用いたが、Ｉｒ
またはＲｕ、あるいはこれらの金属の合金、さらにこれ
ら合金あるいは単一成分の酸化物薄膜を用いても良い。
【００１９】図５には、本発明の強誘電体薄膜キャパシ
タを製造するための成膜装置の一例を示す。基板搬入室
１０より搬入した基板１は、基板交換室１４を経て、高
真空雰囲気の中で成膜室（１）１１、成膜室（２）１
２、成膜室（３）１３の間を、基板交換用アーム１７に
より搬送される。ここで成膜室（１）１１にはマルチカ
ソード型を、成膜室（２）１２及び（３）１３にはシン
グルカソード型の高周波マグネトロンスパッタ方式を使
用している。
タを製造するための成膜装置の一例を示す。基板搬入室
１０より搬入した基板１は、基板交換室１４を経て、高
真空雰囲気の中で成膜室（１）１１、成膜室（２）１
２、成膜室（３）１３の間を、基板交換用アーム１７に
より搬送される。ここで成膜室（１）１１にはマルチカ
ソード型を、成膜室（２）１２及び（３）１３にはシン
グルカソード型の高周波マグネトロンスパッタ方式を使
用している。
【００２０】本実施例では、成膜室（２）１２及び
（３）１３において、それぞれＴｉ層２及びＰｔ下部電
極６を成膜し、さらに成膜室（１）においてＰｂ過剰層
２０、２１及び強誘電体層７を成膜する。それぞれの成
膜室において成膜した後、膜表面を大気にさらすことな
く連続的に他の成膜室で薄膜を形成することにより、界
面汚染の少ない良質な成膜が達成される。
（３）１３において、それぞれＴｉ層２及びＰｔ下部電
極６を成膜し、さらに成膜室（１）においてＰｂ過剰層
２０、２１及び強誘電体層７を成膜する。それぞれの成
膜室において成膜した後、膜表面を大気にさらすことな
く連続的に他の成膜室で薄膜を形成することにより、界
面汚染の少ない良質な成膜が達成される。
【００２１】上記強誘電体層７の成膜工程において、第
１のターゲットとして強誘電体ＰＺＴの焼結体を用い、
さらに第２のターゲットとして鉛酸化物ＰｂＯの焼結体
を用い、印加電力をターゲット毎に独立に変化させるこ
とにより、成膜される強誘電体のＰｂ組成を制御するこ
とが可能であり、界面において下部、上部劣化防止層２
０、２１を形成できる。本実施例では、Ｐｂ過剰層の組
成をｙ＝０．４としている。
１のターゲットとして強誘電体ＰＺＴの焼結体を用い、
さらに第２のターゲットとして鉛酸化物ＰｂＯの焼結体
を用い、印加電力をターゲット毎に独立に変化させるこ
とにより、成膜される強誘電体のＰｂ組成を制御するこ
とが可能であり、界面において下部、上部劣化防止層２
０、２１を形成できる。本実施例では、Ｐｂ過剰層の組
成をｙ＝０．４としている。
【００２２】なお、本実施例では強誘電体層７及び下
部、上部劣化防止層２０、２１の成膜に、マルチカソー
ド型スパッタリング装置を用いたが、シングルカソード
型でも可能である。その場合には、ターゲットとして、
強誘電体ＰＺＴ及び鉛酸化物ＰｂＯのみの混合物焼結体
を用いればよい。
部、上部劣化防止層２０、２１の成膜に、マルチカソー
ド型スパッタリング装置を用いたが、シングルカソード
型でも可能である。その場合には、ターゲットとして、
強誘電体ＰＺＴ及び鉛酸化物ＰｂＯのみの混合物焼結体
を用いればよい。
【００２３】図６は、本実施例の成膜装置を用いて成膜
したＰＺＴ強誘電体層７のＰｂ組成とスパッタリング投
入電力の関係を示す図である。このように印加電力を制
御することにより、強誘電体層７のＰｂ組成を制御する
ことができる。同様に、基板温度またはガス圧力を制御
することにより、強誘電体層７のＰｂ組成を制御するこ
ともできる。これらの方法により、界面に上部劣化防止
層２１を形成することが可能である。
したＰＺＴ強誘電体層７のＰｂ組成とスパッタリング投
入電力の関係を示す図である。このように印加電力を制
御することにより、強誘電体層７のＰｂ組成を制御する
ことができる。同様に、基板温度またはガス圧力を制御
することにより、強誘電体層７のＰｂ組成を制御するこ
ともできる。これらの方法により、界面に上部劣化防止
層２１を形成することが可能である。
【００２４】図７は、本発明の一実施例となる強誘電体
薄膜キャパシタの断面における組成分布をＳＩＭＳによ
り測定した例である。実線は本発明の上部劣化防止層２
１を設けた場合の組成分布であり、破線は無い場合であ
る。強誘電体層７の成膜後の高温熱処理行程において、
Ｐｂが電極界面より電極へ拡散し、あるいは電極と反応
するためＰｂが失われるが、あらかじめ上部劣化防止層
２１を設けることにより、失われるＰｂを補償すること
ができる。
薄膜キャパシタの断面における組成分布をＳＩＭＳによ
り測定した例である。実線は本発明の上部劣化防止層２
１を設けた場合の組成分布であり、破線は無い場合であ
る。強誘電体層７の成膜後の高温熱処理行程において、
Ｐｂが電極界面より電極へ拡散し、あるいは電極と反応
するためＰｂが失われるが、あらかじめ上部劣化防止層
２１を設けることにより、失われるＰｂを補償すること
ができる。
【００２５】また、上記ターゲットとして、平均結晶粒
径が１００ｎｍ以上の多結晶ターゲットを用いることに
より、結晶配向性の良い強誘電体層７を得ることができ
る。
径が１００ｎｍ以上の多結晶ターゲットを用いることに
より、結晶配向性の良い強誘電体層７を得ることができ
る。
【００２６】図８は，本発明の一実施例となる強誘電体
薄膜キャパシタのＸ線回折図である。本実施例の成膜方
法により，（１１１）配向性の高い，分極特性の良好な
強誘電体薄膜キャパシタを製作可能であることを示して
いる。
薄膜キャパシタのＸ線回折図である。本実施例の成膜方
法により，（１１１）配向性の高い，分極特性の良好な
強誘電体薄膜キャパシタを製作可能であることを示して
いる。
【００２７】以上のように、本実施例では複数の成膜室
を連結し、各膜の表面を大気に晒すことなく、良質な強
誘電体薄膜キャパシタを製造可能である。なお、各膜の
成膜を別個の成膜装置で行う場合には、下部電極６形成
工程と強誘電体層７の形成工程の間に、酸素雰囲気中で
紫外光を照射することにより、下部電極６の表面に堆積
した有機汚染物を除去することにより、強誘電体層７の
特性を改善することが可能である。
を連結し、各膜の表面を大気に晒すことなく、良質な強
誘電体薄膜キャパシタを製造可能である。なお、各膜の
成膜を別個の成膜装置で行う場合には、下部電極６形成
工程と強誘電体層７の形成工程の間に、酸素雰囲気中で
紫外光を照射することにより、下部電極６の表面に堆積
した有機汚染物を除去することにより、強誘電体層７の
特性を改善することが可能である。
【００２８】
【発明の効果】本発明により工程中の劣化及びユーザ使
用時の劣化の少ない強誘電体キャパシタを実現し、超寿
命強誘電体メモリ素子を得ることができる。
用時の劣化の少ない強誘電体キャパシタを実現し、超寿
命強誘電体メモリ素子を得ることができる。
【図１】本発明の一実施例となる強誘電体メモリ素子中
の強誘電体キャパシタ部分の概要を示す断面図である。
の強誘電体キャパシタ部分の概要を示す断面図である。
【図２】本発明の他の実施例となる強誘電体メモリ素子
中の強誘電体キャパシタ中の上部保護電極の概要を示す
断面図である。
中の強誘電体キャパシタ中の上部保護電極の概要を示す
断面図である。
【図３】本発明の他の実施例となる強誘電体メモリ素子
中の強誘電体キャパシタ及びバリア層の概要の概要を示
す断面図である。
中の強誘電体キャパシタ及びバリア層の概要の概要を示
す断面図である。
【図４】本発明の他の実施例となる強誘電体メモリ素子
中の強誘電体キャパシタ部分中の劣化防止層の概要を示
す断面図である。
中の強誘電体キャパシタ部分中の劣化防止層の概要を示
す断面図である。
【図５】本発明の強誘電体メモリ素子中の強誘電体キャ
パシタを製造するための成膜装置の例を示すブロック図
である。
パシタを製造するための成膜装置の例を示すブロック図
である。
【図６】ＰＺＴ強誘電体のＰｂ組成とスパッタリング投
入電力の関係の一例を示す図である。
入電力の関係の一例を示す図である。
【図７】本発明の一実施例となる強誘電体メモリ素子中
の強誘電体キャパシタの断面組成分布の測定例を示す図
である。
の強誘電体キャパシタの断面組成分布の測定例を示す図
である。
【図８】本発明の一実施例となる強誘電体メモリ素子中
の強誘電体キャパシタのＸ線回折図である。
の強誘電体キャパシタのＸ線回折図である。
１…Ｓｉ基板， ２…下地ＬＳＩ，３
…絶縁層， ５…接着層，６…下部
電極， ７…強誘電体層，８…上部電
極， ９…配線層，１０…基板搬入
室， １１…成膜室（１），１２…成膜室
（２）， １３…成膜室（３），１４…基板
交換室， １５…ゲートバルブ，１６…平
板型カソード， １７…基板交換用アーム，２
０…下部劣化防止層， ２１…上部劣化防止
層，２２…上部保護電極， ２３…バリア
層，２８…層間絶縁膜， ２９…保護層，
３０…封止樹脂
…絶縁層， ５…接着層，６…下部
電極， ７…強誘電体層，８…上部電
極， ９…配線層，１０…基板搬入
室， １１…成膜室（１），１２…成膜室
（２）， １３…成膜室（３），１４…基板
交換室， １５…ゲートバルブ，１６…平
板型カソード， １７…基板交換用アーム，２
０…下部劣化防止層， ２１…上部劣化防止
層，２２…上部保護電極， ２３…バリア
層，２８…層間絶縁膜， ２９…保護層，
３０…封止樹脂
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 加藤 久幸
東京都小平市上水本町五丁目20番１号株
式会社日立製作所半導体事業部内
(72)発明者 吉住 圭一
東京都小平市上水本町五丁目20番１号株
式会社日立製作所半導体事業部内
(72)発明者 山崎 正日登
東京都小平市上水本町五丁目20番１号株
式会社日立製作所半導体事業部内
(56)参考文献 特開 平７−111318（ＪＰ，Ａ)
特開 平５−63205（ＪＰ，Ａ)
特開 平６−200366（ＪＰ，Ａ)
特開 平８−153707（ＪＰ，Ａ)
特開 平７−321046（ＪＰ，Ａ)
特開 平６−81138（ＪＰ，Ａ)
Ｋ．Ｈｉｒａｔａ，ｅｔ ａｌ，Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ３Ｔｈｉｎ−Ｆｉｌｍ
Ｐｒｅｐａｒａｔｉｏｎ ｂｙ Ｍｕ
ｌｔｉｔａｒｇｅｔ Ｍａｇｎｅｔｒｏ
ｎ Ｓｐｕｔｔｅｒｉｎｇ，Ｊｐｎ.
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，日本，1992
年 ９月30日，Ｖｏｌ．31 ｐａｒｔ
１，Ｎｏ．９Ｂ，ｐ．3021−3024
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
H01L 21/822
H01L 21/8242
H01L 27/04
H01L 27/108
Claims (3)
- 【請求項１】少なくとも下部電極、強誘電体薄膜及び上
部電極の積層構造よりなる強誘電体キャパシタ上に、少
なくとも配線層及び絶縁層を備えた強誘電体メモリ素子
であって、前記上部電極をＰｔ電極となし、該Ｐｔ電極
上部の全面を覆うようにＰｔ乃至Ｉｒ乃至Ｒｕを含有す
る金属または金属酸化物となした上部保護電極を配置し
たことを特徴とする強誘電体メモリ素子。 - 【請求項２】前記強誘電体薄膜が基本組成として少なく
ともＰｂ，Ｚｒ，Ｔｉ及びＯを含み、組成モル比がＰ
ｂ：Ｚｒ：Ｔｉ：Ｏ＝（１＋ｙ）：（１−ｘ）：ｘ：
（３−ｚ）（０<ｙ<０．３、０．３<ｘ<０．７、−０．
１<ｚ<０．１）と表されるペロブスカイト構造の強誘電
体であって、前記下部電極と前記強誘電体薄膜の界面近
傍に、該界面近傍以外の強誘電体薄膜の組成に比較して
高濃度のＰｂを含むＰｂ過剰強誘電体層を配置したこと
を特徴とする請求項１に記載の強誘電体メモリ素子。 - 【請求項３】基板の上方に少なくとも下部電極、強誘電
体薄膜及び上部電極を順次積層した積層構造よりなる強
誘電体キャパシタを形成するキャパシタ形成工程と、前
記上部電極の上部に上部保護電極を形成する工程を備
え、前記キャパシタ形成工程が非晶質薄膜成膜工程及び
酸素中熱処理による結晶化工程を有し、該結晶化工程の
後イオンエッチング法を用いて前記強誘電体薄膜の表面
層を少なくとも５ｎｍ削除し、該強誘電体薄膜を大気に
さらすことなく真空中に保持したまま前記上部電極の成
膜を行い、前記強誘電体薄膜と前記上部電極との界面変
性層を減ずるようになしたことを特徴とする強誘電体メ
モリ素子の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34498296A JP3385889B2 (ja) | 1996-12-25 | 1996-12-25 | 強誘電体メモリ素子及びその製造方法 |
| TW086119012A TW517347B (en) | 1996-12-25 | 1997-12-16 | Ferroelectric memory element and manufacture thereof |
| PCT/JP1997/004778 WO1998029908A1 (fr) | 1996-12-25 | 1997-12-24 | Memoire ferroelectrique et son procede de fabrication |
| US09/331,670 US6316798B1 (en) | 1996-12-25 | 1997-12-24 | Ferroelectric memory device and method for manufacturing the same |
| US09/984,609 US6906365B2 (en) | 1996-12-25 | 2001-10-30 | Ferroelectric memory device including an upper protection electrode |
| US09/984,465 US6623986B2 (en) | 1996-12-25 | 2001-10-30 | Method of manufacturing a ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34498296A JP3385889B2 (ja) | 1996-12-25 | 1996-12-25 | 強誘電体メモリ素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189885A JPH10189885A (ja) | 1998-07-21 |
| JP3385889B2 true JP3385889B2 (ja) | 2003-03-10 |
Family
ID=18373480
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| JP (1) | JP3385889B2 (ja) |
| TW (1) | TW517347B (ja) |
| WO (1) | WO1998029908A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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