KR100878866B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

하지막(51) 위에, Ir로 이루어진 하부 전극(52), PZT막의 초기층(53), 코어층(54), 종단층(55) 및 IrO2로 이루어진 상부 전극(56)을 형성한다. 초기층(53)은 저산소분압에서 5nm의 두께로 형성한다. 코어층(54)의 두께는 120nm로 한다. 종단층(55)은 과잉 Zr층으로 형성한다. 즉, 종단층(55)의 조성에 대해,「Zr/(Zr+Ti)」은 0.5보다도 크고, 종단층(55)에는 평형 조성보다도 Zr이 과잉으로 함유된다.
코어층, 초기층, 종단층, 강유전체막, 비평형층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREFOR}
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리에 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM 및 강유전체 메모리에 설치되는 커패시터의 제조에 관하여, 여러 재료 및 성막 방법이 제안되어 있다. 그리고, 현재 실제로 실용화되어 있는 성막 방법은 주로 졸겔(sol-gel)법 및 스퍼터링법이다. 그러나, 최근의 메모리의 집적도의 향상에 대하여, 이들 방법에서는 막 두께의 박막화 및 단차 피복성을 달성하기가 곤란하게 되어 있다. 그래서 최근에는 MOCVD(Metal Organic Chemical Vapor Deposition)법에 의한 성막 방법이 주목받기 시작하고 있다.
그러나, MOCVD법에 의해 PZT(Pb(Zr, Ti)O3)막을 형성했을 경우, 그 조성, 특히 A사이트의 원자 수와 B사이트의 원자 수의 비(이하, A/B비 라고 함)가 변동하기 쉽다. A/B비가 변동하면, 강유전체 커패시터의 전기적 특성(스위칭 전하량 Qsw 및 리크 전류)이 크게 변동하게 된다. 일반적으로는, 전기적 특성의 변동폭은 ±0.5% 이하로 억제하는 것이 바람직하다. 또한, PZT막을 구비한 종래의 강유전체 커패시 터에서는, A/B비가 높을수록 스위칭 전하량 Qsw가 높아짐과 함께 리크 전류가 커진다.
이 때문에, 종래의 강유전체 커패시터에서는 높은 스위칭 전하량 Qsw를 얻기 위해서 리크 전류가 허용되는 범위 내에 억제되는 범위 내에서 A/B비를 높게 설정한다고 해도, 실제로는 A/B비가 예상한 범위를 넘어서 변동하고, 이에 따라 리크 전류가 허용 범위를 넘어버리는 경우가 있다. 따라서, 현재의 상태에서는 리크 전류의 변동폭을 미리 크게 어림하면서 A/B비를 설정할 필요가 있기 때문에, 높은 스위칭 전하량 Qsw를 얻기가 곤란하게 되어 있다.
본 발명의 목적은 높은 스위칭 전하량을 얻으면, 리크 전류의 변동을 억제 할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 장치는, 반도체 기판과 상기 반도체 기판의 상방에 형성된 한 쌍의 전극과, 상기 한 쌍의 전극 사이에 끼워진 ABO3 형 구조로 이루어진 강유전체막을 갖는 반도체 장치를 대상으로 한다. 그리고 이 반도체 장치에서 상기 강유전체막은 그 일부에 B사이트에 배치되는 복수 종의 원자 중에서 가장 가수(價數)가 변화되기 어려운 원자를 상기 복수 종의 원자에 대한 평형 조성보다도 과잉으로 함유하는 비평형층을 갖는 것을 특징으로 한다.
또한 본원 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 상방에 한 쌍의 전극 및 상기 한 쌍의 전극의 사이에 끼워진 강유전체막을 구비한 강유전체 커패시터를 형성한다. 그리고 상기 강유전체막을 형성하는데 있어서, 그 일부에 B사이트에 배치되는 복수 종의 원자 중에서 가장 가수가 변화되기 어려운 원자를 상기 복수 종의 원자에 대한 평형 조성보다도 과잉으로 함유하는 비평형층을 형성한다.
이러한 본원 발명에 의하면, 종래보다도 A/B비를 높게 설정한 경우에도, A/B비의 변동에 따른 리크 전류의 변동이 억제되기 때문에, 리크 전류가 상정하고 있는 이상으로 높아지는 것이 억제된다.
도 1은 PZT막의 A/B비의 변동을 나타내는 그래프.
도 2는 A/B비와 스위칭 전하량 Qsw의 관계를 나타내는 그래프.
도 3은 A/B비와 리크 전류의 관계를 나타내는 그래프.
도 4는 MOCVD 성막 장치를 나타내는 모식도.
도 5는 시료의 제작 방법을 나타내는 단면도.
도 6은 종단층을 과잉 Zr층으로 한 경우의 인가 전압과 스위칭 전하량 Qsw의 관계를 나타내는 그래프.
도 7은 종단층을 과잉 Zr층으로 한 경우의 인가 전압과 리크 전류의 관계를 나타내는 그래프.
도 8은 X선 회절의 결과를 나타내는 그래프.
도 9는 초기층을 과잉 Zr층으로 한 경우의 인가 전압과 스위칭 전하량 Qsw의 관계를 나타내는 그래프.
도 1O은 초기층을 과잉 Zr층으로 한 경우의 인가 전압과 리크 전류의 관계를 나타내는 그래프.
도 11은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도.
도 12A 내지 12K는 본 발명의 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도.
(본 발명의 기본적 원리)
우선, 본 발명의 기본적 원리에 관하여 설명한다.
본원 발명자는 종래의 방법으로 형성한 강유전체 커패시터에서의 PZT막의 A/B비의 변동 및 이에 따른 스위칭 전하량 Qsw 및 리크 전류의 변동에 대해서 실험을 실시했다. 도 1은 동일한 장치를 이용해서 동일한 조건으로 형성한 PZT막의 A/B비의 변동을 나타내는 그래프이다. 도 2는 A/B비와 스위칭 전하량 Qsw(인가 전압: 1.8V)의 관계를 나타내는 그래프이다. 도 3은 A/B비와 리크 전류(인가 전압: 3V)의 관계를 나타내는 그래프이다.
도 1에 나타내는 바와 같이, 동일한 장치를 이용해서 동일한 조건에서 형성한 경우라도 PZT막의 A/B비의 변동은 컸다. 또한, A/B비의 변동에 따른 스위칭 전하량 Qsw 및 리크 전류의 변동도 도 2 및 도 3에 나타내는 바와 같이 컸다. 예를 들면 도 1에 나타낸 예에서는, A/B비의 최소값은 1.152 정도, 최대값은 1.184 정도였다. 그리고 이들 A/B비에서의 스위칭 전하량 Qsw의 최소값은 27(μC/㎠) 정도, 최대값은 33(μC/㎠) 정도였다. 따라서, 스위칭 전하량 Qsw의 변동폭은 30(μC/㎠)을 기준으로 하면 ±l0% 정도였다. 또한 이들 A/B비에서의 리크 전류의 변동폭은 도 3에 나타낸 바와 같이, 3자리 이상으로 되었다.
그러나, 현재의 MOCVD 장치로는 이러한 조성의 변동을 억제할 수 없다. 이에 대하여, 조성이 변동한다고 해도 전기적 특성이 변동하기 어려운 구조가 있으면, 높은 스위칭 전하량을 얻으면서 리크 전류의 변동을 억제할 수 있어서 종래의 문제점이 해소된다.
이러한 관점에 기초하여 본원 발명자가 예의 검토를 거듭한 바, 예를 들면 PZT막에서는 B사이트에 배치되는 원자인 Zr 및 Ti 중에서 가장 가수가 변화되기 어려운 원자인 Zr의 양이 Ti의 양보다도 많은 층(이하, 과잉 Zr층으로 칭함)을 포함시킴으로써, PZT막의 유전율에 큰 변화가 발생하기 어려워져 이 층이 리크 전류에 대하여 배리어층으로서 기능한다는 것이 밝혀졌다. 따라서, 이러한 구조를 채용함으로써 스위칭 전하량 Qsw를 높게 해도 리크 전류의 증가를 억제할 수 있다.
다만, 과잉 Zr층이 PZT막의 중앙부에 위치하면, 충분한 스위칭 전하량 Qsw이 얻어지지 않는 경우가 있다. 또한, 과잉 Zr층이 PZT막의 하부에 위치하면 PZT막의 배향이 저하하는 경우가 있다. 한편, 과잉 Zr층이 PZT막의 상부에 위치하는 경우에는 문제점이 발생할 우려는 낮다. 따라서 과잉 Zr층은 PZT막의 상부에 위치하는 것이 바람직하다.
다음에, 본원 발명자가 과잉 Zr층이 존재하는 것의 효과를 검증하기 위해서 실행한 실험에 관하여 설명한다. 도 4는 이 실험에서 이용한 MOCVD 성막 장치를 나타내는 모식도이다.
이 MOCVD 성막 장치에는, 성막실(챔버)(31), 이 성막실(31)의 상부에 배치된 샤워 헤드(32), 성막실(31)에 원료 가스를 공급하는 기화기(33), 원료 가스와 반응하는 반응 가스(O2)의 유량(유속)을 조절하는 질량 유량 조절 밸브(mass flow control valve)(34), 반응 가스를 가열하는 열교환기(35), 원료 가스와 반응 가스를 혼합하는 가스 혼합기 (36), 진공 펌프(38) 및 제해(除害) 장치(39)가 설치되어 있다. 진공 펌프(38)까지의 배관은 적절하게 배관 가열 부재(10)에 의해 가열된다.
기화기(33)에는, Pb의 공급용 배관(41), Zr의 공급용 배관(42), Ti의 공급용 배관(43) 및 THF(tetrahydrofuran)의 공급용 배관(44)이 연결되어 있다. 배관(41, 42 및 43)에는 각각 Pb, Zr 및 Ti를 함유하는 유기 금속을 수납한 용기(45, 46 및 47)가 연결되어 있다. 배관(44)에는 THF의 용액을 수납한 용기(48)가 연결되어 있다. 이들의 유량 조정은 액체의 질량 유량 조절기(49) 및 밸브(50)를 이용해서 행해진다. 그리고, 기화기(33) 내에서는 공급된 각 액체 원료가 용매와 함께 기화되어 원료 가스로 되어 온도 관리된 배관을 통해서 가스 혼합기(36)에 공급된다. 또한, 기화기(33)의 출구에는 질소 퍼지용의 라인이 접속되어 있어, 성막시와 비성막시에서 성막실(31)에 유입하는 가스의 유량을 일정하게 하는 것이 가능해진다.
한편, 반응 가스(O2)는 질량 유량 조절기(34)를 통해서 일정한 유량으로 가스 혼합기(36)에 공급된다. 이때, 반응 가스의 온도는 열교환기(35)에 의해 원료 의 기화 온도까지 상승된다.
그리고 가스 혼합기(36) 중에서 원료 가스와 반응 가스가 혼합되어 혼합 가스가 샤워 헤드(32)로 흐른다.
성막실(31)에서는, 웨이퍼로의 성막시에는, 예를 들면 웨이퍼의 온도를 500 내지 650℃로 유지해 둔다. 이러한 상태에서, 샤워 헤드(32)로부터 혼합 가스가 스테이지(도시 생략)를 향해서, 즉 이 스테이지 위에 탑재된 웨이퍼를 향해서 공급되면, 혼합 가스 중의 유기 금속 가스가 웨이퍼 표면에서 웨이퍼의 열에너지에 의해 분해되어 박막(예를 들면, PZT 박막)이 형성된다. 성막에 사용되지 않은 성막 가스는 진공 펌프(38)에 의해 흡인되어 배기 포트를 통해서 제해 장치(39)에 의한 분해가 행해진다. 그리고, 무해화되어서 대기중에 배기된다.
그리고, 이 실험에서는, 도 5에 나타낸 바와 같이 하지막(51) 위에, Ir로 이루어진 하부 전극(52), 강유전체막(PZT막)의 초기층(53), 코어층(54) 및 종단층(55), 및 IrO2로 이루어진 상부 전극(56)을 형성했다.
PZT막의 초기층(53), 코어층(54) 및 종단층(55)의 형성에 대해서는, 도 4에 나타내는 MOCVD 장치를 이용했다. 그리고, Pb를 함유하는 유기 금속으로서 Pb(DPM) 2(디피발로메타네이트-납)을 이용하고, Zr를 함유하는 유기 금속으로서 Zr(DMHD) 2(디메틸헥산디오네이트지르코늄)을 이용하고, Ti를 함유하는 유기 금속으로서, Ti (O-iPr)2(DPM)2(디피발로일메타네이트이소프로폭시티타늄)을 이용했다. 또한, 용매로서 THF를 이용했다. 또한, 웨이퍼로서는 지름이 6인치인 실리콘 웨이 퍼를 사용하고, 웨이퍼의 온도는 620℃로 설정했다.
초기층(53)은 저산소분압에서 5nm의 두께로 형성했다. 코어층(54)의 두께는 120nm로 했다. 종단층(55)은 과잉 Zr층으로서 형성했다. 이들의 일련의 성막은 각 원료의 유량을 제어하면서 연속하여 행해졌다.
이와 같이, 이 실험에서는, 각 원료의 유량을 독립하여 제어함으로써 PZT막의 조성을 제어했다. 다만, 처음부터 조성의 조정을 끝낸 원료를 이용하는 것도 가능하다. 그러나, 이 실험에서는 PZT막을 3층 구조로 하기 때문에, 이러한 원료를 이용할 경우에는, 3종의 조성 조정된 원료가 필요하게 된다. 또한, 이러한 원료를 이용했을 경우에는, MOCVD 장치의 성능에 의존한 조성의 변동을 조정할 수도 없다. 이 때문에, 이 실험에서는 Pb, Zr 및 Pb의 원료로서 각각 독립한 것을 이용했다.
이렇게 하여 6종의 시료를 제작하고, 이들의 스위칭 전하량 Qsw 및 리크 전류를 측정했다. 하기 표 1에, 각 시료에서의 종단층(55)의 조성 및 막 두께를 나타낸다. 또, 표 1 중의「Pb/(Zr+Ti)」은 Zr 원자 및 Ti 원자의 총수에 대한 Pb원자의 총수의 비율을 나타내고, 「Zr/(Zr+Ti)」은 Zr 원자 및 Ti 원자의 총수에 대한 Zr원자의 총수의 비율을 나타낸다. 따라서, 「Pb/(Zr+Ti)」이 1보다 큰 것은 평형 조성보다도 Pb이 과잉으로 함유되어 있는 것을 나타내고, 「Zr/(Zr+Ti)」이 0.5보다도 큰 것은 평형 조성보다도 Zr이 과잉으로 함유되어 있는 것을 나타내고 있다.
시료번호 Pb/(Zr+Ti) Zr/(Zr+Ti) 막두께(nm)
NO. 1 - - -
NO. 2 1.15 0.55 5
NO. 3 1.15 0.60 5
NO. 4 1.15 0.65 5
NO. 5 1.15 0.60 2
NO. 6 1.15 0.60 10
시료 번호 1에서는 종단층(55)을 형성하지 않았다. 즉, 시료번호 1은 종래의 PZT막과 동일한 구조를 구비하고 있었다. 시료번호 2, 3 및 4에 대해서는 종단층(55)의「Zr/(Zr+Ti)」을 변화시켰다. 또한, 시료번호 5 및 6에 대해서는 시료번호 3에 대하여 종단층(55)의 두께를 변화시켰다. 또한, 초기층(53) 및 코어층(54)의 조성에 대해서는 모두「Pb/(Zr+Ti)」을 1.18로 하고, 「Zr/(Zr+Ti)」을 0.45로 했다.
스위칭 전하량 Qsw 및 리크 전류의 측정 결과를, 각각 도 6 및 도 7에 나타낸다.
시료번호 1에서는, 도 6에 나타내는 바와 같이 양호한 스위칭 전하량 Qsw를 얻을 수 있었지만 종단층(55)이 형성되어 있지 않기 때문에, 도 7에 나타낸 바와 같이 리크 전류가 매우 높아졌다.
이에 대하여, 시료번호 2 내지 6에서는, 도 6 및 7에 나타내는 바와 같이 종단층(55)의 두께가 얇은 시료번호 5를 제외하고는 높은 스위칭 전하량 Qsw를 확보하면서 리크 전류를 저감할 수 있었다. 또한 시료번호 2 내지 4의 결과에서 알 수 있는 바와 같이,「Zr/(Zr+Ti)」의 수치가 0.5 이상이면, 이 수치가 다르다 해도 동일한 결과를 얻을 수 있었다.
본원 발명자는 초기층(53)을 과잉 Zr층으로 한 경우의 전기적 특성에 관한 실험도 실시했다. 이 실험에서는, 초기층(53)에 대해서는「Pb/(Zr+Ti)」을 1.15, 「Zr/(Zr+Ti)」을 0.55, 두께를 5nm로 했다. 코어층(54)에 대해서는 「Pb/(Zr+Ti)」을 1.17, 「Zr/(Zr+Ti)」을 0.45, 두께를 120nm로 했다. 다만, 종단층(55)은 형성하지 않았다. 그리고 전술의 실험과 같이, 스위칭 전하량 Qsw 및 리크 전류의 측정을 실시했다. 또한, X선 회절법(XRD)에 의해 PZT막(초기층(53) 및 코어층(54))의 배향을 확인했다. 이들의 결과를 도 8 내지 10에 나타낸다. 또, 도 8중의 실선(과잉 Ti)은 비교를 위해 제작한 과잉 Zr의 초기층(53)을 구비하지 않은 시료(종래의 강유전체 커패시터에 해당하는 시료)의 배향을 나타내고 있고, 파선(과잉 Zr)이 과잉 Zr의 초기층(53)을 구비한 시료의 배향을 나타내고 있다.
도 8에 나타낸 바와 같이 초기층(53)이 형성되어 있는 경우일지라도, 초기층(53)이 형성되어 있지 않은 경우와 같은 정도로 PZT막은 (111)로 배향되어 있다. 즉, 초기층(53)을 과잉 Zr층으로 해도 배향성은 저하되지 않았다.
또한 도 9 및 10에 나타낸 바와 같이 종단층(55)을 과잉 Zr층으로 했을 때의 결과(도 6 및 도 7)와 비교해도 손색이 없는 결과를 얻을 수 있었다.
다음에, 본 발명의 실시예에 대해서 첨부된 도면을 참조해서 구체적으로 설명한다.
도 l1은 본 발명의 실시예에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는, 일 방향으로 연장되는 복수 개의 비트선(103), 및 비트선(103)이 연장되는 방향에 대하여 수직한 방향으로 연장되는 복수 개의 워드 선(104) 및 플레이트선(105)이 설치되어 있다. 또한, 이들 비트선(103), 워드 선(l04) 및 플레이트선(105)이 구성하는 격자와 정합하도록 하여, 본 실시예에 따른 강유전체 메모리의 복수 개의 메모리 셀이 어레이 형상으로 배치되어 있다. 각 메모리 셀에는 강유전체 커패시터(101) 및 M0S 트랜지스터(102)가 설치되어 있다.
MOS 트랜지스터(102)의 게이트는 워드선(104)에 접속되어 있다. 또한 MOS트랜지스터(102)의 한쪽의 소스·드레인은 비트선(103)에 접속되고, 다른쪽의 소스·드레인은 강유전체 커패시터(101)의 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 커패시터(101)의 다른쪽의 전극이 플레이트선(105)에 접속되어 있다. 또, 각워드선(104) 및 플레이트선(105)은 그들이 연장되는 방향과 동일한 방향으로 나란히 여러 개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 마찬가지로, 각 비트선(103)은 그것이 연장되는 방향과 동일한 방향으로 나란히 여러 개의 MOS 트랜지스터(102)에 의해 공유되어 있다. 워드선(104) 및 플레이트선(105)이 연장되는 방향, 비트선(103)이 연장되는 방향은 각각 행 방향, 열 방향이라고 불리는 경우가 있다. 다만, 비트선(103), 워드선(104) 및 플레이트선(105)의 배치는 상기한 것에 한정되지 않는다.
이렇게 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(101)에 설치된 강유전체막의 분극 상태에 따라 데이타가 기억된다.
다음에, 본 발명의 실시예에 따른 강유전체 메모리(반도체 장치)의 제조 방법에 관하여 설명한다. 다만, 여기에서는 편의상 각 메모리 셀의 단면 구조에 대해서는 그 제조 방법과 함께 설명한다. 도 12A 내지 12K는 본 발명의 실시예에 따른 강유전체 메모리의 제조 방법을 공정 순으로 나타내는 단면도이다.
본 실시예에서는, 우선 도 12A에 나타내는 바와 같이 Si 기판 등의 반도체 기판(1)의 표면에 소자 활성 영역을 구획하는 소자 분리 절연막(2)을, 예를 들면 로코스(LOCOS: Local 0xidation of Silicon)법에 의해 형성한다. 다음에, 소자 분리 절연막(2)에 의해 구획된 소자 활성 영역 내에 게이트 절연막(3), 게이트 전극(4), 실리사이드층(5), 사이드월(6), 및 저농도 확산층(21) 및 고농도 확산층(22)으로 이루어진 소스·드레인 확산층을 구비한 트랜지스터(MOSFET)를 형성한다. 이어서, 전체 면에 실리콘 산질화막(7)을 MOSFET를 덮도록 해서 형성하고, 또한 전체 면에 실리콘 산화막(8)을 형성한다. 실리콘 산질화막(7)은 실리콘 산화막(8)을 형성할 때의 게이트 절연막(3) 등의 수소 열화를 방지하기 위해서 형성되어 있다.
그 후, 실리콘 산화막(8) 상에 하부 전극막(9) 및 강유전체막(10)을 순차적으로 형성한다. 하부 전극막(9)은, 예를 들면 Ti막 및 그 위에 형성된 Pt막으로 구성된다. 또한, 강유전체막(10)은 도 6 및 7에 나타낸 시료번호 2, 3, 4 또는 6과 동일한 방법으로 형성한다. 계속해서, 강유전체막(10)의 결정화 어닐을 행한다. 다음에, 강유전체막(10) 상에 상부 전극막을 형성하고 이것을 패터닝함으로써 상부 전극(11)을 형성한다. 상부 전극은, 예를 들면 IrOx 막으로 이루어진다. 이어서, 에칭을 이용한 패터닝에 의한 손상을 회복시키기 위한 산소 어닐을 행한다.
그 후, 도 12B에 나타내는 바와 같이 강유전체막(10)을 패터닝함으로써, 용량 절연막을 형성한다. 계속해서, 박리 방지용의 산소 어닐을 실시한다.
다음에, 도 12C에 나타낸 바와 같이, 보호막으로서 Al2O3막(12)을 스퍼터링법으로 전체 면에 형성한다. 이어서, 스퍼터링에 의한 손상을 완화하기 위해서, 산소 어닐을 행한다. 보호막(Al2O3막(12))에 의해, 외부로부터 수소의 강유전체 커패시터로의 침입이 방지된다.
그 후, 도 12D에 나타낸 바와 같이, Al2O3막(12) 및 하부 전극막(9)을 패터닝함으로써, 하부 전극을 형성한다. 계속해서, 박리 방지용의 산소 어닐을 행한다.
다음에 도 12E에 나타낸 바와 같이, 보호막으로서 Al2O3막(13)을 스퍼터링법으로 전체 면에 형성한다. 이어서, 커패시터 리크를 저감시키기 위해서 산소 어닐을 행한다.
그 후, 도 12F에 나타낸 바와 같이, 층간 절연막(14)을, 예를 들면 고밀도 플라즈마법에 의해 전체 면에 형성한다. 층간 절연막(14)의 두께는, 예를 들면 1.5㎛ 정도로 한다.
계속해서, 도 12G에 나타낸 바와 같이, CMP(화학기계적 연마)법에 의해 층간 절연막(14)의 평탄화를 행한다. 다음에, N2O 가스를 이용한 플라스마 처리를 행한다. 이 결과, 층간 절연막(14)의 표층부가 약간 질화되어, 그 내부에 수분이 침입하기 어려워진다. 또, 이 플라스마 처리는 N 또는 O의 적어도 한쪽이 포함된 가스를 이용하고 있으면 유효적이다. 이어서, 트랜지스터의 고농도 확산층(22)까지 도달하는 구멍을 층간 절연막(14), Al2O3막(13), 실리콘 산화막(8) 및 실리콘 산질화막(7)에 형성한다. 그 후, 스퍼터링법에 의해 Ti막 및 TiN막을 연속해서 구멍 내에 형성함으로써, 배리어 금속막(도시 생략)을 형성한다. 계속해서, 구멍 내에 CVD(화학기상성장)법으로 W막을 매립시키고, CMP법에 의해 W막의 평탄화을 함으로써 W 플러그(15)를 더 형성한다.
다음에, 도 12H에 나타낸 바와 같이, W 플러그(15)의 산화 방지막으로서 SiON막(16)을, 예를 들면 플라즈마 증속 CVD법에 의해 형성한다.
이어서, 도 12I에 나타낸 바와 같이, 상부 전극(11)까지 도달하는 구멍 및 하부 전극(하부 전극막(9))까지 도달하는 구멍을, SiON막(16), 층간 절연막(14), Al2O3막(13) 및 Al2O3막(12)에 형성한다. 그 후, 손상을 회복시키기 위해서 산소 어닐을 행한다.
계속해서, 도 12J에 나타낸 바와 같이, SiON막(16)을 에칭에 의해 전체 면에 걸쳐 제거함으로써 W 플러그(15)의 표면을 노출시킨다. 다음에, 도 12K에 나타낸 바와 같이, 상부 전극(11)의 표면의 일부, 하부 전극(하부 전극막(9))의 표면의 일부, 및 W 플러그(15)의 표면이 노출된 상태에서 Al막을 형성하고, 이 Al막을 패터닝함으로써, Al 배선(17)을 형성한다. 이 때, 예를 들면 W 플러그(15)와 상부 전극(11) 또는 하부 전극을 Al 배선(17)으로 서로 접속한다.
그 후, 층간 절연막의 형성, 콘택트 플러그의 형성 및 밑에서부터 제 2층째 이후의 배선의 형성 등을 더 행한다. 그리고, 예를 들면 TEOS 산화막 및 SiN막으로 이루어진 커버막을 형성해서 강유전체 커패시터를 갖는 강유전체 메모리를 완성되게 한다.
이와 같이, 본 실시예에서는 유전체막(10)을 도 6 및 7 에 나타낸 시료번호 2, 3, 4 또는 6과 동일한 방법으로 형성하고 있으므로, 그 종단층이 과잉 Zr층으로 되어 있다. 따라서, 리크 전류의 변동이 억제된다. 이 때문에, PZT막의 A/B비를 미리 낮게 설정하지 않더라도, 리크 전류가 허용치를 넘는 것을 억제할 수 있다. 즉, A/B비를 높게 함으로써 용이하게 높은 스위칭 전하량 Qsw를 확보할 수 있다.
또한, 상기한 실시예에서는 플래너형의 강유전체 커패시터를 제작하고 있지만, 본 발명을 스택형의 강유전체 커패시터에 적용해도 좋다. 이 경우, MOSFET 등의 트랜지스터에 접속된 W 플러그 등의 콘택트 플러그의 일부는, 예를 들면 강유전체 커패시터의 하부 전극에 접속된다.
또한 강유전체막의 재료는 PZT에 한정되는 것은 아니고, 예를 들면 PZT에, Ca, Sr, La, Nb, Ta, Ir 및/또는 W를 도핑한 것을 이용할 수도 있다. 또한 PZT계의 막 이외에, SBT계의 막이나 Bi층상계의 막을 형성한 경우에도, 본 발명의 효과를 얻을 수 있다. 다만, 강유전체막의 결정 구조는 ABO3형일 필요가 있고, 또한 B사이트에 배치되는 복수 종의 원자 중에서 가장 가수가 변화되기 어려운 원자를 상기 복수 종의 원자에 대한 평형 조성보다도 과잉으로 함유하는 비평형층(예를 들면, 과잉 Zr층)을 강유전체막 내에 설치할 필요가 있다. 이것은, 가수가 변화되기 쉬운 원자는 그 원자에 결합하고 있는 산소가 결락(缺落)해도 안정하게 존재할 수 있기 때문에, 가수가 변화되기 쉬운 원자가 많을수록, 강유전체막 중에 전자가 유리(遊離)하기 쉬워서 리크 전류가 커지기 쉽기 때문이다. 즉, 가장 가수가 변화되기 어려운 원자를 과잉으로 함유하는 비평형층을 설치함으로써 이러한 리크 전류의 증대를 억제할 수 있다. 예를 들면 PZT의 경우, Zr과 Ti를 비교하면, Zr의 가수는 4로부터 변화되기 어렵지만, Ti의 가수는 4로부터 2로 변화되기 쉽다. 이 때문에, 상기한 실시예에서는 과잉 Zr층을 설치하고 있는 것이다.
또한 강유전체막의 배향을 고려하면, 비평형층은 종단층으로서 형성하는 것이 바람직하지만 이에 한정되지 않고, 예를 들면 초기층으로서 형성해도 좋다. 다만, 비평형층의 위치에 관계 없이, 그 두께는 20nm 이하인 것이 바람직하다. 이것은, 비평형층의 두께가 20nm를 넘으면 강유전체 커패시터의 스위칭 전하량 Qsw가 불충분하게 될 우려가 있기 때문이다. 또한, 상기한 실험 결과에서 알 수 있는 바와 같이, 비평형층의 두께는 2nm 이상인 것이 바람직하다.
또한, 비평형층에서의 A/B비는 강유전체막 내의 다른 부분에서의 A/B비보다도 작은 것이 바람직하다. 이것은 강유전체 내의 다른 부분이 더 크게 스위칭 전하량 Qsw에 기여하기 때문이다.
또한, 강유전체 메모리의 셀 구조는 1T1C형에 한정되는 것은 아니고, 2T2C형일 수도 있다.
이상에서 상세하게 설명한 바와 같이, 본 발명에 의하면, 비평형층의 존재에 의해 강유전체막의 A/B비가 변동한다고 해도 리크 전류의 변동을 억제할 수 있다. 이 때문에, 강유전체막의 A/B비를 미리 낮게 설정하지 않더라도, 리크 전류가 허용치를 초과하는 것을 억제할 수 있다. 즉, A/B비를 높게 함으로써 용이하게 높은 스위칭 전하량 Qsw를 확보할 수 있다.

Claims (19)

  1. 반도체 기판과,
    상기 반도체 기판의 위쪽에 형성된 한 쌍의 전극과,
    상기 한 쌍의 전극 사이에 끼워진, ABO3형 구조로 이루어진 강유전체막을 가지며,
    상기 강유전체막은, 그 일부에 B사이트에 배치되는 복수 종의 원자 중에서 가장 가수가 변화되기 어려운 원자를 상기 복수 종의 원자에 대한 평형 조성보다도 과잉으로 함유하는 비평형층을 갖고,
    상기 강유전체막의 A사이트에 배치되는 원자는 Pb을 포함하며, B사이트에 배치되는 원자는 Zr 및 Ti을 포함하고,
    상기 비평형층은 Zr을 Zr 및 Ti에 대한 평형 조성보다도 과잉으로 함유하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 비평형층의 두께는 2㎚ 이상 20㎚ 이하인 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 한 쌍의 전극 중에서 아래쪽에 위치하는 것의 위에 초기 강유전체층을 가지며,
    상기 초기 강유전체층은 Ti을 Zr 및 Ti에 대한 평형 조성보다도 과잉으로 함유하는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 반도체 기판의 위쪽에, 한 쌍의 전극 및 상기 한 쌍의 전극 사이에 끼워진 강유전체막을 구비한 강유전체 커패시터를 형성하는 공정을 가지며,
    상기 강유전체막을 형성함에 있어, 그 일부에 B사이트에 배치되는 복수 종의 원자 중에서 가장 가수가 변화되기 어려운 원자를 상기 복수 종의 원자에 대한 평형 조성보다도 과잉으로 함유하는 비평형층을 형성하고,
    상기 강유전체막으로서, A사이트에 배치되는 원자는 Pb을 포함하며, B사이트에 배치되는 원자는 Zr 및 Ti을 포함하는 막을 형성하고,
    상기 비평형층으로서, Zr을 Zr 및 Ti에 대한 조성보다도 과잉으로 함유하는 층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 비평형층의 두께는 2㎚ 이상 20㎚ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 8 항에 있어서,
    상기 강유전체 커패시터를 형성함에 있어, 상기 강유전체막을 상기 한 쌍의 전극 중에서 아래쪽에 위치하는 것의 위에 형성하고,
    상기 강유전체막을 형성하는 공정은,
    상기 한 쌍의 전극 중에서 아래쪽에 위치하는 것의 위에, 초기 강유전체층을 형성하는 공정과,
    상기 초기 강유전체층 위에 상기 초기 강유전체층을 형성할 때보다도 높은 산소 분압화로 코어 강유전체층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 초기 강유전체층의 조성과 상기 코어 강유전체층의 조성을 실질적으로 동일하게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제 8 항에 있어서,
    상기 비평형층을 포함하는 강유전체막을, 원료 가스의 공급을 계속하면서 일련의 공정으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 삭제
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* Cited by examiner, † Cited by third party
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JPH10189885A (ja) 1996-12-25 1998-07-21 Hitachi Ltd 強誘電体メモリ素子及びその製造方法
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