JPWO2004093193A1 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JPWO2004093193A1 JPWO2004093193A1 JP2004570870A JP2004570870A JPWO2004093193A1 JP WO2004093193 A1 JPWO2004093193 A1 JP WO2004093193A1 JP 2004570870 A JP2004570870 A JP 2004570870A JP 2004570870 A JP2004570870 A JP 2004570870A JP WO2004093193 A1 JPWO2004093193 A1 JP WO2004093193A1
- Authority
- JP
- Japan
- Prior art keywords
- film
- ferroelectric
- forming
- upper electrode
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 100
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 239000003990 capacitor Substances 0.000 claims abstract description 129
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 74
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 54
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 39
- 238000004140 cleaning Methods 0.000 claims abstract description 18
- 239000002994 raw material Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 65
- 238000000059 patterning Methods 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 8
- 229910000510 noble metal Inorganic materials 0.000 claims description 7
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 229910052703 rhodium Inorganic materials 0.000 claims description 5
- 229910052707 ruthenium Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims 4
- 229910052799 carbon Inorganic materials 0.000 abstract description 15
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 abstract description 11
- 239000000203 mixture Substances 0.000 abstract description 3
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 abstract 1
- 239000010408 film Substances 0.000 description 671
- 235000012431 wafers Nutrition 0.000 description 49
- 230000015572 biosynthetic process Effects 0.000 description 35
- 239000007789 gas Substances 0.000 description 31
- 239000010410 layer Substances 0.000 description 29
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 238000004544 sputter deposition Methods 0.000 description 26
- 230000004888 barrier function Effects 0.000 description 24
- 239000003292 glue Substances 0.000 description 20
- 229910004298 SiO 2 Inorganic materials 0.000 description 18
- 239000000463 material Substances 0.000 description 18
- 229910052760 oxygen Inorganic materials 0.000 description 18
- 238000007689 inspection Methods 0.000 description 17
- 230000000052 comparative effect Effects 0.000 description 16
- 238000004380 ashing Methods 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 14
- 239000001301 oxygen Substances 0.000 description 14
- 238000000137 annealing Methods 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 238000004458 analytical method Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 10
- 230000010287 polarization Effects 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- 230000009191 jumping Effects 0.000 description 9
- 239000003963 antioxidant agent Substances 0.000 description 8
- 230000003078 antioxidant effect Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 230000002269 spontaneous effect Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 229910004121 SrRuO Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 229910052736 halogen Inorganic materials 0.000 description 4
- 150000002367 halogens Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 229910052726 zirconium Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 150000001721 carbon Chemical class 0.000 description 2
- 229910002091 carbon monoxide Inorganic materials 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013039 cover film Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 231100000957 no side effect Toxicity 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 238000004611 spectroscopical analysis Methods 0.000 description 2
- 238000003795 desorption Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
キャパシタ誘電体膜の原料膜としてＰＬＺＴ膜（３０）を形成した後、ＰＬＺＴ膜（３０）上に上部電極膜３１を形成する。上部電極膜（３１）は互いに組成の異なる２層のＩｒＯｘ膜から構成する。続いて、半導体基板（１１）の背面の洗浄を行う。そして、上部電極膜（３１）上にＩｒ密着膜（３２）を形成する。このとき基板温度を４００℃以上とする。次に、ハードマスクとしてＴｉＮ膜及びＴＥＯＳ膜を順次形成する。このような方法では、Ｉｒ密着膜（３２）を形成するに当たって半導体基板（１１）の温度を４００℃以上に保持している間に、背面の洗浄後に上部電極膜（３１）上に残留していた炭素がチャンバ内に放出される。このため、その後に形成されるＴｉＮ膜とＩｒ密着膜（３２）との間の密着性が高くなり、ＴｉＮ膜の剥がれが生じにくくなる。
Description
本発明は、一括エッチングを用いた強誘電体キャパシタの製造に好適な半導体装置の製造方法に関する。
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、１対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。
強誘電体メモリにおいても、他の半導体デバイスと同様に、セル面積の低減が必要とされている。強誘電体メモリの構造は、主としてプレーナ構造とスタック構造とに分類され、スタック構造の方がプレーナ構造よりもセル面積が小さくなる。スタック構造とは、セル毎に設けられた電界効果トランジスタのドレイン上に形成されたプラグの直上にキャパシタが形成された構造である。即ち、Ｗプラグの直上にバリアメタル膜、下部電極、強誘電体膜及び上部電極が順次堆積されている。
バリアメタル膜は、上層からＷプラグへの酸素の拡散を抑制する役割を担っている。バリアメタル膜の材料としては、ＴｉＮ、Ｉｒ、ＩｒＯ２、Ｐｔ及びＳＲＯ（ＳｒＲｕＯ３）の組み合わせが用いられている。但し、バリアメタル膜の材料には、そのまま下部電極としても機能しうるものが多く用いられるため、バリアメタル膜と下部電極とを明確に区別することはできない。バリアメタル膜と下部電極膜とを合わせた構造としては、Ｉｒ膜、ＩｒＯ２膜、Ｐｔ膜、ＰｔＯ膜及びＰｔ膜が順次積層されたものがある。
デバイスの微細化の要求に応えるためには、キャパシタを構成する各膜の側面に傾斜をつけずに、垂直に近い形状でエッチングすることが好ましい。このようなエッチングの方法としては、各膜を一括してエッチング方法、上部電極膜及び強誘電体膜を一括してエッチングする方法がある。
一括エッチングを用いてスタック構造の強誘電体キャパシタを形成するためには、ハードマスクを用いたエッチングが必要である。これは、有機系のレジストマスクと強誘電体膜との選択性が低いからである。
一括エッチングで用いるハードマスクの材料としては、ＳｉＯ２、ＳｉＮ及びＴｉＮ等が広く用いられている。これらのうちでも、ＴｉＮは、ハロゲンに酸素が添加されたガスを用いたエッチングにおいて、ほとんどエッチングされないため、強誘電体キャパシタを形成する際のエッチング用マスク材料として適している。
しかしながら、ハロゲンに酸素が添加されたガスを用いたエッチングでは、強誘電体膜のエッチング時に著しくエッチングレートが低下してしまう。このため、強誘電体膜のエッチング時に上記のようなガスを用いることはスループットの面で好ましくない。
これに対し、ＴｉＮ膜上にＳｉＯ２膜が形成された積層構造のハードマスクを形成し、強誘電体膜をエッチングするまでのマスクとしてＳｉＯ２膜を用い、下部電極膜のエッチングではＴｉＮ膜をマスクとして用いれば、スループットが良好になる。
なお、強誘電体キャパシタを構成する各膜を堆積した後には、コンタクトホール等の形成の際に用いた有機系レジストの残渣を除去するために、ウェハの背面（裏面）を洗浄する必要がある。
しかしながら、上述のような積層構造のハードマスクを用いた一括エッチングを行う場合、スループットは良好になるものの、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）を形成する時に、ウェハの全面にわたって上部電極膜とハードマスクとの間で剥がれが生じたり、ウェハの縁部において下部電極膜及びバリアメタル膜内で剥がれが生じたりすることがある。
また、一括エッチングする時やハードマスクを除去する時、キャパシタの飛びが発生することもある。即ち、キャパシタを構成する上部電極、キャパシタ誘電体膜等が剥離して完全になくなってしまうことがある。
一方、特開２００１−１３５７９８号公報には、金属配線を形成した後の熱処理によって強誘電体キャパシタの特性が劣化することを抑制するために、上部電極と接する配線層に金属シリサイド層が用いられた構造が開示されている。この構造では、上部電極として、ＩｒＯｘ膜及びＩｒ膜の積層体が用いられている。また、キャパシタ素子の製造に当たっては、上部電極膜に対してリソグラフィー法（レジストマスク）及びドライエッチング法を用いてパターニングを行い、その後に、強誘電体膜及び下部電極膜に対してリソグラフィー法及びドライエッチング法を用いてパターニングを行っている。
しかしながら、この従来の製造方法では、上部電極膜、強誘電体膜及び下部電極膜の一括エッチングを行っておらず、一括エッチングを行うのであれば、ハードマスクが必要となる。このため、上述のような剥がれの問題を解決することはできない。
特開２００１−１３５７９８号公報
強誘電体メモリにおいても、他の半導体デバイスと同様に、セル面積の低減が必要とされている。強誘電体メモリの構造は、主としてプレーナ構造とスタック構造とに分類され、スタック構造の方がプレーナ構造よりもセル面積が小さくなる。スタック構造とは、セル毎に設けられた電界効果トランジスタのドレイン上に形成されたプラグの直上にキャパシタが形成された構造である。即ち、Ｗプラグの直上にバリアメタル膜、下部電極、強誘電体膜及び上部電極が順次堆積されている。
バリアメタル膜は、上層からＷプラグへの酸素の拡散を抑制する役割を担っている。バリアメタル膜の材料としては、ＴｉＮ、Ｉｒ、ＩｒＯ２、Ｐｔ及びＳＲＯ（ＳｒＲｕＯ３）の組み合わせが用いられている。但し、バリアメタル膜の材料には、そのまま下部電極としても機能しうるものが多く用いられるため、バリアメタル膜と下部電極とを明確に区別することはできない。バリアメタル膜と下部電極膜とを合わせた構造としては、Ｉｒ膜、ＩｒＯ２膜、Ｐｔ膜、ＰｔＯ膜及びＰｔ膜が順次積層されたものがある。
デバイスの微細化の要求に応えるためには、キャパシタを構成する各膜の側面に傾斜をつけずに、垂直に近い形状でエッチングすることが好ましい。このようなエッチングの方法としては、各膜を一括してエッチング方法、上部電極膜及び強誘電体膜を一括してエッチングする方法がある。
一括エッチングを用いてスタック構造の強誘電体キャパシタを形成するためには、ハードマスクを用いたエッチングが必要である。これは、有機系のレジストマスクと強誘電体膜との選択性が低いからである。
一括エッチングで用いるハードマスクの材料としては、ＳｉＯ２、ＳｉＮ及びＴｉＮ等が広く用いられている。これらのうちでも、ＴｉＮは、ハロゲンに酸素が添加されたガスを用いたエッチングにおいて、ほとんどエッチングされないため、強誘電体キャパシタを形成する際のエッチング用マスク材料として適している。
しかしながら、ハロゲンに酸素が添加されたガスを用いたエッチングでは、強誘電体膜のエッチング時に著しくエッチングレートが低下してしまう。このため、強誘電体膜のエッチング時に上記のようなガスを用いることはスループットの面で好ましくない。
これに対し、ＴｉＮ膜上にＳｉＯ２膜が形成された積層構造のハードマスクを形成し、強誘電体膜をエッチングするまでのマスクとしてＳｉＯ２膜を用い、下部電極膜のエッチングではＴｉＮ膜をマスクとして用いれば、スループットが良好になる。
なお、強誘電体キャパシタを構成する各膜を堆積した後には、コンタクトホール等の形成の際に用いた有機系レジストの残渣を除去するために、ウェハの背面（裏面）を洗浄する必要がある。
しかしながら、上述のような積層構造のハードマスクを用いた一括エッチングを行う場合、スループットは良好になるものの、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）を形成する時に、ウェハの全面にわたって上部電極膜とハードマスクとの間で剥がれが生じたり、ウェハの縁部において下部電極膜及びバリアメタル膜内で剥がれが生じたりすることがある。
また、一括エッチングする時やハードマスクを除去する時、キャパシタの飛びが発生することもある。即ち、キャパシタを構成する上部電極、キャパシタ誘電体膜等が剥離して完全になくなってしまうことがある。
一方、特開２００１−１３５７９８号公報には、金属配線を形成した後の熱処理によって強誘電体キャパシタの特性が劣化することを抑制するために、上部電極と接する配線層に金属シリサイド層が用いられた構造が開示されている。この構造では、上部電極として、ＩｒＯｘ膜及びＩｒ膜の積層体が用いられている。また、キャパシタ素子の製造に当たっては、上部電極膜に対してリソグラフィー法（レジストマスク）及びドライエッチング法を用いてパターニングを行い、その後に、強誘電体膜及び下部電極膜に対してリソグラフィー法及びドライエッチング法を用いてパターニングを行っている。
しかしながら、この従来の製造方法では、上部電極膜、強誘電体膜及び下部電極膜の一括エッチングを行っておらず、一括エッチングを行うのであれば、ハードマスクが必要となる。このため、上述のような剥がれの問題を解決することはできない。
本発明の目的は、膜の剥離を抑制することができる半導体装置の製造方法を提供することにある。
本願発明者が従来の製造方法で剥がれが生じる原因を調査したところ、ウェハの背面（裏面）を洗浄した後にも、上部電極膜上に炭素が残留しており、この炭素が原因となって、ウェハの中央部において上部電極膜とハードマスクとの間で剥がれが生じていることを見出した。また、本願発明者は、ウェハの縁部では、ＰｔＯｘ膜とＩｒＯｘ膜とが直接接する部分が存在し、製造途中でこの部分に比較的大きな応力が作用すると、この部分から剥がれが生じていることも見出した。
例えば、本願発明者は、背面洗浄を行った２種類のウェハに対してＴＤＳ（昇温脱離ガス分光法：Ｔｈｅｒｍａｌ Ｄｅｓｅｒｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による分析を行った。このとき、一方のウェハに対しては、背面洗浄後に２００℃の酸素雰囲気中で３０秒間のアッシング処理を行ってから分析を行い、他方のウェハについては上記のアッシング処理を行わずに分析を行った。分析の結果を図１Ａ及び図１Ｂに示す。図１Ａは、分子量が２８の物質（ＣＯ及びＣ２Ｈ２等）についての分析結果を示すグラフであり、図１Ｂは、分子量が４４の物質（ＣＯ２等）についての分析結果を示すグラフである。図１Ａ及び図１Ｂ中の◆はアッシング処理を行ったウェハについての結果を示し、■はアッシング処理を行わなかったウェハについての結果を示す。
アッシング処理を行わなかったウェハでは、図１Ａ及び図１Ｂに示すように、３５０℃付近に炭素を含有するガスの脱出ピークが明確に現れた。これに対し、アッシング処理を行ったウェハでは、図１Ａ及び図１Ｂに示すように、炭素を含有するガスの脱出ピークがほとんど現れなかった。これらの事実は、背面洗浄を行った後にも、ウェハの表面に炭素が残留していることを意味している。
また、本願発明者は、走査型電子顕微鏡（ＳＥＭ）を用いてウェハの周辺部の断面の観察を行った。図２Ａ及び図２Ｂは、ウェハの周辺部の断面を示すＳＥＭ写真の図である。下部電極及びキャパシタ誘電体膜においては、ＩｒＯｘ膜とＰｔＯ膜との界面で剥がれが生じていた。また、上部電極及びハードマスクにおいては、上部電極であるＩｒＯｘ膜とハードマスクを構成するＴｉＮ膜との界面で剥がれが生じていた。
図２Ａ及び図２Ｂに示すように、熱酸化膜（ＳｉＯ２膜）（ＦＯＸ）上にＩｒＯｘ膜（厚さ：２００ｎｍ）を形成し、更にその上にハードマスクとしてＴｉＮ膜及びＴＥＯＳ膜を形成した場合には、周辺部において、熱酸化膜とＩｒＯｘ膜との界面で剥離が生じた。これは、ＩｒＯｘ膜とＴｉＮ膜との密着性が低いだけでなく、周辺部でＩｒＯｘ膜の厚さが４０ｎｍ程度まで薄くなって比較的強い応力が作用したためでもあると考えられる。
本願発明は、このような実験結果及び認識に基づいてなされたものである。
本発明に係る半導体装置の製造方法では、半導体基板の上方に、強誘電体キャパシタのキャパシタ誘電体膜の原料膜として強誘電体膜を形成する。次に、前記強誘電体膜上に前記強誘電体キャパシタの上部電極の原料膜として上部電極膜を形成する。次いで、前記上部電極膜上に貴金属元素を含有するマスク密着膜を形成する。その後、前記マスク密着膜上にハードマスクを形成する。そして、前記ハードマスクを用いて前記上部電極膜及び前記強誘電体膜をエッチングする。
本願発明者が従来の製造方法で剥がれが生じる原因を調査したところ、ウェハの背面（裏面）を洗浄した後にも、上部電極膜上に炭素が残留しており、この炭素が原因となって、ウェハの中央部において上部電極膜とハードマスクとの間で剥がれが生じていることを見出した。また、本願発明者は、ウェハの縁部では、ＰｔＯｘ膜とＩｒＯｘ膜とが直接接する部分が存在し、製造途中でこの部分に比較的大きな応力が作用すると、この部分から剥がれが生じていることも見出した。
例えば、本願発明者は、背面洗浄を行った２種類のウェハに対してＴＤＳ（昇温脱離ガス分光法：Ｔｈｅｒｍａｌ Ｄｅｓｅｒｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による分析を行った。このとき、一方のウェハに対しては、背面洗浄後に２００℃の酸素雰囲気中で３０秒間のアッシング処理を行ってから分析を行い、他方のウェハについては上記のアッシング処理を行わずに分析を行った。分析の結果を図１Ａ及び図１Ｂに示す。図１Ａは、分子量が２８の物質（ＣＯ及びＣ２Ｈ２等）についての分析結果を示すグラフであり、図１Ｂは、分子量が４４の物質（ＣＯ２等）についての分析結果を示すグラフである。図１Ａ及び図１Ｂ中の◆はアッシング処理を行ったウェハについての結果を示し、■はアッシング処理を行わなかったウェハについての結果を示す。
アッシング処理を行わなかったウェハでは、図１Ａ及び図１Ｂに示すように、３５０℃付近に炭素を含有するガスの脱出ピークが明確に現れた。これに対し、アッシング処理を行ったウェハでは、図１Ａ及び図１Ｂに示すように、炭素を含有するガスの脱出ピークがほとんど現れなかった。これらの事実は、背面洗浄を行った後にも、ウェハの表面に炭素が残留していることを意味している。
また、本願発明者は、走査型電子顕微鏡（ＳＥＭ）を用いてウェハの周辺部の断面の観察を行った。図２Ａ及び図２Ｂは、ウェハの周辺部の断面を示すＳＥＭ写真の図である。下部電極及びキャパシタ誘電体膜においては、ＩｒＯｘ膜とＰｔＯ膜との界面で剥がれが生じていた。また、上部電極及びハードマスクにおいては、上部電極であるＩｒＯｘ膜とハードマスクを構成するＴｉＮ膜との界面で剥がれが生じていた。
図２Ａ及び図２Ｂに示すように、熱酸化膜（ＳｉＯ２膜）（ＦＯＸ）上にＩｒＯｘ膜（厚さ：２００ｎｍ）を形成し、更にその上にハードマスクとしてＴｉＮ膜及びＴＥＯＳ膜を形成した場合には、周辺部において、熱酸化膜とＩｒＯｘ膜との界面で剥離が生じた。これは、ＩｒＯｘ膜とＴｉＮ膜との密着性が低いだけでなく、周辺部でＩｒＯｘ膜の厚さが４０ｎｍ程度まで薄くなって比較的強い応力が作用したためでもあると考えられる。
本願発明は、このような実験結果及び認識に基づいてなされたものである。
本発明に係る半導体装置の製造方法では、半導体基板の上方に、強誘電体キャパシタのキャパシタ誘電体膜の原料膜として強誘電体膜を形成する。次に、前記強誘電体膜上に前記強誘電体キャパシタの上部電極の原料膜として上部電極膜を形成する。次いで、前記上部電極膜上に貴金属元素を含有するマスク密着膜を形成する。その後、前記マスク密着膜上にハードマスクを形成する。そして、前記ハードマスクを用いて前記上部電極膜及び前記強誘電体膜をエッチングする。
図１Ａは、分子量が２８の物質についての分析結果を示すグラフであり、図１Ｂは、分子量が４４の物質についての分析結果を示すグラフである。
図２Ａ及び図２Ｂは、ウェハの周辺部の断面を示すＳＥＭ写真の図である。
図３は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
図４Ａ乃至図４Ｅは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
図５は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。
図６は、スイッチング特性の検査の結果を示すグラフである。
図７は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。
図２Ａ及び図２Ｂは、ウェハの周辺部の断面を示すＳＥＭ写真の図である。
図３は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
図４Ａ乃至図４Ｅは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
図５は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。
図６は、スイッチング特性の検査の結果を示すグラフである。
図７は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図３は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図４Ａ乃至図４Ｅは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、図４Ａ乃至図４Ｅは、ビット線３が延びる方向に垂直な断面を示す。また、図４Ａ乃至図４Ｅには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
第１の実施形態では、先ず、図４Ａに示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ２０を形成する。このＭＯＳトランジスタ２０が、図３におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてＳｉＯ２膜２２を形成し、ＣＭＰ（化学機械的研磨）等によりＳｉＯ２膜２２を平坦化する。シリコン酸窒化膜２１は、ＳｉＯ２膜２２を形成する際のゲート絶縁膜１４等の水素劣化を防止するために形成されている。その後、各シリサイド層１９まで到達するコンタクトホールをＳｉＯ２膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ２４を形成する。
続いて、図４Ｂに示すように、ＳｉＯ２膜２２上にＩｒ膜２５をスパッタリングにより形成する。このときの条件としては、例えば基板温度を５００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３５Ｐａとし、成膜時間を１７６秒間とする。この結果、厚さが２５０ｎｍ程度のＩｒ膜２５が得られる。
次に、Ｉｒ膜２５上にＩｒＯｘ膜２６をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を６０ｓｃｃｍとし、Ｏ２ガスの流量を６０ｓｃｃｍとし、チャンバ内の圧力を０．３７Ｐａとし、成膜時間を１０秒間とする。この結果、厚さが２８ｎｍ程度のＩｒＯｘ膜２６が得られる。
次いで、ＩｒＯｘ膜２６上にＰｔ膜２７をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３８Ｐａとし、成膜時間を８秒間とする。この結果、厚さが１５ｎｍ程度のＰｔ膜２７が得られる。Ｐｔ膜２７の形成では、Ｐｔ膜２７と半導体基板（シリコン基板）１１とが直接接して反応することを防止するために、クランプリングを用いる。このため、半導体基板１１の縁部においては、Ｐｔ膜２７が形成されない部分が存在する。
その後、Ｐｔ膜２７上にＰｔＯｘ膜２８をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を３６ｓｃｃｍとし、Ｏ２ガスの流量を１４４ｓｃｃｍとし、チャンバ内の圧力を６．２Ｐａとし、成膜時間を２２秒間とする。この結果、厚さが２５ｎｍ程度のＰｔＯｘ膜２８が形成される。なお、半導体基板１１の縁部においては、Ｐｔ膜２７が形成されない部分が存在するが、この部分では、ＩｒＯｘ膜２６上にＰｔＯｘ膜２８が形成される。
そして、ＰｔＯｘ膜２８上にＰｔ膜２９をスパッタリングにより形成する。このときの条件としては、例えば基板温度を１００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．４Ｐａとし、成膜時間を３２秒間とする。この結果、厚さが５０ｎｍ程度のＰｔ膜２９が形成される。
これらのＩｒ膜２５、ＩｒＯｘ膜２６、Ｐｔ膜２７、ＰｔＯｘ膜２８及びＰｔ膜２９からバリアメタル膜及び下部電極膜が構成される。
なお、Ｉｒ膜２５及びＩｒＯｘ膜２６は互いに同一のチャンバを用いて形成することができ、Ｐｔ膜２７、ＰｔＯｘ膜２８及びＰｔ膜２９は互いに同一のチャンバを用いて形成することができる。
次に、これらの膜に対して、例えば７５０℃でＡｒ雰囲気中の急速加熱処理を６０秒間施すことにより、Ｐｔ膜２７及び２９の結晶化を行う。
次いで、図４Ｃに示すように、Ｐｔ膜２９上にＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）膜３０をスパッタリングにより形成し、その結晶化アニールを行う。ＰＬＺＴ膜は、例えばＭＯＣＶＤ法により形成することもできるが、ＭＯＣＶＤ法を用いる場合には、下部電極の構成を変更することが望ましい。
その後、ＰＬＺＴ膜３０上に上部電極膜３１をスパッタリングにより形成する。上部電極膜３１は、例えば互いに組成の異なる２層のＩｒＯｘ膜から構成する。１層目のＩｒＯｘ膜の形成では、例えば基板温度を室温とし、成膜パワを２ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、Ｏ２ガスの流量を５９ｓｃｃｍとする。そして、１層目のＩｒＯｘ膜は、例えば５０ｎｍ程度とする。１層目のＩｒＯｘ膜を形成した後には、アニールを行い、その後、２層目のＩｒＯｘ膜を形成する。２層目のＩｒＯｘ膜は、例えば７５乃至１２５ｎｍ程度とする。
続いて、半導体基板（ウェハ）１１の背面（裏面）の洗浄を行う。
そして、上部電極膜３１上にＩｒ密着膜（マスク密着膜）３２をスパッタリングにより形成する。このときの条件としては、例えば基板温度を４００℃以上とし、Ａｒガスの流量を１００ｓｃｃｍとし、成膜パワを１ｋＷとし、成膜時間を７秒間とする。この結果、厚さが１０ｎｍ程度のＩｒ密着膜３２が形成される。また、Ｉｒ密着膜３２の形成に当たっては、半導体基板１１を４００℃に設定されたウェハステージ上に３０秒間保持した後、成膜を開始する。これは、基板温度を安定させるためである。
Ｉｒ密着膜３２を形成した後、図４Ｄに示すように、上部電極膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯｘ膜２８、Ｐｔ膜２７、ＩｒＯｘ膜２６及びＩｒ膜２５をパターニングする際にハードマスクとして用いるＴｉＮ膜３３及びＴＥＯＳ膜３４を順次形成する。ＴｉＮ膜３３は、例えば２００℃で形成し、その厚さは２００ｎｍ程度である。また、ＴＥＯＳ膜３４は、例えば３９０℃で形成し、その厚さは３９０ｎｍ程度である。
次に、ＴＥＯＳ膜３４及びＴｉＮ膜３３をパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。
次いで、図４Ｅに示すように、ＴＥＯＳ膜３４及びＴｉＮ膜３３をハードマスクとして用いたパターニング及びエッチング技術を用いて、上部電極膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯｘ膜２８、Ｐｔ膜２７、ＩｒＯｘ膜２６及びＩｒ膜２５を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図３における強誘電体キャパシタ１に相当する。
その後、ハードマスク（ＴＥＯＳ膜３４及びＴｉＮ膜３３）を除去する。続いて、成膜やエッチングプロセス等によるＰＬＺＴ膜３０へのダメージを回復するために、回復アニールを施す。
次に、強誘電体キャパシタをプロセスダメージから保護する保護膜として、全面にアルミナ膜３５を形成する。次いで、層間絶縁膜３６を全面に形成し、この層間絶縁膜３６の平坦化をＣＭＰにより行う。
その後、パターニング及びエッチング技術を用いてＷプラグ２４まで到達するコンタクトホールを層間絶縁膜３６及びアルミナ膜３５に形成する。続いて、このコンタクトホール内にグルー膜３７を形成した後、Ｗ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３８を形成する。
次に、全面にＷ酸化防止絶縁膜（図示せず）を形成する。Ｗ酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用いる。そして、パターニング及びエッチング技術を用いて、Ｗ酸化防止絶縁膜及び層間絶縁膜３６に、Ｉｒ密着膜３２まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールの後、Ｗ酸化防止絶縁膜をエッチバックにより除去する。
次に、下層のグルー膜３９、配線材料膜４０及び上層のグルー膜４１を順次堆積する。
次いで、グルー膜４０上に反射防止膜（図示せず）を形成し、レジスト膜（図示せず）を塗布する。その後、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、グルー膜４１、配線材料膜４０及びグルー膜３９をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を用いる。このようなエッチングにより、図４Ｅに示すように、所定の平面形状のグルー膜４１、配線材料膜４０及びグルー膜３９からなる配線４２が得られる。
その後、更に、層間絶縁膜４３の形成、グルー膜４４及びＷプラグ４５のコンタクトホールへの埋め込み及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、Ｉｒ密着膜３２を介して上部電極膜３１に接続された配線４２がプレート線に接続されるようにし、２個のＭＯＳトランジスタ２０により共有されたソース・ドレイン拡散層１８に接続された配線４２がビット線に接続されるようにする。ゲート電極１５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
このような第１の実施形態によれば、Ｉｒ密着膜３２を形成するに当たって半導体基板１１の温度を４００℃以上に保持している間に、背面の洗浄後に上部電極膜３１上に残留していた炭素がチャンバ内に放出される。このため、その後に形成されるＴｉＮ膜３３とＩｒ密着膜３２との間の密着性が高くなり、ＴｉＮ膜３３の剥がれが生じにくくなる。
また、Ｉｒ密着膜３２を形成する際には、Ｐｔ膜の形成で必要とされるクランプリングを用いる必要がないため、半導体基板１１の全面にわたってＩｒ密着膜３２が形成される。更に、Ｉｒ密着膜３２の成膜温度は４００℃であり、この温度で成膜されたＩｒ膜の内部応力は極めて低い。このため、既に形成されている各膜に作用する応力も低くなり、ＩｒＯｘ膜２６とＰｔＯｘ膜２８とが直接接していても、これらの間で剥がれは生じない。
実際に、本願発明者が第１の実施形態と同様にしてハードマスクを形成したところ、良好な結果が得られた。ここで、その内容について説明する。また、第１の実施形態（実施例Ｎｏ．１）との比較のために、次の実施例Ｎｏ．２及びＮｏ．３並びに比較例Ｎｏ．４及び５についても、実施例Ｎｏ．１と同様の評価を行った。
なお、実施例Ｎｏ．２では、背面洗浄を行った後に、２００℃で２分間、酸素雰囲気中でアッシング処理を行い、その後、ハードマスク（ＴＥＯＳ膜／ＴｉＮ膜）を形成した。
実施例Ｎｏ．３では、実施例Ｎｏ．２と同様にして、ＴｉＮ膜を形成した後、半導体基板１１の外縁から３ｍｍのリング状の部分を切断により除去した。続いて、ＴＥＯＳ膜を形成した。
比較例Ｎｏ．４では、背面洗浄を行った後に、そのままハードマスクを形成した。従来の方法と同様の方法である。
比較例Ｎｏ．５では、背面洗浄を行った後に、ＴｉＮ膜を形成し、高い成膜パワの下で成膜温度を３４０℃としてＴＥＯＳ膜を形成した。
そして、これらの試料に対して半導体基板（ウェハ）の中央部における剥がれ及び縁部における剥がれの発生状況を評価した。この結果を表１に示す。表１中の分母は試験を行った半導体基板の数であり、分子は剥がれが生じた半導体基板の数である。
表１に示すように、実施例Ｎｏ．１〜３では、中央部における剥がれが全く生じなかった。但し、実施例Ｎｏ．２では、縁部における剥がれが生じた。また、実施例Ｎｏ．３では、剥がれが抑制されているものの、実施例Ｎｏ．１と比較すると工程数が増加してしまう。
これらに対し、比較例Ｎｏ．４及び５では、中央部及び縁部において剥がれが生じた。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。但し、図５は、ビット線３が延びる方向に垂直な断面を示す。
第２の実施形態では、先ず、図５に示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、全面にＩｒ膜を、例えば４００ｎｍの厚さで形成する。次いで、パターニング及びエッチング技術を用いてＩｒ膜をパターニングすることにより、選択的に、強誘電体キャパシタの下部電極に接続されるＷプラグ２４上にバリアメタル膜５１を形成する。
その後、Ｗプラグ２４の酸化を防止すると共に、後の工程で形成する下部電極膜、強誘電体膜及び上部電極膜をエッチングする際のエッチングストッパとなるＷ酸化防止膜５２を全面に形成し、その上に下部電極膜との密着性が高いキャパシタ密着膜５３を形成する。Ｗ酸化防止膜５２としては、例えば厚さが１００ｎｍ程度のＳｉＮ膜又はＳｉＯＮ膜を形成する。キャパシタ密着膜５３としては、例えば厚さが８００ｎｍ程度のＴＥＯＳ膜を形成する。
続いて、バリアメタル膜５１をストッパとするＣＭＰを行う。なお、キャパシタ密着膜５３も、Ｗプラグ２４の酸化の防止に寄与する。
そして、第１の実施形態と同様にして、Ｉｒ膜２５の形成以降の処理を行って、強誘電体キャパシタを有する強誘電体メモリを完成させる。但し、本実施形態では、Ｉｒ膜２５の下にバリアメタル膜５１が形成されているので、Ｉｒ膜２５の厚さは、第１の実施形態よりも薄く、例えば３０ｎｍとする。
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られると共に、バリアメタル膜５１、Ｗ酸化防止膜５２及びキャパシタ密着膜５３の存在により、Ｗプラグ２４の酸化がより生じにくくなる。
実際に、本願発明者が第２の実施形態と同様にしてハードマスクを形成したところ、良好な結果が得られた。ここで、その内容について説明する。また、第２の実施形態（実施例Ｎｏ．１１）との比較のために、次の実施例Ｎｏ．１２及び比較例Ｎｏ．１３についても、実施例Ｎｏ．１１と同様の評価を行った。
なお、実施例Ｎｏ．１２では、背面洗浄を行った後に、２００℃で２分間、酸素雰囲気中でアッシング処理を行い、その後、ＴｉＮ膜を形成した。そして、実施例Ｎｏ．３と同様に、半導体基板１１の外縁から３ｍｍのリング状の部分を切断により除去した。続いて、ＴＥＯＳ膜を形成した。
比較例Ｎｏ．１３では、背面洗浄を行った後に、比較例Ｎｏ．４と同様に、そのままハードマスクを形成した。従来の方法と同様の方法である。
そして、これらの試料に対して半導体基板（ウェハ）の中央部における剥がれ及び縁部における剥がれの発生状況を評価した。この結果を表２に示す。表２中の分母は試験を行った半導体基板の数であり、分子は剥がれが生じた半導体基板の数である。
表２に示すように、実施例Ｎｏ．１１及び１２では、中央部における剥がれが全く生じなかった。但し、実施例Ｎｏ．１２では、剥がれが抑制されているものの、実施例Ｎｏ．１１と比較すると工程数が増加してしまう。
これらに対し、比較例Ｎｏ．１３では、中央部及び縁部において剥がれが生じた。
更に、実施例Ｎｏ．１１及び１２については、ハードマスクを用いた高温化でのエッチングを行った後、欠陥検査装置を用いた有効ショット内のキャパシタ飛びの検査、並びに光学顕微鏡を用いた有効ショット外のキャパシタ飛びの検査及びキャパシタ剥がれの検査を行った。この結果を表３に示す。表３中の分母は試験を行った半導体基板の数であり、分子は剥がれ又はキャパシタ飛びが生じた半導体基板の数である。ここで、キャパシタ飛びとは、キャパシタの上部電極又は強誘電体膜が完全に剥がれてなくなっていることをいう。また、キャパシタ剥がれの検査では、キャパシタを構成する膜のいずれかに部分的に生じた剥がれ（完全には剥がれていない。）の状況を観察した。更に、有効ショット外のキャパシタ飛びは、ハードマスクを構成するＴｉＮ膜を除去するためのウェット処理時に発生したものであり、キャパシタ剥がれはウェット処理前に発生したものである。また、有効ショット内とは、ウェハの中央部で所定の矩形の領域が確保された部分を示し、有効ショット外とは、ウェハの周辺部で所定の矩形の領域が確保されなかった部分を示す。なお、キャパシタ剥がれの検査対象は、平面視で一辺の長さが２００μｍのキャパシタである。
表３に示すように、実施例Ｎｏ．１１では、いずれの検査によっても不良が発生しなかった。一方、実施例Ｎｏ．１２では、ウェット処理前にキャパシタ剥がれた発生し、ウェット処理後に有効ショット外でのキャパシタ飛びが発生した。この結果から、Ｉｒ密着膜の形成が最も有効であることが判る。
更に、本願発明者は実施例Ｎｏ．１１及びＮｏ．１２について、下から第１層目の配線が形成された状態で、キャパシタのスイッチング特性の検査としてスイッチング電荷量Ｑｓｗの測定を行った。この測定では、スイッチング電圧を１．８Ｖ及び３．０Ｖとした。この結果を図６に示す。
図６に示すように、実施例Ｎｏ．１１では実施例Ｎｏ．１２よりも１μｍ／ｃｍ２程度高いスイッチング電荷量が得られた。このことから、Ｉｒ密着膜には触媒の副作用がないと考えられる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第１及び第２の実施形態は、本発明をスタック構造の強誘電体キャパシタに適用したものであるが、第３の実施形態は、本発明をプレーナ構造の強誘電体キャパシタに適用したものである。
プレーナ構造の強誘電体キャパシタでも、キャパシタ面積の増大を抑制するために、上部電極膜及び強誘電体膜の一括エッチングを行っている。この一括エッチングでは、一般に、単層のＴｉＮ膜、ＳｉＯＮ膜、ＳｉＮ膜又はＴＥＯＳ膜等がハードマスクとして使われている。このため、スタック構造の強誘電体キャパシタと同様に、ハードマスクを形成する時、一括エッチングを行った後、ハードマスクを除去する時等に、膜の剥がれやキャパシタの飛びが発生しやすい。
本実施形態は、このような課題を解決するものである。図７は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。但し、図７は、ビット線３が延びる方向に垂直な断面を示す。
第３の実施形態では、先ず、図７に示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、全面に下部電極密着膜及びＰｔ膜（図示せず）を順次形成する。下部電極密着膜及びＰｔ膜（下部電極膜）は、例えばスパッタ法により形成する。下部電極密着膜は、例えば２０℃で形成し、その厚さは２０ｎｍ程度である。また、Ｐｔ膜は、例えば１００℃で形成し、その厚さは１７５ｎｍ程度である。下部電極密着膜としては、例えばＴｉ膜、ＴｉＯｘ膜又はＡｌ２Ｏ３膜等を用いることができる。そして、下部電極密着膜及びＰｔ膜のパターニングを行うことにより、下部電極６１を形成する。
次いで、Ｐｔ膜（下部電極膜）上に強誘電体膜、例えばＰＬＺＴ膜（図示せず）をスパッタ法により形成する。その後、ＰＬＺＴ膜に対してＡｒ及びＯ２の雰囲気下で６００℃以上の加熱処理をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法で施す。この結果、強誘電体膜が結晶化すると共に、下部電極膜であるＰｔ膜が緻密化する。このため、Ｐｔ膜と強誘電体膜との間の界面近傍におけるＰｔとＯとの相互拡散が抑制される。
その後、結晶化した強誘電体膜上に、厚さが２００ｎｍ程度のＩｒＯ２からなる上部電極膜（図示せず）をスパッタ法により形成する。
続いて、半導体基板（ウェハ）１１の背面の洗浄を行う。
次に、上部電極膜上にＩｒ密着膜（図示せず）をスパッタ法により形成する。Ｉｒ密着膜は、例えば４００℃の基板温度で形成し、その厚さは１０ｎｍ程度である。そして、第１の実施形態と同様にして、一括エッチング用のハードマスクとして、ＴｉＮ膜及びＴＥＯＳ膜を順次形成する。そして、ＴｉＮ膜及びＴＥＯＳ膜のパターニングを行う。
次いで、上部電極膜及び強誘電体膜を一括エッチングすることにより、強誘電体膜からなるキャパシタ誘電体膜６２及びＰｔ膜からなる上部電極６３を形成する。そして、ハードマスクを除去する。その後、回復アニール（６５０℃、６０分間、酸素雰囲気中）を施す。
そして、第１の実施形態と同様にして、アルミナ膜３５の形成以降の処理を行って、強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第３の実施形態によれば、プレーナ構造の強誘電体キャパシタを製造する場合であっても、ハードマスクの剥がれを防止することができる。
なお、マスク密着膜は、Ｉｒ膜に限定されるものではなく、例えばＲｕ膜、Ｒｈ膜、Ｐｄ膜等を用いてもよく、またこれらの元素の酸化膜を用いてもよい。
また、上部電極膜及び下部電極膜の材料も限定されない。上部電極膜としては、例えばＩｒ、Ｒｕ、Ｐｔ、Ｒｈ、Ｐｄの酸化膜を用いてもよく、また、このような酸化膜の積層体を用いてもよい。更に、これらの酸化膜の上にＳｒＲｕＯ３膜が形成されて構成された積層体を用いてもよい。
更に、一括エッチング時の温度は常温又は高温とすることが好ましい。
また、ハードマスクの一部として、ＴｉＮ膜の代わりにＴｉ膜を用いてもよい。
更に、強誘電体膜としては、ＰＬＺＴ膜の他に、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、ＰＺＴ膜にＣａ、Ｓｒ、Ｓｉ等を微量添加した膜等のペロブスカイト構造の化合物膜や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のＢｉ層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により強誘電体膜を形成することができる。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図４Ａ乃至図４Ｅは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、図４Ａ乃至図４Ｅは、ビット線３が延びる方向に垂直な断面を示す。また、図４Ａ乃至図４Ｅには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
第１の実施形態では、先ず、図４Ａに示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ２０を形成する。このＭＯＳトランジスタ２０が、図３におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてＳｉＯ２膜２２を形成し、ＣＭＰ（化学機械的研磨）等によりＳｉＯ２膜２２を平坦化する。シリコン酸窒化膜２１は、ＳｉＯ２膜２２を形成する際のゲート絶縁膜１４等の水素劣化を防止するために形成されている。その後、各シリサイド層１９まで到達するコンタクトホールをＳｉＯ２膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ２４を形成する。
続いて、図４Ｂに示すように、ＳｉＯ２膜２２上にＩｒ膜２５をスパッタリングにより形成する。このときの条件としては、例えば基板温度を５００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３５Ｐａとし、成膜時間を１７６秒間とする。この結果、厚さが２５０ｎｍ程度のＩｒ膜２５が得られる。
次に、Ｉｒ膜２５上にＩｒＯｘ膜２６をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を６０ｓｃｃｍとし、Ｏ２ガスの流量を６０ｓｃｃｍとし、チャンバ内の圧力を０．３７Ｐａとし、成膜時間を１０秒間とする。この結果、厚さが２８ｎｍ程度のＩｒＯｘ膜２６が得られる。
次いで、ＩｒＯｘ膜２６上にＰｔ膜２７をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３８Ｐａとし、成膜時間を８秒間とする。この結果、厚さが１５ｎｍ程度のＰｔ膜２７が得られる。Ｐｔ膜２７の形成では、Ｐｔ膜２７と半導体基板（シリコン基板）１１とが直接接して反応することを防止するために、クランプリングを用いる。このため、半導体基板１１の縁部においては、Ｐｔ膜２７が形成されない部分が存在する。
その後、Ｐｔ膜２７上にＰｔＯｘ膜２８をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を３６ｓｃｃｍとし、Ｏ２ガスの流量を１４４ｓｃｃｍとし、チャンバ内の圧力を６．２Ｐａとし、成膜時間を２２秒間とする。この結果、厚さが２５ｎｍ程度のＰｔＯｘ膜２８が形成される。なお、半導体基板１１の縁部においては、Ｐｔ膜２７が形成されない部分が存在するが、この部分では、ＩｒＯｘ膜２６上にＰｔＯｘ膜２８が形成される。
そして、ＰｔＯｘ膜２８上にＰｔ膜２９をスパッタリングにより形成する。このときの条件としては、例えば基板温度を１００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．４Ｐａとし、成膜時間を３２秒間とする。この結果、厚さが５０ｎｍ程度のＰｔ膜２９が形成される。
これらのＩｒ膜２５、ＩｒＯｘ膜２６、Ｐｔ膜２７、ＰｔＯｘ膜２８及びＰｔ膜２９からバリアメタル膜及び下部電極膜が構成される。
なお、Ｉｒ膜２５及びＩｒＯｘ膜２６は互いに同一のチャンバを用いて形成することができ、Ｐｔ膜２７、ＰｔＯｘ膜２８及びＰｔ膜２９は互いに同一のチャンバを用いて形成することができる。
次に、これらの膜に対して、例えば７５０℃でＡｒ雰囲気中の急速加熱処理を６０秒間施すことにより、Ｐｔ膜２７及び２９の結晶化を行う。
次いで、図４Ｃに示すように、Ｐｔ膜２９上にＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）膜３０をスパッタリングにより形成し、その結晶化アニールを行う。ＰＬＺＴ膜は、例えばＭＯＣＶＤ法により形成することもできるが、ＭＯＣＶＤ法を用いる場合には、下部電極の構成を変更することが望ましい。
その後、ＰＬＺＴ膜３０上に上部電極膜３１をスパッタリングにより形成する。上部電極膜３１は、例えば互いに組成の異なる２層のＩｒＯｘ膜から構成する。１層目のＩｒＯｘ膜の形成では、例えば基板温度を室温とし、成膜パワを２ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、Ｏ２ガスの流量を５９ｓｃｃｍとする。そして、１層目のＩｒＯｘ膜は、例えば５０ｎｍ程度とする。１層目のＩｒＯｘ膜を形成した後には、アニールを行い、その後、２層目のＩｒＯｘ膜を形成する。２層目のＩｒＯｘ膜は、例えば７５乃至１２５ｎｍ程度とする。
続いて、半導体基板（ウェハ）１１の背面（裏面）の洗浄を行う。
そして、上部電極膜３１上にＩｒ密着膜（マスク密着膜）３２をスパッタリングにより形成する。このときの条件としては、例えば基板温度を４００℃以上とし、Ａｒガスの流量を１００ｓｃｃｍとし、成膜パワを１ｋＷとし、成膜時間を７秒間とする。この結果、厚さが１０ｎｍ程度のＩｒ密着膜３２が形成される。また、Ｉｒ密着膜３２の形成に当たっては、半導体基板１１を４００℃に設定されたウェハステージ上に３０秒間保持した後、成膜を開始する。これは、基板温度を安定させるためである。
Ｉｒ密着膜３２を形成した後、図４Ｄに示すように、上部電極膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯｘ膜２８、Ｐｔ膜２７、ＩｒＯｘ膜２６及びＩｒ膜２５をパターニングする際にハードマスクとして用いるＴｉＮ膜３３及びＴＥＯＳ膜３４を順次形成する。ＴｉＮ膜３３は、例えば２００℃で形成し、その厚さは２００ｎｍ程度である。また、ＴＥＯＳ膜３４は、例えば３９０℃で形成し、その厚さは３９０ｎｍ程度である。
次に、ＴＥＯＳ膜３４及びＴｉＮ膜３３をパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。
次いで、図４Ｅに示すように、ＴＥＯＳ膜３４及びＴｉＮ膜３３をハードマスクとして用いたパターニング及びエッチング技術を用いて、上部電極膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯｘ膜２８、Ｐｔ膜２７、ＩｒＯｘ膜２６及びＩｒ膜２５を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図３における強誘電体キャパシタ１に相当する。
その後、ハードマスク（ＴＥＯＳ膜３４及びＴｉＮ膜３３）を除去する。続いて、成膜やエッチングプロセス等によるＰＬＺＴ膜３０へのダメージを回復するために、回復アニールを施す。
次に、強誘電体キャパシタをプロセスダメージから保護する保護膜として、全面にアルミナ膜３５を形成する。次いで、層間絶縁膜３６を全面に形成し、この層間絶縁膜３６の平坦化をＣＭＰにより行う。
その後、パターニング及びエッチング技術を用いてＷプラグ２４まで到達するコンタクトホールを層間絶縁膜３６及びアルミナ膜３５に形成する。続いて、このコンタクトホール内にグルー膜３７を形成した後、Ｗ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３８を形成する。
次に、全面にＷ酸化防止絶縁膜（図示せず）を形成する。Ｗ酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用いる。そして、パターニング及びエッチング技術を用いて、Ｗ酸化防止絶縁膜及び層間絶縁膜３６に、Ｉｒ密着膜３２まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールの後、Ｗ酸化防止絶縁膜をエッチバックにより除去する。
次に、下層のグルー膜３９、配線材料膜４０及び上層のグルー膜４１を順次堆積する。
次いで、グルー膜４０上に反射防止膜（図示せず）を形成し、レジスト膜（図示せず）を塗布する。その後、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、グルー膜４１、配線材料膜４０及びグルー膜３９をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を用いる。このようなエッチングにより、図４Ｅに示すように、所定の平面形状のグルー膜４１、配線材料膜４０及びグルー膜３９からなる配線４２が得られる。
その後、更に、層間絶縁膜４３の形成、グルー膜４４及びＷプラグ４５のコンタクトホールへの埋め込み及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、Ｉｒ密着膜３２を介して上部電極膜３１に接続された配線４２がプレート線に接続されるようにし、２個のＭＯＳトランジスタ２０により共有されたソース・ドレイン拡散層１８に接続された配線４２がビット線に接続されるようにする。ゲート電極１５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
このような第１の実施形態によれば、Ｉｒ密着膜３２を形成するに当たって半導体基板１１の温度を４００℃以上に保持している間に、背面の洗浄後に上部電極膜３１上に残留していた炭素がチャンバ内に放出される。このため、その後に形成されるＴｉＮ膜３３とＩｒ密着膜３２との間の密着性が高くなり、ＴｉＮ膜３３の剥がれが生じにくくなる。
また、Ｉｒ密着膜３２を形成する際には、Ｐｔ膜の形成で必要とされるクランプリングを用いる必要がないため、半導体基板１１の全面にわたってＩｒ密着膜３２が形成される。更に、Ｉｒ密着膜３２の成膜温度は４００℃であり、この温度で成膜されたＩｒ膜の内部応力は極めて低い。このため、既に形成されている各膜に作用する応力も低くなり、ＩｒＯｘ膜２６とＰｔＯｘ膜２８とが直接接していても、これらの間で剥がれは生じない。
実際に、本願発明者が第１の実施形態と同様にしてハードマスクを形成したところ、良好な結果が得られた。ここで、その内容について説明する。また、第１の実施形態（実施例Ｎｏ．１）との比較のために、次の実施例Ｎｏ．２及びＮｏ．３並びに比較例Ｎｏ．４及び５についても、実施例Ｎｏ．１と同様の評価を行った。
なお、実施例Ｎｏ．２では、背面洗浄を行った後に、２００℃で２分間、酸素雰囲気中でアッシング処理を行い、その後、ハードマスク（ＴＥＯＳ膜／ＴｉＮ膜）を形成した。
実施例Ｎｏ．３では、実施例Ｎｏ．２と同様にして、ＴｉＮ膜を形成した後、半導体基板１１の外縁から３ｍｍのリング状の部分を切断により除去した。続いて、ＴＥＯＳ膜を形成した。
比較例Ｎｏ．４では、背面洗浄を行った後に、そのままハードマスクを形成した。従来の方法と同様の方法である。
比較例Ｎｏ．５では、背面洗浄を行った後に、ＴｉＮ膜を形成し、高い成膜パワの下で成膜温度を３４０℃としてＴＥＯＳ膜を形成した。
そして、これらの試料に対して半導体基板（ウェハ）の中央部における剥がれ及び縁部における剥がれの発生状況を評価した。この結果を表１に示す。表１中の分母は試験を行った半導体基板の数であり、分子は剥がれが生じた半導体基板の数である。
表１に示すように、実施例Ｎｏ．１〜３では、中央部における剥がれが全く生じなかった。但し、実施例Ｎｏ．２では、縁部における剥がれが生じた。また、実施例Ｎｏ．３では、剥がれが抑制されているものの、実施例Ｎｏ．１と比較すると工程数が増加してしまう。
これらに対し、比較例Ｎｏ．４及び５では、中央部及び縁部において剥がれが生じた。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。但し、図５は、ビット線３が延びる方向に垂直な断面を示す。
第２の実施形態では、先ず、図５に示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、全面にＩｒ膜を、例えば４００ｎｍの厚さで形成する。次いで、パターニング及びエッチング技術を用いてＩｒ膜をパターニングすることにより、選択的に、強誘電体キャパシタの下部電極に接続されるＷプラグ２４上にバリアメタル膜５１を形成する。
その後、Ｗプラグ２４の酸化を防止すると共に、後の工程で形成する下部電極膜、強誘電体膜及び上部電極膜をエッチングする際のエッチングストッパとなるＷ酸化防止膜５２を全面に形成し、その上に下部電極膜との密着性が高いキャパシタ密着膜５３を形成する。Ｗ酸化防止膜５２としては、例えば厚さが１００ｎｍ程度のＳｉＮ膜又はＳｉＯＮ膜を形成する。キャパシタ密着膜５３としては、例えば厚さが８００ｎｍ程度のＴＥＯＳ膜を形成する。
続いて、バリアメタル膜５１をストッパとするＣＭＰを行う。なお、キャパシタ密着膜５３も、Ｗプラグ２４の酸化の防止に寄与する。
そして、第１の実施形態と同様にして、Ｉｒ膜２５の形成以降の処理を行って、強誘電体キャパシタを有する強誘電体メモリを完成させる。但し、本実施形態では、Ｉｒ膜２５の下にバリアメタル膜５１が形成されているので、Ｉｒ膜２５の厚さは、第１の実施形態よりも薄く、例えば３０ｎｍとする。
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られると共に、バリアメタル膜５１、Ｗ酸化防止膜５２及びキャパシタ密着膜５３の存在により、Ｗプラグ２４の酸化がより生じにくくなる。
実際に、本願発明者が第２の実施形態と同様にしてハードマスクを形成したところ、良好な結果が得られた。ここで、その内容について説明する。また、第２の実施形態（実施例Ｎｏ．１１）との比較のために、次の実施例Ｎｏ．１２及び比較例Ｎｏ．１３についても、実施例Ｎｏ．１１と同様の評価を行った。
なお、実施例Ｎｏ．１２では、背面洗浄を行った後に、２００℃で２分間、酸素雰囲気中でアッシング処理を行い、その後、ＴｉＮ膜を形成した。そして、実施例Ｎｏ．３と同様に、半導体基板１１の外縁から３ｍｍのリング状の部分を切断により除去した。続いて、ＴＥＯＳ膜を形成した。
比較例Ｎｏ．１３では、背面洗浄を行った後に、比較例Ｎｏ．４と同様に、そのままハードマスクを形成した。従来の方法と同様の方法である。
そして、これらの試料に対して半導体基板（ウェハ）の中央部における剥がれ及び縁部における剥がれの発生状況を評価した。この結果を表２に示す。表２中の分母は試験を行った半導体基板の数であり、分子は剥がれが生じた半導体基板の数である。
表２に示すように、実施例Ｎｏ．１１及び１２では、中央部における剥がれが全く生じなかった。但し、実施例Ｎｏ．１２では、剥がれが抑制されているものの、実施例Ｎｏ．１１と比較すると工程数が増加してしまう。
これらに対し、比較例Ｎｏ．１３では、中央部及び縁部において剥がれが生じた。
更に、実施例Ｎｏ．１１及び１２については、ハードマスクを用いた高温化でのエッチングを行った後、欠陥検査装置を用いた有効ショット内のキャパシタ飛びの検査、並びに光学顕微鏡を用いた有効ショット外のキャパシタ飛びの検査及びキャパシタ剥がれの検査を行った。この結果を表３に示す。表３中の分母は試験を行った半導体基板の数であり、分子は剥がれ又はキャパシタ飛びが生じた半導体基板の数である。ここで、キャパシタ飛びとは、キャパシタの上部電極又は強誘電体膜が完全に剥がれてなくなっていることをいう。また、キャパシタ剥がれの検査では、キャパシタを構成する膜のいずれかに部分的に生じた剥がれ（完全には剥がれていない。）の状況を観察した。更に、有効ショット外のキャパシタ飛びは、ハードマスクを構成するＴｉＮ膜を除去するためのウェット処理時に発生したものであり、キャパシタ剥がれはウェット処理前に発生したものである。また、有効ショット内とは、ウェハの中央部で所定の矩形の領域が確保された部分を示し、有効ショット外とは、ウェハの周辺部で所定の矩形の領域が確保されなかった部分を示す。なお、キャパシタ剥がれの検査対象は、平面視で一辺の長さが２００μｍのキャパシタである。
表３に示すように、実施例Ｎｏ．１１では、いずれの検査によっても不良が発生しなかった。一方、実施例Ｎｏ．１２では、ウェット処理前にキャパシタ剥がれた発生し、ウェット処理後に有効ショット外でのキャパシタ飛びが発生した。この結果から、Ｉｒ密着膜の形成が最も有効であることが判る。
更に、本願発明者は実施例Ｎｏ．１１及びＮｏ．１２について、下から第１層目の配線が形成された状態で、キャパシタのスイッチング特性の検査としてスイッチング電荷量Ｑｓｗの測定を行った。この測定では、スイッチング電圧を１．８Ｖ及び３．０Ｖとした。この結果を図６に示す。
図６に示すように、実施例Ｎｏ．１１では実施例Ｎｏ．１２よりも１μｍ／ｃｍ２程度高いスイッチング電荷量が得られた。このことから、Ｉｒ密着膜には触媒の副作用がないと考えられる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第１及び第２の実施形態は、本発明をスタック構造の強誘電体キャパシタに適用したものであるが、第３の実施形態は、本発明をプレーナ構造の強誘電体キャパシタに適用したものである。
プレーナ構造の強誘電体キャパシタでも、キャパシタ面積の増大を抑制するために、上部電極膜及び強誘電体膜の一括エッチングを行っている。この一括エッチングでは、一般に、単層のＴｉＮ膜、ＳｉＯＮ膜、ＳｉＮ膜又はＴＥＯＳ膜等がハードマスクとして使われている。このため、スタック構造の強誘電体キャパシタと同様に、ハードマスクを形成する時、一括エッチングを行った後、ハードマスクを除去する時等に、膜の剥がれやキャパシタの飛びが発生しやすい。
本実施形態は、このような課題を解決するものである。図７は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。但し、図７は、ビット線３が延びる方向に垂直な断面を示す。
第３の実施形態では、先ず、図７に示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、全面に下部電極密着膜及びＰｔ膜（図示せず）を順次形成する。下部電極密着膜及びＰｔ膜（下部電極膜）は、例えばスパッタ法により形成する。下部電極密着膜は、例えば２０℃で形成し、その厚さは２０ｎｍ程度である。また、Ｐｔ膜は、例えば１００℃で形成し、その厚さは１７５ｎｍ程度である。下部電極密着膜としては、例えばＴｉ膜、ＴｉＯｘ膜又はＡｌ２Ｏ３膜等を用いることができる。そして、下部電極密着膜及びＰｔ膜のパターニングを行うことにより、下部電極６１を形成する。
次いで、Ｐｔ膜（下部電極膜）上に強誘電体膜、例えばＰＬＺＴ膜（図示せず）をスパッタ法により形成する。その後、ＰＬＺＴ膜に対してＡｒ及びＯ２の雰囲気下で６００℃以上の加熱処理をＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法で施す。この結果、強誘電体膜が結晶化すると共に、下部電極膜であるＰｔ膜が緻密化する。このため、Ｐｔ膜と強誘電体膜との間の界面近傍におけるＰｔとＯとの相互拡散が抑制される。
その後、結晶化した強誘電体膜上に、厚さが２００ｎｍ程度のＩｒＯ２からなる上部電極膜（図示せず）をスパッタ法により形成する。
続いて、半導体基板（ウェハ）１１の背面の洗浄を行う。
次に、上部電極膜上にＩｒ密着膜（図示せず）をスパッタ法により形成する。Ｉｒ密着膜は、例えば４００℃の基板温度で形成し、その厚さは１０ｎｍ程度である。そして、第１の実施形態と同様にして、一括エッチング用のハードマスクとして、ＴｉＮ膜及びＴＥＯＳ膜を順次形成する。そして、ＴｉＮ膜及びＴＥＯＳ膜のパターニングを行う。
次いで、上部電極膜及び強誘電体膜を一括エッチングすることにより、強誘電体膜からなるキャパシタ誘電体膜６２及びＰｔ膜からなる上部電極６３を形成する。そして、ハードマスクを除去する。その後、回復アニール（６５０℃、６０分間、酸素雰囲気中）を施す。
そして、第１の実施形態と同様にして、アルミナ膜３５の形成以降の処理を行って、強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第３の実施形態によれば、プレーナ構造の強誘電体キャパシタを製造する場合であっても、ハードマスクの剥がれを防止することができる。
なお、マスク密着膜は、Ｉｒ膜に限定されるものではなく、例えばＲｕ膜、Ｒｈ膜、Ｐｄ膜等を用いてもよく、またこれらの元素の酸化膜を用いてもよい。
また、上部電極膜及び下部電極膜の材料も限定されない。上部電極膜としては、例えばＩｒ、Ｒｕ、Ｐｔ、Ｒｈ、Ｐｄの酸化膜を用いてもよく、また、このような酸化膜の積層体を用いてもよい。更に、これらの酸化膜の上にＳｒＲｕＯ３膜が形成されて構成された積層体を用いてもよい。
更に、一括エッチング時の温度は常温又は高温とすることが好ましい。
また、ハードマスクの一部として、ＴｉＮ膜の代わりにＴｉ膜を用いてもよい。
更に、強誘電体膜としては、ＰＬＺＴ膜の他に、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、ＰＺＴ膜にＣａ、Ｓｒ、Ｓｉ等を微量添加した膜等のペロブスカイト構造の化合物膜や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のＢｉ層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により強誘電体膜を形成することができる。
以上詳述したように、本発明によれば、ハードマスクを形成する際の剥がれ及びキャパシタの飛びを防止することができる。このため、微細化に好適なスタック構造の強誘電体キャパシタを高い歩留りで製造できる。
本発明は、一括エッチングを用いた強誘電体キャパシタの製造に好適な半導体装置の製造方法に関する。
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには、１対の電極間のキャパシタ誘電体膜として強誘電体膜を有する強誘電体キャパシタがメモリセル毎に設けられている。強誘電体では、電極間の印加電圧に応じて分極が生じ、印加電圧が取り除かれても、自発分極が残る。また、印加電圧の極性が反転されると、自発分極の極性も反転する。従って、自発分極を検出すれば情報を読み出すことができる。
強誘電体メモリにおいても、他の半導体デバイスと同様に、セル面積の低減が必要とされている。強誘電体メモリの構造は、主としてプレーナ構造とスタック構造とに分類され、スタック構造の方がプレーナ構造よりもセル面積が小さくなる。スタック構造とは、セル毎に設けられた電界効果トランジスタのドレイン上に形成されたプラグの直上にキャパシタが形成された構造である。即ち、Ｗプラグの直上にバリアメタル膜、下部電極、強誘電体膜及び上部電極が順次堆積されている。
バリアメタル膜は、上層からＷプラグへの酸素の拡散を抑制する役割を担っている。バリアメタル膜の材料としては、ＴｉＮ、Ｉｒ、ＩｒＯ2、Ｐｔ及びＳＲＯ（ＳｒＲｕＯ3）の組み合わせが用いられている。但し、バリアメタル膜の材料には、そのまま下部電極としても機能しうるものが多く用いられるため、バリアメタル膜と下部電極とを明確に区別することはできない。バリアメタル膜と下部電極膜とを合わせた構造としては、Ｉｒ膜、ＩｒＯ2膜、Ｐｔ膜、ＰｔＯ膜及びＰｔ膜が順次積層されたものがある。
デバイスの微細化の要求に応えるためには、キャパシタを構成する各膜の側面に傾斜をつけずに、垂直に近い形状でエッチングすることが好ましい。このようなエッチングの方法としては、各膜を一括してエッチング方法、上部電極膜及び強誘電体膜を一括してエッチングする方法がある。
一括エッチングを用いてスタック構造の強誘電体キャパシタを形成するためには、ハードマスクを用いたエッチングが必要である。これは、有機系のレジストマスクと強誘電体膜との選択性が低いからである。
一括エッチングで用いるハードマスクの材料としては、ＳｉＯ2、ＳｉＮ及びＴｉＮ等が広く用いられている。これらのうちでも、ＴｉＮは、ハロゲンに酸素が添加されたガスを用いたエッチングにおいて、ほとんどエッチングされないため、強誘電体キャパシタを形成する際のエッチング用マスク材料として適している。
しかしながら、ハロゲンに酸素が添加されたガスを用いたエッチングでは、強誘電体膜のエッチング時に著しくエッチングレートが低下してしまう。このため、強誘電体膜のエッチング時に上記のようなガスを用いることはスループットの面で好ましくない。
これに対し、ＴｉＮ膜上にＳｉＯ2膜が形成された積層構造のハードマスクを形成し、強誘電体膜をエッチングするまでのマスクとしてＳｉＯ2膜を用い、下部電極膜のエッチングではＴｉＮ膜をマスクとして用いれば、スループットが良好になる。
なお、強誘電体キャパシタを構成する各膜を堆積した後には、コンタクトホール等の形成の際に用いた有機系レジストの残渣を除去するために、ウェハの背面（裏面）を洗浄する必要がある。
しかしながら、上述のような積層構造のハードマスクを用いた一括エッチングを行う場合、スループットは良好になるものの、ＴＥＯＳ（テトラ・エチル・オルソ・シリケート）を形成する時に、ウェハの全面にわたって上部電極膜とハードマスクとの間で剥がれが生じたり、ウェハの縁部において下部電極膜及びバリアメタル膜内で剥がれが生じたりすることがある。
また、一括エッチングする時やハードマスクを除去する時、キャパシタの飛びが発生することもある。即ち、キャパシタを構成する上部電極、キャパシタ誘電体膜等が剥離して完全になくなってしまうことがある。
一方、特開２００１−１３５７９８号公報には、金属配線を形成した後の熱処理によって強誘電体キャパシタの特性が劣化することを抑制するために、上部電極と接する配線層に金属シリサイド層が用いられた構造が開示されている。この構造では、上部電極として、ＩｒＯx膜及びＩｒ膜の積層体が用いられている。また、キャパシタ素子の製造に当たっては、上部電極膜に対してリソグラフィー法（レジストマスク）及びドライエッチング法を用いてパターニングを行い、その後に、強誘電体膜及び下部電極膜に対してリソグラフィー法及びドライエッチング法を用いてパターニングを行っている。
しかしながら、この従来の製造方法では、上部電極膜、強誘電体膜及び下部電極膜の一括エッチングを行っておらず、一括エッチングを行うのであれば、ハードマスクが必要となる。このため、上述のような剥がれの問題を解決することはできない。
本発明の目的は、膜の剥離を抑制することができる半導体装置の製造方法を提供することにある。
本願発明者が従来の製造方法で剥がれが生じる原因を調査したところ、ウェハの背面（裏面）を洗浄した後にも、上部電極膜上に炭素が残留しており、この炭素が原因となって、ウェハの中央部において上部電極膜とハードマスクとの間で剥がれが生じていることを見出した。また、本願発明者は、ウェハの縁部では、ＰｔＯx膜とＩｒＯx膜とが直接接する部分が存在し、製造途中でこの部分に比較的大きな応力が作用すると、この部分から剥がれが生じていることも見出した。
例えば、本願発明者は、背面洗浄を行った２種類のウェハに対してＴＤＳ（昇温脱離ガス分光法：Thermal Desertion Spectroscopy）による分析を行った。このとき、一方のウェハに対しては、背面洗浄後に２００℃の酸素雰囲気中で３０秒間のアッシング処理を行ってから分析を行い、他方のウェハについては上記のアッシング処理を行わずに分析を行った。分析の結果を図１Ａ及び図１Ｂに示す。図１Ａは、分子量が２８の物質（ＣＯ及びＣ2Ｈ4等）についての分析結果を示すグラフであり、図１Ｂは、分子量が４４の物質（ＣＯ2等）についての分析結果を示すグラフである。図１Ａ及び図１Ｂ中の◆はアッシング処理を行ったウェハについての結果を示し、■はアッシング処理を行わなかったウェハについての結果を示す。
アッシング処理を行わなかったウェハでは、図１Ａ及び図１Ｂに示すように、３５０℃付近に炭素を含有するガスの脱出ピークが明確に現れた。これに対し、アッシング処理を行ったウェハでは、図１Ａ及び図１Ｂに示すように、炭素を含有するガスの脱出ピークがほとんど現れなかった。これらの事実は、背面洗浄を行った後にも、ウェハの表面に炭素が残留していることを意味している。
また、本願発明者は、走査型電子顕微鏡（ＳＥＭ）を用いてウェハの周辺部の断面の観察を行った。図２Ａ及び図２Ｂは、ウェハの周辺部の断面を示すＳＥＭ写真の図である。下部電極及びキャパシタ誘電体膜においては、ＩｒＯx膜とＰｔＯ膜との界面で剥がれが生じていた。また、上部電極及びハードマスクにおいては、上部電極であるＩｒＯx膜とハードマスクを構成するＴｉＮ膜との界面で剥がれが生じていた。
図２Ａ及び図２Ｂに示すように、熱酸化膜（ＳｉＯ2膜）（ＦＯＸ）上にＩｒＯx膜（厚さ：２００ｎｍ）を形成し、更にその上にハードマスクとしてＴｉＮ膜及びＴＥＯＳ膜を形成した場合には、周辺部において、熱酸化膜とＩｒＯx膜との界面で剥離が生じた。これは、ＩｒＯx膜とＴｉＮ膜との密着性が低いだけでなく、周辺部でＩｒＯx膜の厚さが４０ｎｍ程度まで薄くなって比較的強い応力が作用したためでもあると考えられる。
本願発明は、このような実験結果及び認識に基づいてなされたものである。
本発明に係る半導体装置の製造方法では、半導体基板の上方に、強誘電体キャパシタのキャパシタ誘電体膜の原料膜として強誘電体膜を形成する。次に、前記強誘電体膜上に前記強誘電体キャパシタの上部電極の原料膜として上部電極膜を形成する。次いで、前記上部電極膜上に貴金属元素を含有するマスク密着膜を形成する。その後、前記マスク密着膜上にハードマスクを形成する。そして、前記ハードマスクを用いて前記上部電極膜及び前記強誘電体膜をエッチングする。
本発明によれば、ハードマスクを形成する際の剥がれ及びキャパシタの飛びを防止することができる。このため、微細化に好適なスタック構造の強誘電体キャパシタを高い歩留りで製造できる。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図３は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図４Ａ乃至図４Ｅは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、図４Ａ乃至図４Ｅは、ビット線３が延びる方向に垂直な断面を示す。また、図４Ａ乃至図４Ｅには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
次に、本発明の第１の実施形態について説明する。図４Ａ乃至図４Ｅは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。但し、図４Ａ乃至図４Ｅは、ビット線３が延びる方向に垂直な断面を示す。また、図４Ａ乃至図４Ｅには、１本のビット線（図１中のビット線３に相当）を共有する２個のＭＯＳトランジスタに相当する部分を図示する。
第１の実施形態では、先ず、図４Ａに示すように、シリコン基板等の半導体基板１１の表面にウェル１２を形成する。次いで、半導体基板１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域１３を形成する。続いて、ゲート絶縁膜１４、ゲート電極１５、キャップ膜１６、サイドウォール１７、ソース・ドレイン拡散層１８及びシリサイド層１９をウェル１２の表面に形成することにより、スイッチング素子としてＭＯＳトランジスタ２０を形成する。このＭＯＳトランジスタ２０が、図３におけるＭＯＳトランジスタ２に相当する。なお、各ＭＯＳトランジスタ２０には、ソース及びドレイン用に２個のソース・ドレイン拡散層１８を形成するが、その一方は、２個のＭＯＳトランジスタ２０間で共有させる。
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ２０を覆うようにして形成し、更に全面に層間絶縁膜としてＳｉＯ2膜２２を形成し、ＣＭＰ（化学機械的研磨）等によりＳｉＯ2膜２２を平坦化する。シリコン酸窒化膜２１は、ＳｉＯ2膜２２を形成する際のゲート絶縁膜１４等の水素劣化を防止するために形成されている。その後、各シリサイド層１９まで到達するコンタクトホールをＳｉＯ2膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内にグルー膜２３を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ２４を形成する。
続いて、図４Ｂに示すように、ＳｉＯ2膜２２上にＩｒ膜２５をスパッタリングにより形成する。このときの条件としては、例えば基板温度を５００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３５Ｐａとし、成膜時間を１７６秒間とする。この結果、厚さが２５０ｎｍ程度のＩｒ膜２５が得られる。
次に、Ｉｒ膜２５上にＩｒＯx膜２６をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を６０ｓｃｃｍとし、Ｏ2ガスの流量を６０ｓｃｃｍとし、チャンバ内の圧力を０．３７Ｐａとし、成膜時間を１０秒間とする。この結果、厚さが２８ｎｍ程度のＩｒＯx膜２６が得られる。
次いで、ＩｒＯx膜２６上にＰｔ膜２７をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．３８Ｐａとし、成膜時間を８秒間とする。この結果、厚さが１５ｎｍ程度のＰｔ膜２７が得られる。Ｐｔ膜２７の形成では、Ｐｔ膜２７と半導体基板（シリコン基板）１１とが直接接して反応することを防止するために、クランプリングを用いる。このため、半導体基板１１の縁部においては、Ｐｔ膜２７が形成されない部分が存在する。
その後、Ｐｔ膜２７上にＰｔＯx膜２８をスパッタリングにより形成する。このときの条件としては、例えば、基板温度を３５０℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を３６ｓｃｃｍとし、Ｏ2ガスの流量を１４４ｓｃｃｍとし、チャンバ内の圧力を６．２Ｐａとし、成膜時間を２２秒間とする。この結果、厚さが２５ｎｍ程度のＰｔＯx膜２８が形成される。なお、半導体基板１１の縁部においては、Ｐｔ膜２７が形成されない部分が存在するが、この部分では、ＩｒＯx膜２６上にＰｔＯx膜２８が形成される。
そして、ＰｔＯx膜２８上にＰｔ膜２９をスパッタリングにより形成する。このときの条件としては、例えば基板温度を１００℃とし、成膜パワを１ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、チャンバ内の圧力を０．４Ｐａとし、成膜時間を３２秒間とする。この結果、厚さが５０ｎｍ程度のＰｔ膜２９が形成される。
これらのＩｒ膜２５、ＩｒＯx膜２６、Ｐｔ膜２７、ＰｔＯx膜２８及びＰｔ膜２９からバリアメタル膜及び下部電極膜が構成される。
なお、Ｉｒ膜２５及びＩｒＯx膜２６は互いに同一のチャンバを用いて形成することができ、Ｐｔ膜２７、ＰｔＯx膜２８及びＰｔ膜２９は互いに同一のチャンバを用いて形成することができる。
次に、これらの膜に対して、例えば７５０℃でＡｒ雰囲気中の急速加熱処理を６０秒間施すことにより、Ｐｔ膜２７及び２９の結晶化を行う。
次いで、図４Ｃに示すように、Ｐｔ膜２９上にＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）膜３０をスパッタリングにより形成し、その結晶化アニールを行う。ＰＬＺＴ膜は、例えばＭＯＣＶＤ法により形成することもできるが、ＭＯＣＶＤ法を用いる場合には、下部電極の構成を変更することが望ましい。
その後、ＰＬＺＴ膜３０上に上部電極膜３１をスパッタリングにより形成する。上部電極膜３１は、例えば互いに組成の異なる２層のＩｒＯx膜から構成する。１層目のＩｒＯx膜の形成では、例えば基板温度を室温とし、成膜パワを２ｋＷとし、Ａｒガスの流量を１００ｓｃｃｍとし、Ｏ2ガスの流量を５９ｓｃｃｍとする。そして、１層目のＩｒＯx膜は、例えば５０ｎｍ程度とする。１層目のＩｒＯx膜を形成した後には、アニールを行い、その後、２層目のＩｒＯx膜を形成する。２層目のＩｒＯx膜は、例えば７５乃至１２５ｎｍ程度とする。
続いて、半導体基板（ウェハ）１１の背面（裏面）の洗浄を行う。
そして、上部電極膜３１上にＩｒ密着膜（マスク密着膜）３２をスパッタリングにより形成する。このときの条件としては、例えば基板温度を４００℃以上とし、Ａｒガスの流量を１００ｓｃｃｍとし、成膜パワを１ｋＷとし、成膜時間を７秒間とする。この結果、厚さが１０ｎｍ程度のＩｒ密着膜３２が形成される。また、Ｉｒ密着膜３２の形成に当たっては、半導体基板１１を４００℃に設定されたウェハステージ上に３０秒間保持した後、成膜を開始する。これは、基板温度を安定させるためである。
Ｉｒ密着膜３２を形成した後、図４Ｄに示すように、上部電極膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯx膜２８、Ｐｔ膜２７、ＩｒＯx膜２６及びＩｒ膜２５をパターニングする際にハードマスクとして用いるＴｉＮ膜３３及びＴＥＯＳ膜３４を順次形成する。ＴｉＮ膜３３は、例えば２００℃で形成し、その厚さは２００ｎｍ程度である。また、ＴＥＯＳ膜３４は、例えば３９０℃で形成し、その厚さは３９０ｎｍ程度である。
次に、ＴＥＯＳ膜３４及びＴｉＮ膜３３をパターニングすることにより、スタック型の強誘電体キャパシタを形成する予定の領域のみにハードマスクを形成する。
次いで、図４Ｅに示すように、ＴＥＯＳ膜３４及びＴｉＮ膜３３をハードマスクとして用いたパターニング及びエッチング技術を用いて、上部電極膜３１、ＰＬＺＴ膜３０、Ｐｔ膜２９、ＰｔＯx膜２８、Ｐｔ膜２７、ＩｒＯx膜２６及びＩｒ膜２５を一括して加工することにより、スタック構造の強誘電体キャパシタを形成する。この強誘電体キャパシタが、図３における強誘電体キャパシタ１に相当する。
その後、ハードマスク（ＴＥＯＳ膜３４及びＴｉＮ膜３３）を除去する。続いて、成膜やエッチングプロセス等によるＰＬＺＴ膜３０へのダメージを回復するために、回復アニールを施す。
次に、強誘電体キャパシタをプロセスダメージから保護する保護膜として、全面にアルミナ膜３５を形成する。次いで、層間絶縁膜３６を全面に形成し、この層間絶縁膜３６の平坦化をＣＭＰにより行う。
その後、パターニング及びエッチング技術を用いてＷプラグ２４まで到達するコンタクトホールを層間絶縁膜３６及びアルミナ膜３５に形成する。続いて、このコンタクトホール内にグルー膜３７を形成した後、Ｗ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３８を形成する。
次に、全面にＷ酸化防止絶縁膜（図示せず）を形成する。Ｗ酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用いる。そして、パターニング及びエッチング技術を用いて、Ｗ酸化防止絶縁膜及び層間絶縁膜３６に、Ｉｒ密着膜３２まで到達するコンタクトホールを形成する。続いて、エッチングによる損傷を回復させるためのアニールを施す。このアニールの後、Ｗ酸化防止絶縁膜をエッチバックにより除去する。
次に、下層のグルー膜３９、配線材料膜４０及び上層のグルー膜４１を順次堆積する。
次いで、グルー膜４１上に反射防止膜（図示せず）を形成し、レジスト膜（図示せず）を塗布する。その後、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、グルー膜４１、配線材料膜４０及びグルー膜３９をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を用いる。このようなエッチングにより、図４Ｅに示すように、所定の平面形状のグルー膜４１、配線材料膜４０及びグルー膜３９からなる配線４２が得られる。
その後、更に、層間絶縁膜４３の形成、グルー膜４４及びＷプラグ４５のコンタクトホールへの埋め込み及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、Ｉｒ密着膜３２を介して上部電極膜３１に接続された配線４２がプレート線に接続されるようにし、２個のＭＯＳトランジスタ２０により共有されたソース・ドレイン拡散層１８に接続された配線４２がビット線に接続されるようにする。ゲート電極１５については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１５がワード線に接続されるようにしてもよい。
このような第１の実施形態によれば、Ｉｒ密着膜３２を形成するに当たって半導体基板１１の温度を４００℃以上に保持している間に、背面の洗浄後に上部電極膜３１上に残留していた炭素がチャンバ内に放出される。このため、その後に形成されるＴｉＮ膜３３とＩｒ密着膜３２との間の密着性が高くなり、ＴｉＮ膜３３の剥がれが生じにくくなる。
また、Ｉｒ密着膜３２を形成する際には、Ｐｔ膜の形成で必要とされるクランプリングを用いる必要がないため、半導体基板１１の全面にわたってＩｒ密着膜３２が形成される。更に、Ｉｒ密着膜３２の成膜温度は４００℃であり、この温度で成膜されたＩｒ膜の内部応力は極めて低い。このため、既に形成されている各膜に作用する応力も低くなり、ＩｒＯx膜２６とＰｔＯx膜２８とが直接接していても、これらの間で剥がれは生じない。
実際に、本願発明者が第１の実施形態と同様にしてハードマスクを形成したところ、良好な結果が得られた。ここで、その内容について説明する。また、第１の実施形態（実施例Ｎｏ．１）との比較のために、次の実施例Ｎｏ．２及びＮｏ．３並びに比較例Ｎｏ．４及び５についても、実施例Ｎｏ．１と同様の評価を行った。
なお、実施例Ｎｏ．２では、背面洗浄を行った後に、２００℃で２分間、酸素雰囲気中でアッシング処理を行い、その後、ハードマスク（ＴＥＯＳ膜／ＴｉＮ膜）を形成した。
実施例Ｎｏ．３では、実施例Ｎｏ．２と同様にして、ＴｉＮ膜を形成した後、半導体基板１１の外縁から３ｍｍのリング状の部分を切断により除去した。続いて、ＴＥＯＳ膜を形成した。
比較例Ｎｏ．４では、背面洗浄を行った後に、そのままハードマスクを形成した。従来の方法と同様の方法である。
比較例Ｎｏ．５では、背面洗浄を行った後に、ＴｉＮ膜を形成し、高い成膜パワの下で成膜温度を３４０℃としてＴＥＯＳ膜を形成した。
そして、これらの試料に対して半導体基板（ウェハ）の中央部における剥がれ及び縁部における剥がれの発生状況を評価した。この結果を表１に示す。表１中の分母は試験を行った半導体基板の数であり、分子は剥がれが生じた半導体基板の数である。
表１に示すように、実施例Ｎｏ．１〜３では、中央部における剥がれが全く生じなかった。但し、実施例Ｎｏ．２では、縁部における剥がれが生じた。また、実施例Ｎｏ．３では、剥がれが抑制されているものの、実施例Ｎｏ．１と比較すると工程数が増加してしまう。
これらに対し、比較例Ｎｏ．４及び５では、中央部及び縁部において剥がれが生じた。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。但し、図５は、ビット線３が延びる方向に垂直な断面を示す。
次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。但し、図５は、ビット線３が延びる方向に垂直な断面を示す。
第２の実施形態では、先ず、図５に示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、全面にＩｒ膜を、例えば４００ｎｍの厚さで形成する。次いで、パターニング及びエッチング技術を用いてＩｒ膜をパターニングすることにより、選択的に、強誘電体キャパシタの下部電極に接続されるＷプラグ２４上にバリアメタル膜５１を形成する。
その後、Ｗプラグ２４の酸化を防止すると共に、後の工程で形成する下部電極膜、強誘電体膜及び上部電極膜をエッチングする際のエッチングストッパとなるＷ酸化防止膜５２を全面に形成し、その上に下部電極膜との密着性が高いキャパシタ密着膜５３を形成する。Ｗ酸化防止膜５２としては、例えば厚さが１００ｎｍ程度のＳｉＮ膜又はＳｉＯＮ膜を形成する。キャパシタ密着膜５３としては、例えば厚さが８００ｎｍ程度のＴＥＯＳ膜を形成する。
続いて、バリアメタル膜５１をストッパとするＣＭＰを行う。なお、キャパシタ密着膜５３も、Ｗプラグ２４の酸化の防止に寄与する。
そして、第１の実施形態と同様にして、Ｉｒ膜２５の形成以降の処理を行って、強誘電体キャパシタを有する強誘電体メモリを完成させる。但し、本実施形態では、Ｉｒ膜２５の下にバリアメタル膜５１が形成されているので、Ｉｒ膜２５の厚さは、第１の実施形態よりも薄く、例えば３０ｎｍとする。
このような第２の実施形態によれば、第１の実施形態と同様の効果が得られると共に、バリアメタル膜５１、Ｗ酸化防止膜５２及びキャパシタ密着膜５３の存在により、Ｗプラグ２４の酸化がより生じにくくなる。
実際に、本願発明者が第２の実施形態と同様にしてハードマスクを形成したところ、良好な結果が得られた。ここで、その内容について説明する。また、第２の実施形態（実施例Ｎｏ．１１）との比較のために、次の実施例Ｎｏ．１２及び比較例Ｎｏ．１３についても、実施例Ｎｏ．１１と同様の評価を行った。
なお、実施例Ｎｏ．１２では、背面洗浄を行った後に、２００℃で２分間、酸素雰囲気中でアッシング処理を行い、その後、ＴｉＮ膜を形成した。そして、実施例Ｎｏ．３と同様に、半導体基板１１の外縁から３ｍｍのリング状の部分を切断により除去した。続いて、ＴＥＯＳ膜を形成した。
比較例Ｎｏ．１３では、背面洗浄を行った後に、比較例Ｎｏ．４と同様に、そのままハードマスクを形成した。従来の方法と同様の方法である。
そして、これらの試料に対して半導体基板（ウェハ）の中央部における剥がれ及び縁部における剥がれの発生状況を評価した。この結果を表２に示す。表２中の分母は試験を行った半導体基板の数であり、分子は剥がれが生じた半導体基板の数である。
表２に示すように、実施例Ｎｏ．１１及び１２では、中央部における剥がれが全く生じなかった。但し、実施例Ｎｏ．１２では、剥がれが抑制されているものの、実施例Ｎｏ．１１と比較すると工程数が増加してしまう。
これらに対し、比較例Ｎｏ．１３では、中央部及び縁部において剥がれが生じた。
更に、実施例Ｎｏ．１１及び１２については、ハードマスクを用いた高温化でのエッチングを行った後、欠陥検査装置を用いた有効ショット内のキャパシタ飛びの検査、並びに光学顕微鏡を用いた有効ショット外のキャパシタ飛びの検査及びキャパシタ剥がれの検査を行った。この結果を表３に示す。表３中の分母は試験を行った半導体基板の数であり、分子は剥がれ又はキャパシタ飛びが生じた半導体基板の数である。ここで、キャパシタ飛びとは、キャパシタの上部電極又は強誘電体膜が完全に剥がれてなくなっていることをいう。また、キャパシタ剥がれの検査では、キャパシタを構成する膜のいずれかに部分的に生じた剥がれ（完全には剥がれていない。）の状況を観察した。更に、有効ショット外のキャパシタ飛びは、ハードマスクを構成するＴｉＮ膜を除去するためのウェット処理時に発生したものであり、キャパシタ剥がれはウェット処理前に発生したものである。また、有効ショット内とは、ウェハの中央部で所定の矩形の領域が確保された部分を示し、有効ショット外とは、ウェハの周辺部で所定の矩形の領域が確保されなかった部分を示す。なお、キャパシタ剥がれの検査対象は、平面視で一辺の長さが２００μｍのキャパシタである。
表３に示すように、実施例Ｎｏ．１１では、いずれの検査によっても不良が発生しなかった。一方、実施例Ｎｏ．１２では、ウェット処理前にキャパシタ剥がれた発生し、ウェット処理後に有効ショット外でのキャパシタ飛びが発生した。この結果から、Ｉｒ密着膜の形成が最も有効であることが判る。
更に、本願発明者は実施例Ｎｏ．１１及びＮｏ．１２について、下から第１層目の配線が形成された状態で、キャパシタのスイッチング特性の検査としてスイッチング電荷量Ｑｓｗの測定を行った。この測定では、スイッチング電圧を１．８Ｖ及び３．０Ｖとした。この結果を図６に示す。
図６に示すように、実施例Ｎｏ．１１では実施例Ｎｏ．１２よりも１μｍ／ｃｍ2程度高いスイッチング電荷量が得られた。このことから、Ｉｒ密着膜には触媒の副作用がないと考えられる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第１及び第２の実施形態は、本発明をスタック構造の強誘電体キャパシタに適用したものであるが、第３の実施形態は、本発明をプレーナ構造の強誘電体キャパシタに適用したものである。
次に、本発明の第３の実施形態について説明する。第１及び第２の実施形態は、本発明をスタック構造の強誘電体キャパシタに適用したものであるが、第３の実施形態は、本発明をプレーナ構造の強誘電体キャパシタに適用したものである。
プレーナ構造の強誘電体キャパシタでも、キャパシタ面積の増大を抑制するために、上部電極膜及び強誘電体膜の一括エッチングを行っている。この一括エッチングでは、一般に、単層のＴｉＮ膜、ＳｉＯＮ膜、ＳｉＮ膜又はＴＥＯＳ膜等がハードマスクとして使われている。このため、スタック構造の強誘電体キャパシタと同様に、ハードマスクを形成する時、一括エッチングを行った後、ハードマスクを除去する時等に、膜の剥がれやキャパシタの飛びが発生しやすい。
本実施形態は、このような課題を解決するものである。図７は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。但し、図７は、ビット線３が延びる方向に垂直な断面を示す。
第３の実施形態では、先ず、図７に示すように、第１の実施形態と同様に、ウェル１２の形成からＷプラグ２４の形成までの処理を行う。
次に、全面に下部電極密着膜及びＰｔ膜（図示せず）を順次形成する。下部電極密着膜及びＰｔ膜（下部電極膜）は、例えばスパッタ法により形成する。下部電極密着膜は、例えば２０℃で形成し、その厚さは２０ｎｍ程度である。また、Ｐｔ膜は、例えば１００℃で形成し、その厚さは１７５ｎｍ程度である。下部電極密着膜としては、例えばＴｉ膜、ＴｉＯx膜又はＡｌ2Ｏ3膜等を用いることができる。そして、下部電極密着膜及びＰｔ膜のパターニングを行うことにより、下部電極６１を形成する。
次いで、Ｐｔ膜（下部電極膜）上に強誘電体膜、例えばＰＬＺＴ膜（図示せず）をスパッタ法により形成する。その後、ＰＬＺＴ膜に対してＡｒ及びＯ2の雰囲気下で６００℃以上の加熱処理をＲＴＡ（Rapid Thermal Annealing）法で施す。この結果、強誘電体膜が結晶化すると共に、下部電極膜であるＰｔ膜が緻密化する。このため、Ｐｔ膜と強誘電体膜との間の界面近傍におけるＰｔとＯとの相互拡散が抑制される。
その後、結晶化した強誘電体膜上に、厚さが２００ｎｍ程度のＩｒＯ2からなる上部電極膜（図示せず）をスパッタ法により形成する。
続いて、半導体基板（ウェハ）１１の背面の洗浄を行う。
次に、上部電極膜上にＩｒ密着膜（図示せず）をスパッタ法により形成する。Ｉｒ密着膜は、例えば４００℃の基板温度で形成し、その厚さは１０ｎｍ程度である。そして、第１の実施形態と同様にして、一括エッチング用のハードマスクとして、ＴｉＮ膜及びＴＥＯＳ膜を順次形成する。そして、ＴｉＮ膜及びＴＥＯＳ膜のパターニングを行う。
次いで、上部電極膜及び強誘電体膜を一括エッチングすることにより、強誘電体膜からなるキャパシタ誘電体膜６２及びＰｔ膜からなる上部電極６３を形成する。そして、ハードマスクを除去する。その後、回復アニール（６５０℃、６０分間、酸素雰囲気中）を施す。
そして、第１の実施形態と同様にして、アルミナ膜３５の形成以降の処理を行って、強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第３の実施形態によれば、プレーナ構造の強誘電体キャパシタを製造する場合であっても、ハードマスクの剥がれを防止することができる。
なお、マスク密着膜は、Ｉｒ膜に限定されるものではなく、例えばＲｕ膜、Ｒｈ膜、Ｐｄ膜等を用いてもよく、またこれらの元素の酸化膜を用いてもよい。
また、上部電極膜及び下部電極膜の材料も限定されない。上部電極膜としては、例えばＩｒ、Ｒｕ、Ｐｔ、Ｒｈ、Ｐｄの酸化膜を用いてもよく、また、このような酸化膜の積層体を用いてもよい。更に、これらの酸化膜の上にＳｒＲｕＯ3膜が形成されて構成された積層体を用いてもよい。
更に、一括エッチング時の温度は常温又は高温とすることが好ましい。
また、ハードマスクの一部として、ＴｉＮ膜の代わりにＴｉ膜を用いてもよい。
更に、強誘電体膜としては、ＰＬＺＴ膜の他に、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜、ＰＺＴ膜にＣａ、Ｓｒ、Ｓｉ等を微量添加した膜等のペロブスカイト構造の化合物膜や、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等のＢｉ層状系構造の化合物膜を用いてもよい。更に、強誘電体膜の形成方法は特に限定されるものではなく、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等により強誘電体膜を形成することができる。
以上詳述したように、本発明によれば、ハードマスクを形成する際の剥がれ及びキャパシタの飛びを防止することができる。このため、微細化に好適なスタック構造の強誘電体キャパシタを高い歩留りで製造できる。
Claims (19)
- 半導体基板の上方に、強誘電体キャパシタのキャパシタ誘電体膜の原料膜として強誘電体膜を形成する工程と、
前記強誘電体膜上に前記強誘電体キャパシタの上部電極の原料膜として上部電極膜を形成する工程と、
前記上部電極膜上に貴金属元素を含有するマスク密着膜を形成する工程と、
前記マスク密着膜上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記上部電極膜及び前記強誘電体膜をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記上部電極膜を形成する工程と前記マスク密着膜を形成する工程との間に、前記半導体基板の裏面を洗浄する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記マスク密着膜を形成する工程は、前記半導体基板を４００℃以上に加熱する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記マスク密着膜を形成する工程は、前記半導体基板を４００℃以上に加熱する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記強誘電体膜を形成する工程の前に、前記半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜として下部電極膜を形成する工程を有し、
前記強誘電体膜を前記下部電極膜上に形成することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記強誘電体膜を形成する工程の前に、前記半導体基板の上方に、強誘電体キャパシタの下部電極の原料膜として下部電極膜を形成する工程を有し、
前記強誘電体膜を前記下部電極膜上に形成することを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記上部電極膜及び前記強誘電体膜をエッチングする工程において、前記ハードマスクを用いて前記下部電極膜をもエッチングすることを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記上部電極膜及び前記強誘電体膜をエッチングする工程において、前記ハードマスクを用いて前記下部電極膜をもエッチングすることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記マスク密着膜として、Ｉｒ膜、Ｒｕ膜、Ｒｈ膜及びＰｄ膜からなる群から選択された一の膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記マスク密着膜として、Ｉｒ、Ｒｕ、Ｒｈ及びＰｄからなる群から選択された一の元素の酸化膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ハードマスクを形成する工程は、
前記マスク密着膜上にＴｉ膜又はＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜上にテトラ・エチル・オルソ・シリケート膜を形成する工程と、
前記Ｔｉ膜及び前記テトラ・エチル・オルソ・シリケート膜をパターニングする工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記ハードマスクを形成する工程は、
前記マスク密着膜上にＴｉ膜又はＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜上にテトラ・エチル・オルソ・シリケート膜を形成する工程と、
前記Ｔｉ膜及び前記テトラ・エチル・オルソ・シリケート膜をパターニングする工程と、
を有することを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記上部電極膜として、貴金属の酸化物を含有する導電膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記上部電極膜として、貴金属の酸化物を含有する導電膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記貴金属の酸化物としてＩｒ、Ｒｕ、Ｐｔ、Ｒｈ及びＰｄからなる群から選択された一の元素の酸化物を用いることを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記貴金属の酸化物としてＩｒ、Ｒｕ、Ｐｔ、Ｒｈ及びＰｄからなる群から選択された一の元素の酸化物を用いることを特徴とする請求項１４に記載の半導体装置の製造方法。
- 前記強誘電体膜として、ペロブスカイト構造の化合物膜又はＢｉ層状系構造の化合物膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記強誘電体膜として、ペロブスカイト構造の化合物膜又はＢｉ層状構造の化合物膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
- 半導体基板の上方に、強誘電体キャパシタのキャパシタ誘電体膜の原料膜として強誘電体膜を形成する工程と、
前記強誘電体膜上に前記強誘電体キャパシタの上部電極の原料膜として上部電極膜を形成する工程と、
前記半導体基板を４００℃以上に加熱する工程と、
前記上部電極膜上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記上部電極膜及び前記強誘電体膜をエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2003/004748 WO2004093193A1 (ja) | 2003-04-15 | 2003-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004093193A1 true JPWO2004093193A1 (ja) | 2006-07-06 |
| JP4901105B2 JP4901105B2 (ja) | 2012-03-21 |
Family
ID=33193221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004570870A Expired - Fee Related JP4901105B2 (ja) | 2003-04-15 | 2003-04-15 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7390678B2 (ja) |
| JP (1) | JP4901105B2 (ja) |
| CN (1) | CN100559592C (ja) |
| WO (1) | WO2004093193A1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496886B1 (ko) * | 2003-02-28 | 2005-06-23 | 삼성전자주식회사 | 확장된 플레이트 전극을 갖는 강유전체 기억소자 및 그제조방법 |
| KR100725690B1 (ko) * | 2003-07-08 | 2007-06-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| JP2005116756A (ja) * | 2003-10-07 | 2005-04-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP4308691B2 (ja) * | 2004-03-19 | 2009-08-05 | 富士通マイクロエレクトロニクス株式会社 | 半導体基板および半導体基板の製造方法 |
| JPWO2006103779A1 (ja) * | 2005-03-30 | 2008-09-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2006344684A (ja) * | 2005-06-07 | 2006-12-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2006134663A1 (ja) | 2005-06-17 | 2006-12-21 | Fujitsu Limited | 半導体装置及びその製造方法 |
| US7727897B2 (en) * | 2005-08-30 | 2010-06-01 | Sharp Laboratories Of America, Inc. | Method of etching a TE/PCMO stack using an etch stop layer |
| JP4954898B2 (ja) * | 2005-12-08 | 2012-06-20 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP4791191B2 (ja) * | 2006-01-24 | 2011-10-12 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2008124330A (ja) * | 2006-11-14 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP5109395B2 (ja) * | 2007-02-14 | 2012-12-26 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US7968506B2 (en) * | 2008-09-03 | 2011-06-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wet cleaning stripping of etch residue after trench and via opening formation in dual damascene process |
| JP5295740B2 (ja) | 2008-12-04 | 2013-09-18 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| CN103811409B (zh) * | 2012-11-12 | 2016-04-20 | 中微半导体设备(上海)有限公司 | 一种增强低介电材料对TiN硬掩模刻蚀选择性的方法 |
| JP2015149354A (ja) | 2014-02-05 | 2015-08-20 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US9147689B1 (en) | 2014-04-16 | 2015-09-29 | Micron Technology, Inc. | Methods of forming ferroelectric capacitors |
| KR20160133031A (ko) * | 2015-05-11 | 2016-11-22 | 에스케이하이닉스 주식회사 | 캐패시터를 포함하는 반도체장치 및 그 제조 방법 |
| US9876018B2 (en) | 2015-12-03 | 2018-01-23 | Micron Technology, Inc. | Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material |
| US11476260B2 (en) | 2019-02-27 | 2022-10-18 | Kepler Computing Inc. | High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor |
| US10847201B2 (en) * | 2019-02-27 | 2020-11-24 | Kepler Computing Inc. | High-density low voltage non-volatile differential memory bit-cell with shared plate line |
| US11744081B1 (en) | 2021-05-07 | 2023-08-29 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer which is part of a bottom electrode, and method of forming such |
| US11527277B1 (en) | 2021-06-04 | 2022-12-13 | Kepler Computing Inc. | High-density low voltage ferroelectric memory bit-cell |
| US11997853B1 (en) | 2022-03-07 | 2024-05-28 | Kepler Computing Inc. | 1TnC memory bit-cell having stacked and folded planar capacitors with lateral offset |
| US11741428B1 (en) | 2022-12-23 | 2023-08-29 | Kepler Computing Inc. | Iterative monetization of process development of non-linear polar material and devices |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789320A (en) * | 1996-04-23 | 1998-08-04 | International Business Machines Corporation | Plating of noble metal electrodes for DRAM and FRAM |
| TW345723B (en) * | 1996-07-09 | 1998-11-21 | Hitachi Ltd | Semiconductor memory and process for producing the same |
| ATE533178T1 (de) * | 1998-09-09 | 2011-11-15 | Texas Instruments Inc | Integrierter schaltkreis mit kondensator und diesbezügliches herstellungsverfahren |
| KR20000042395A (ko) | 1998-12-24 | 2000-07-15 | 김영환 | 상부전극의 축소를 방지할 수 있는 캐패시터 제조 방법 |
| US6635528B2 (en) * | 1999-12-22 | 2003-10-21 | Texas Instruments Incorporated | Method of planarizing a conductive plug situated under a ferroelectric capacitor |
| US6485988B2 (en) * | 1999-12-22 | 2002-11-26 | Texas Instruments Incorporated | Hydrogen-free contact etch for ferroelectric capacitor formation |
| US6548343B1 (en) * | 1999-12-22 | 2003-04-15 | Agilent Technologies Texas Instruments Incorporated | Method of fabricating a ferroelectric memory cell |
| US6495413B2 (en) * | 2001-02-28 | 2002-12-17 | Ramtron International Corporation | Structure for masking integrated capacitors of particular utility for ferroelectric memory integrated circuits |
| JP4428500B2 (ja) * | 2001-07-13 | 2010-03-10 | 富士通マイクロエレクトロニクス株式会社 | 容量素子及びその製造方法 |
| JP2003059906A (ja) * | 2001-07-31 | 2003-02-28 | Applied Materials Inc | エッチング方法およびキャパシタを形成する方法 |
| JP2003059905A (ja) * | 2001-07-31 | 2003-02-28 | Applied Materials Inc | エッチング方法、キャパシタの製造方法、および半導体装置 |
| JP2003133292A (ja) * | 2001-10-29 | 2003-05-09 | Applied Materials Inc | エッチング方法及びキャパシタ形成方法 |
| US6773930B2 (en) * | 2001-12-31 | 2004-08-10 | Texas Instruments Incorporated | Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier |
| US6828161B2 (en) * | 2001-12-31 | 2004-12-07 | Texas Instruments Incorporated | Method of forming an FeRAM having a multi-layer hard mask and patterning thereof |
| US6713342B2 (en) * | 2001-12-31 | 2004-03-30 | Texas Instruments Incorporated | FeRAM sidewall diffusion barrier etch |
| JP4368085B2 (ja) * | 2002-01-08 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2003257942A (ja) * | 2002-02-28 | 2003-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6876021B2 (en) * | 2002-11-25 | 2005-04-05 | Texas Instruments Incorporated | Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier |
-
2003
- 2003-04-15 CN CNB038247593A patent/CN100559592C/zh not_active Expired - Fee Related
- 2003-04-15 WO PCT/JP2003/004748 patent/WO2004093193A1/ja active Application Filing
- 2003-04-15 JP JP2004570870A patent/JP4901105B2/ja not_active Expired - Fee Related
-
2005
- 2005-03-31 US US11/094,820 patent/US7390678B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1695248A (zh) | 2005-11-09 |
| WO2004093193A1 (ja) | 2004-10-28 |
| US20050244988A1 (en) | 2005-11-03 |
| US7390678B2 (en) | 2008-06-24 |
| JP4901105B2 (ja) | 2012-03-21 |
| CN100559592C (zh) | 2009-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4901105B2 (ja) | 半導体装置の製造方法 | |
| JP4838811B2 (ja) | 強誘電性キャパシタ積層エッチ・クリーニング | |
| JP3331334B2 (ja) | 半導体装置の製造方法 | |
| JP4785030B2 (ja) | 半導体装置とその製造方法 | |
| JP4954898B2 (ja) | 半導体装置 | |
| JP2007165350A (ja) | 半導体装置の製造方法 | |
| JP2005183842A (ja) | 半導体装置の製造方法 | |
| JP4930371B2 (ja) | 半導体装置及びその製造方法 | |
| US7960227B2 (en) | Manufacturing method of semiconductor device | |
| JP2002280523A (ja) | 半導体記憶装置とその製造方法 | |
| JP5168273B2 (ja) | 半導体装置とその製造方法 | |
| JP4580284B2 (ja) | 強誘電体素子の製造方法 | |
| JP2004079675A (ja) | 半導体装置及びその製造方法 | |
| JP4579236B2 (ja) | 半導体装置の製造方法 | |
| JP5556059B2 (ja) | 半導体装置の製造方法 | |
| KR100732026B1 (ko) | 반도체 장치의 제조 방법 | |
| JP5202846B2 (ja) | 半導体装置及びその製造方法 | |
| KR100949107B1 (ko) | 반도체 장치의 제조 방법 | |
| JP4787152B2 (ja) | 半導体装置及びその製造方法 | |
| JP4649899B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR100698866B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2009152295A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090414 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111117 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111227 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4901105 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150113 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |