CN1695248A - 半导体器件的制造方法 - Google Patents
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Abstract
本发明涉及一种半导体装置的制造方法。在形成PLZT膜(30)作为电容器电介质膜的原料膜之后，在PLZT膜(30)上形成上部电极膜(31)。上部电极膜(31)由相互组成不同的2层IrOx膜构成。接着进行对半导体基板(11)的背面的清洗。而且、在上部电极膜(31)上形成Ir粘合膜(32)。此时基板温度在400℃或400℃以上。然后，依次形成作为硬质掩模的TiN膜以及TEOS膜。在这样的方法中，为了形成Ir粘合膜(32)将半导体基板(11)的温度保持在400℃或 400℃以上，所以使背面清洗之后残留在上部电极膜(31)上的碳元素排放到处理室内。由此，提高了之后形成的TiN膜和Ir粘合膜(32)之间的粘附性，使得TiN膜不易发生剥离。
Description
技术领域
本发明涉及适于使用集中蚀刻的强电介质电容器的制造的半导体装置的制造方法。
背景技术
强电介质存储器(FeRAM)是利用强电介质的磁滞特性来存储信息的。强电介质存储器中，在每个存储单元上设置有强电介质电容器，该电容器具有强电介质膜作为1对电极之间的电容器电介质膜。在强电介质中，根据施加在电极之间的电压产生极化，即使去除了施加电压，仍然残留有自发极化。此外，如果施加电压的极性翻转，自发极化的极性也发生翻转。因此，可以根据检测出的自发极化来读取信息。
即使对于强电介质存储器，也和其他的半导体设备一样，需要减小单元面积。强电介质存储器的结构上主要分为，平面结构和叠式结构，叠式结构比平面结构的单元面积小。叠式结构是、在每个单元上设置的场效应晶体管的漏极上形成的插头的正上方形成电容器的结构。换句话说、在W插头的正上方依次叠层形成阻挡金属膜，下部电极，强电介质膜以及上部电极。
阻挡金属膜承担着抑制来自上层的向W插头的氧的扩散的任务。作为阻挡金属膜的材料可以使用TiN，Ir，IrO2，Pt以及SRO(SrRuO3)的组合。但是，在阻挡金属膜的材料中，由于多按其原样使用还能起到下部电极的功能，所以不能将阻挡金属膜和下部电极进行明确的区分。作为使阻挡金属膜和下部电极膜合适的结构，有这样的结构，即、将Ir膜，IrO2膜，Pt膜，PtO膜以及Pt膜依次叠层的结构。
为了对应于设备的微小化的要求，优选使得构成电容器的各个膜的侧面没有倾斜的，以接近垂直的形状进行蚀刻的技术方案。作为这样的蚀刻方法，有：对各个膜集中蚀刻的方法，对上部电极膜和强电介质膜进行集中蚀刻的方法。
为了利用集中蚀刻形成叠式结构的强电介质电容器，需要采用硬质掩模的蚀刻方式。这是因为有机系列的抗蚀掩模和强电介质膜之间的选择性很低。
作为在集中蚀刻中采用的硬质掩模的材料，广泛采用：SiO2，SiN以及TiN等。这些当中，由于TiN在使用将氧添加到卤素中的气体所进行的蚀刻中，几乎不被蚀刻，所以适合作为形成强电介质电容器的时候的蚀刻用掩模材料。
然而，在使用将氧添加到卤素中的气体所进行的蚀刻中，在进行强电介质膜的蚀刻的时候显著的降低了蚀刻率。由此，在进行强电介质膜的蚀刻时，使用上述的气体从生产率方面来看，并不优选。
与此相反，在TiN膜上形成用SiO2膜形成的叠层结构的硬质掩模，用SiO2膜作为掩模直到对强电介质膜进行蚀刻，如果在下部电极膜的蚀刻中用TiN膜作为掩模，则生产率高。
而且，在将构成强电介质电容器的各个膜进行叠层之后，为了除去在形成接触孔等的时候所形成的有机系抗蚀膜的残渣，需要对晶片的背面(内表面)进行清洗。
然而，在进行采用上述那样的叠层结构的硬质掩模的集中蚀刻的场合，即使生产率高，在形成TEOS(四乙基正硅酸盐(tetra ethyl ortho silicate))时，在晶片的整个面的范围内产生上部电极膜和硬质掩模之间的剥离，在晶片的边缘部中的下部电极膜以及阻挡金属膜内也产生剥离。
此外，在进行集中蚀刻的时候和除去硬质掩模的时候，还容易产生电容器的归零。即、构成电容器的上部电极，电容器电介质膜等没有完全被剥离。
另一方面、在特开2001-135798号公报中公开了一种，为通过在形成金属配线之后的热处理来抑制强电介质电容器的特性劣化，在与上部电极连接的配线层中采用了金属硅酸盐层的结构。这种结构中，作为上部电极，使用IrOx膜以及Ir膜的叠层体。此外，为了进行电容器元件的制造，对上部电极膜用平板印刷法(抗蚀掩模)以及干性蚀刻法进行图形成形，之后，再对强电介质膜以及下部电极膜用平板印刷法以及干性蚀刻法进行图形成形。
然而，这样的在先的制造方法中，没有对上部电极膜，强电介质膜以及下部电极膜进行集中蚀刻，就是进行了集中蚀刻，也仍然需要硬质掩模。由此，没有解决上述那样的剥落的问题。
专利文件1
特开2001-135798号公报
发明内容
本发明的目的在于提供一种可以抑制膜的剥离的半导体器件的制造方法。
本申请发明人对在过去的制造方法中产生剥离的原因进行了调查，在清洗晶片的背面(内表面)之后，在上部电极膜上仍然残留有碳，这些碳构成该原因，在晶片的中央部的上部电极膜和硬质掩模之间能够发现产生了剥离。此外，本申请发明人，还发现：在晶片的边缘部中，存在将PtOx膜和IrOx膜直接连接的部分，如果在制造途中该部分中有比较大的应力作用，则会从该部分发生剥离。
比如：本申请发明人对进行背面清洗的2种静片用TDS(升温脱离气体分光法：Thermal Desertion Spectroscopy)进行分析。此时，对一个晶片，在背面清洗之后，在200℃的氧气环境中进行30秒钟的灰化处理(ashing)，据比进行分析，对另一个晶片，并不进行上述的灰化处理的进行分析。分析的结果如图1A以及图1B所示。图1A是表示分子量为28的物质(CO以及C2H2等)的分析结果的曲线，图1B是表示分子量为44的物质(CO2等)的分析结果的曲线。图1A以及图1B中的◆是表示进行了灰化处理的晶片的结果，■是表示没有进行灰化处理的晶片的结果。
在没有进行灰化处理的晶片中，如图1A以及图1B所示、在350℃附近明确出现含有碳的气体的脱出高峰。与此相反、在进行了灰化处理的晶片中，如图1A以及图1B所示，几乎没有出现含有碳的气体的脱出高峰。这样的事实表明，在进行对背面清洗之后，在晶片的表面仍然残留有碳。
此外，本申请发明人，用扫描型电子显微镜(SEM)对晶片的周边部的剖面进行了观察。图2A以及图2B是表示晶片的周边部的剖面的SEM照片的图。在下部电极以及电容器电介质膜中，在IrOx膜和PtO膜的边界处产生剥离。此外，在上部电极和硬质掩模中，上部电极IrOx膜和构成硬质掩模的TiN膜之间的边界面中产生剥离。
如图2A以及图2B所示，在热氧化膜(SiO2膜)(FOX)上形成IrOx膜(厚度：200nm)，而且还在其上形成TiN膜以及TEOS膜作为硬质掩模的场合，在周边部中的热氧化膜和IrOx膜之间的边界面上产生剥离。据认这是由于不仅IrOx膜和TiN膜之间的粘合性低，而且在周边部的IrOx膜的厚度还薄到40nm具有比较强的应力作用的原因。
本申请是基于这样的试验结果和认识而做出的发明。
本发明的半导体器件的制造方法中，在半导体基板的上方，形成强电介质膜作为强电介质电容器的电容器电介质膜的原料膜。然后、在上述强电介质膜上形成上部电极膜作为上述强电介质电容器的上部电极的原料膜。接着、在上述上部电极膜上形成含有贵金属元素的掩模粘合膜。之后，在上述掩模粘合膜上形成硬质掩模。而且、利用上述硬质掩模对上述上部电极膜以及上述强电介质膜进行蚀刻。
附图说明
图1A是表示对分子量28的物质的分析结果的曲线，图1B是表示对分子量44的物质的分析结果的曲线。
图2A以及图2B是表示晶片的周边部的剖面的SEM照片的图。
图3是表示用本发明的实施方式的方法制造的强电介质存储器(半导体器件)的存储单元布局的结构的电路图。
图4A以及图4E是按照工序顺序来表示本发明的实施方式的强电介质存储器(半导体器件)的制造方法的剖面图。
图5是表示本发明的第2实施方式的强电介质存储器(半导体器件)的制造方法的剖面图。
图6是表示开关特性的检查结果的图。
图7是表示本发明的第3实施方式的强电介质存储器(半导体器件)的制造方法的剖面图。
具体实施方式
下面，对本发明的实施方式，参照附图进行具体的说明。图3是表示用本发明的实施方式的方法制造的强电介质存储器(半导体器件)的存储单元布局的结构的电路图。
该存储单元布局中，设置有在一个方向上延伸的多条位线3，以及在垂直于位线3延伸的方向延伸的多条字线4以及板线5。此外，将多个本实施方式中的强电介质存储器的存储单元配置成阵列状，使得与这些位线3、字线4以及板线5构成的格子匹配。在各个存储单元中，设置强电介质电容器1以及MOS晶体管2。
MOS晶体管2的栅极与字线4连接。此外、MOS晶体管2的一方的源极、漏极与位线3连接、其它的源极、漏极与强电介质电容器1的一方电极连接。而且、强点介质电容器1的其他的电极与板线5连接。而且、各个字线4以及板线5被与其延伸方向在同一个方向上设置的多个MOS晶体管2所共有。同样的、各个位线3，被与其延伸方向在一个方向上设置的多个MOS晶体管2所共有。字线4以及板线5延伸的方向、和位线3延伸的方向分别被称为行方向、列方向。
在这样结构的强电介质存储器的存储单元阵列中，根据设置在强电介质电容器1上的强电介质膜的极化状态，存储数据。
(第1实施方式)
接着，对本发明的第1实施方式进行说明。图4A至图4E是按照工序顺序来表示本发明的实施方式的强电介质存储器(半导体器件)的制造方法的剖面图。但是，图4A至图4E表示与位线3延伸的方向垂直的剖面。此外、在图4A至图4E中，图示了等同于共有1条位线(相当于图1中的位线3)的2个MOS晶体管的部分。
在第1实施方式中，首先、如图4A所示，在硅基板等的半导体基板11的表面上形成坑12。接着、在半导体基板11的表面上，比如用STI(shallowtrench isolation)形成元件分离区域13。然后、在坑12的表面上形成栅极绝缘膜14，栅电极15，罩膜16，侧坑17，源极、漏极扩散层18以及硅酸化物层19，通过该方式，形成MOS晶体管2作为开关元件。该MOS晶体管20，相当于图3的MOS晶体管2。而且、虽然在各个MOS晶体管20中，形成源极以及漏极用的2个源极、漏极扩散层18，但是也可以在2个MOS晶体管20之间共有。
接着、在整个表面上形成硅氧氮化膜21将MOS晶体管20覆盖，而且在整个表面上形成SiO2膜22作为层间绝缘膜，用CMP(化学机械研磨)等方式使得SiO2膜22平坦化。形成硅氧氮化膜21是为了防止在形成SiO2膜22的时候的栅极绝缘膜14等的氢劣化。之后、在SiO2膜22以及硅氧氮化膜21上形成达到各个硅酸盐层19的接触孔，通过该方式、使得插头接触部开口。而且、在接触孔内形成胶膜23之后，比如用CVD法掩埋W膜，并进行CMP来进行平坦化，通过该方式，形成W插头24。
接着、如图4B所示，在SiO2膜22上用溅射法形成Ir膜25。此时的条件比如可以是：基板温度为500℃、成膜功率为1kW、Ar气体流量为100sccm、室内的压力为0.35Pa，成膜时间为176秒钟。结果、得到厚度为250nm程度的Ir膜25。
接着、在Ir膜25上用溅射法形成IrOx膜26。此时的条件比如可以是：基板温度为50℃、成膜功率为1kW、Ar气体流量为60sccm、O2气体的流量为60sccm，室内的压力为0.37Pa，成膜时间为10秒钟。结果、得到厚度为28nm程度的IrOx膜26。
接着、在IrOx膜26上用溅射法形成Pt膜27。此时的条件比如可以是：基板温度为350℃、成膜功率为1kW、Ar气体流量为100sccm、室内的压力为0.38Pa，成膜时间为8秒钟。结果、得到厚度为15nm程度的Pt膜27。在Pt膜27的形成中，为了防止Pt膜27和半导体基板(硅基板)11之间的直接接触引起的反应，使用了固紧部件(clamping)。由此，在半导体基板11的边缘部中，存在没有形成Pt膜27的部分。
之后、在Pt膜27上用溅射法形成PtOx膜28。此时的条件比如可以是：基板温度为350℃、成膜功率为1kW、Ar气体流量为36sccm、O2气体的流量为144sccm，室内的压力为6.2Pa，成膜时间为22秒钟。结果、形成厚度为25nm程度的PtOx膜28。而且、在半导体基板11的边缘部中，虽然存在没有形成Pt膜27的部分，但是在该部分中，在IrOx膜26上形成PtOx膜28。
而且、在PtOx膜28上用溅射法形成Pt膜29。此时的条件比如可以是：基板温度为100℃、成膜功率为1kW、Ar气体流量为100sccm、室内的压力为0.4Pa，成膜时间为32秒钟。结果、得到厚度为50nm程度的Pt膜29。
用这些Ir膜25，IrOx膜26，Pt膜27，PtOx膜28以及Pt膜29构成阻挡金属膜以及下部电极膜。
而且，Ir膜25以及IrOx膜26彼此可以用同一个室形成，Pt膜27，PtOx膜28以及Pt膜29可以彼此用同一个室形成。
接着、对这些膜，比如在750℃的Ar气体环境中进行60秒钟的急速加热处理，通过该方式，进行Pt膜27以及29的结晶化。
接着、如图4C所示，在Pt膜29上用溅射法形成PLZT((Pb，La)(Zr，Ti)O3)膜30，并进行其结晶化退火。PLZT膜，虽然可以用比如MOCVD法来形成，但是最好在使用MOCVD法的场合改变下部电极的结构。
之后、在PLZT膜30上用溅射法形成上部电极膜31。上部电极膜31比如由相互组成不同的2层IrOx膜构成。第1层IrOx膜的形成中，比如可以使得：基板温度为室温，成膜功率为2kW，Ar气体的流量为100sccm，O2气体的流量为59sccm。而且，第1层IrOx膜比如为50nm厚。在形成第1层IrOx膜之后，进行退火，之后，再形成第2层IrOx膜。第2层IrOx膜，比如为75到125nm厚。
接着，进行半导体基板(晶片)11的背面(内表面)清洗。
而且，在上部电极膜31上用溅射法形成Ir粘合膜(掩模粘合膜)32。此时的条件比如可以是：基板温度为400℃或400℃以上，Ar气体的流量为100sccm，成膜功率为1kW，成膜时间为7秒钟。结果，形成厚度为10nm的Ir粘合膜32。此外、为了形成Ir粘合膜32，将半导体基板11在设定为400℃的晶片台上保持30秒钟之后，开始成膜。而这是为了稳定基板温度。
在形成Ir粘合膜32之后，如图4D所示，形成TiN膜33以及TEOS膜34，该两个膜在对上部电极膜31，PLZT膜30，Pt膜29，PtOx膜28，Pt膜27，IrOx膜26以及Ir膜25进行图形成形的时候用作硬质掩模。TiN膜33，比如在200℃下形成，其厚度为200nm。此外，TEOS膜34，比如在390℃下形成，其厚度为390nm。
接着、对TEOS膜34以及TiN膜33进行图形成形，通过该方法，仅在形成了叠式型强电介质电容器的预定区域中形成硬质掩模。
然后、如图4E所示，采用将TEOS膜34以及TiN膜33作为硬质掩模使用的图形成形以及蚀刻技术，对上部电极膜31、PLZT膜30，Pt膜29，PtOx膜28，Pt膜27，IrOx膜26以及Ir膜25进行集中加工，通过该方法，形成叠式结构的强电介质电容器。该强电介质电容器相当于图3的强电介质电容器1。
之后、去除硬质掩模(TEOS膜34以及TiN膜33)。接着、为了恢复由成膜和蚀刻处理等导致的对PLZT膜30的伤害，施行恢复退火处理。
接着，将整个面上形成铝膜35作为保护强电介质电容器以避免处理伤害的保护膜。接着，在整个面上形成层间绝缘膜，并进行CMP来使得该层间绝缘膜36平坦化。
之后、采用图形成形以及蚀刻技术在层间绝缘膜36以及铝膜35上形成到达W插头24的接触孔。接着、在该接触孔内形成胶膜37之后，掩埋W膜，并进行CMP来平坦化，通过该方式，形成W插头38.
然后，在整个面上形成W氧化防止绝缘膜(未图示)。作为W氧化防止绝缘膜，比如可以使用SiON膜。而且、采用图形成形以及蚀刻技术，在W氧化防止绝缘膜以及层间绝缘膜36上，形成达到Ir粘合膜32的接触孔。接着、进行用于恢复蚀刻导致的损伤的退火处理。该退火处理之后，用后蚀刻方法除去W氧化防止绝缘膜。
然后、依次叠层形成下层的胶膜39，配线材料膜40以及上层的胶膜41。
接着、在胶膜40上形成反射防止膜(未图示)，涂布抗蚀膜(未图示)。之后、加工抗蚀膜使得其与配线图形匹配，将加工后的抗蚀膜作为掩模，对反射防止膜，胶膜41，配线材料膜40以及胶膜39进行蚀刻。作为反射防止膜，比如可以使用SiON膜。用这样的蚀刻，如图4E所示，得到由胶膜41、配线材料膜40以及胶膜39构成的具有预定平面形状的配线42。
之后，另外进行层间绝缘膜43的形成、胶膜44以及将W插头45向接触孔的掩埋以及从下进行第2层以后的配线的形成。然后形成例如由TEOS膜以及SiN膜构成的覆膜，并由此完成具有强电介质电容器的强电介质存储器。而且，在形成上层配线的时候，使得通过Ir粘合膜32与上部电极膜31连接的配线42与板线连接，并使得与2个MOS晶体管20所共有的源极、漏极扩散层连接的配线42与位线连接。对于栅电极15，其自身可以作为字线，此外，也可以在上层配线中，将栅电极15与字线连接。
根据这样的第1实施方式，为了形成Ir粘合膜32将半导体基板11的温度保持在400℃或400℃以上，所以背面清洗之后残留在上部电极膜31上的碳元素被排放到处理室内。由此，提高了之后形成的TiN膜和Ir粘合膜32之间的粘附性，使得TiN膜33不易发生剥离。
此外，在形成Ir粘合膜32的时候，由于不需要使用在Pt膜的形成中所需的固紧部件，所以在半导体基板11的整个面上形成Ir粘合膜32。另外、Ir粘合膜32的成膜温度为400℃，在该温度下成膜的Ir膜的内部应力非常低。由此，也降低了已经形成的各个膜上作用的应力，即使IrOx膜26和PtOx膜28直接接触，在它们之间也不会产生剥离。
实际上、本申请发明人在形成与实施方式相同的硬质掩模的场合下，得到了良好的结果。这里，对其内容进行说明。此外、为了与第1实施方式(实施例No.1)进行比较，对下面的实施例No.2以及No.3还有比较例No.4以及5，都进行与实施例No.1相同的评价。
而且，在实施例No.2中，在进行背面清洗之后，在200℃下2分钟的时间内，在氧气环境中进行灰化处理，之后、形成硬质掩模(TEOS膜/TiN膜)。
在实施例No.3中、在与实施例No.2相同地形成TiN膜之后，从半导体基板11的外边缘用切断的方法除去3mm的环状的部分。接着、形成TEOS膜。
在比较例No.4中，在进行背面清洗之后，就这么形成硬质掩模。是用与在先技术相同的方法。
在比较例No.5中，在进行背面清洗之后，形成TiN膜，在高成膜功率下把成膜温度变成340℃形成TEOS膜。
而且、对这些材料的在半导体基板(晶片)的中央部的剥离以及在边缘部的剥离的产生状况进行评价。其结果在表1中示出。表1中的分母是进行试验的半导体基板的数量，分子是产生了剥离的半导体基板的数量。
如表1所示、在实施例No.1～3中，完全没有产生中央部的剥离。但是在实施例No.2中，在边缘部产生了剥离。此外，在实施例No.3中，虽然抑制了剥离，但是与实施例No.1比较增加了工序数量。
与此相反，在比较例No.4以及5中，在中央部以及边缘部都产生了剥离。
(第2实施方式)
下面，对本发明的第2实施方式进行说明。图5是表示本发明的第2实施方式的强电介质存储器(半导体器件)的制造方法的剖面图。但是、图5是表示垂直于位线3延伸的方向的剖面。
第2实施方式中，首先如图5所示，与第1实施方式相同进行从坑12的形成到W插头24的形成的处理。
接着，在整个面上形成比如400nm厚的Ir膜。接着利用图形成形以及蚀刻技术对Ir膜进行图形成形，通过该方式选择性地在与强电介质电容器的下部电极连接的W插头24上形成阻挡金属膜51。
之后，在防止W插头24的氧化的同时，在整个面上形成作为在对由后面的工序中形成的下部电极膜，强电介质膜以及上部电极膜进行蚀刻时的蚀刻截止层的W氧化防止膜52，然后在其上形成与下部电极膜的粘附性很高的电容器粘合膜53。作为W氧化防止膜52，比如可以形成厚度100nm的SiN膜或者SiON膜。作为电容器粘合膜53，可以形成比如厚度为800nm的TEOS膜。
接着、将阻挡金属膜51作为截止层进行CMP。而且、电容器粘合膜53也对W插头的氧化的防止有一定贡献。
而且、与第1实施方式相同地进行Ir膜25的形成之后的处理，完成具有强电介质电容器的强电介质存储器。但是、在本实施方式中，由于在Ir膜25的下面形成阻挡金属膜51的原因，Ir膜25的厚度可以比第1实施方式薄，比如为30nm。
根据这样的第2实施方式，可以得到与第1实施方式同样的效果，并且由于阻挡金属膜51，W氧化防止膜52以及电容器粘合膜53的存在，而不容易产生W插头24的氧化。
实际上、本申请发明人在形成与第2实施方式相同的硬质掩模的场合下，得到了良好的结果。这里，对其内容进行说明。此外、为了与第2实施方式(实施例No.11)之间的比较，对下面的实施例No.12以及实施例No.13，也进行与实施例No.11相同的评价。
而且，在实施例No.12中，在进行背面清洗之后，在200℃下2分钟的时间内，进行在氧气环境中的灰化处理，之后形成TiN膜。而且、用与实施例No.3相同地切断的方法从半导体基板11的外边缘除去3mm的环状的部分。接着、形成TEOS膜。
在比较例No.13中，在进行背面清洗之后，与比较例No.4相同地按原样形成硬质掩模。是与在先技术相同的方法。
而且、对这些材料的半导体基板(晶片)的中央部的剥离和边缘部的剥离的产生状况进行评价。其结果在表2中示出。表2中的分母是进行试验的半导体基板的数量，分子是产生剥离的半导体基板的数量。
如表2所示、在实施例No.11以及12中，完全没有产生中央部的剥离。但是在实施例No.12中，虽然抑制了剥离的产生，但是与实施例No.11相比较增加了工序数量。
与此相反，在比较例No.13中，在中央部以及边缘部都产生了剥离。
另外，对于实施例No.11以及12，利用硬质掩模进行在高温下蚀刻之后，进行利用缺陷检测装置的有效拍照(shot)区域内的电容器归零的检查，以及利用光学显微镜的有效拍照区域之外的电容器归零以及电容器剥离的检查。其结果在表3中示出。表3中的分母是进行试验的半导体基板的数量，分子是产生剥离或者电容器归零的半导体基板的数量。这里，电容器归零就是电容器的上部电极或者强电介质膜没有被完全剥离的意思。此外、在电容器剥离的检查中，观察的是构成电容器的膜的任何一部分中产生的剥离(没有完全产生剥离)的状况。另外、在有效拍照区域之外的电容器归零、是在用于除去构成硬质掩模的TiN膜的湿性处理时产生的，电容器剥离是在湿性处理之前产生的。此外、有效拍照区域之内、表示在晶片的中央部中预定的矩形区域所确保的部分，有效拍照区域之外、表示在晶片的周边部中预定的矩形区域没有确定的部分。而且、电容器剥离的检查对象，是从平面上看来一边的长度为200微米的电容器。
如表3所示、在实施例No.11中，任何一种检查都没有产生不良状况。另一方面，在实施例No.12中，在进行湿性处理之前产生了电容器剥离，在进行了湿性处理之后，在有效拍照区域之外产生了电容器归零。根据该结果，可以判断Ir粘合膜的形成是最有效的。
另外，本申请发明人对实施例No.11以及No.12，在从下形成第1层配线的状态下，进行开关电荷量Qsw的测量来作为电容器的开关特性的检查。在该测量中，开关电压为1.8v以及3.0v。其结果在图6中示出。
如图6所示、在实施例No.11中得到比实施例No.12高1微米/cm2程度的开关电荷量。根据该情况，可知在Ir粘合膜中没有催化剂的副作用。
(第3实施方式)
接着，对本发明的第3实施方式进行说明。第1以及第2实施方式，是本发明适用于叠式结构的强电介质电容器的实施方式，第3实施方式是本发明适用与平面结构的强电介质电容器的实施方式。
即使是平面结构的强电介质电容器、也为了抑制电容器面积的增大而进行对上部电极膜以及强电介质膜的集中蚀刻。该集中蚀刻中，通常将单层的TiN膜，SiON膜，SiN膜或者TEOS膜等作为硬质掩模使用。由此、在与叠式结构的强电介质电容器相同地形成硬质掩模时进行集中蚀刻，之后在除去硬质掩模的时等，容易产生膜的剥离和电容器的归零。
本实施方式是解决这样的主题的实施方式。图7是表示本发明的第3实施方式的强电介质存储器(半导体器件)的制造方法的剖面图。但是、图7表示的是垂直于位线3延伸的方向的剖面。
在第3实施方式中，首先如图7所示、与第1实施方式相同地进行从坑12的形成到W插头24的形成的处理。
然后在整个面上依次形成下部电极粘合膜以及Pt膜(未图示)。下部电极粘合膜以及Pt膜(下部电极膜)比如用溅射法形成。下部电极粘合膜比如在20℃下形成，其厚度在20nm的程度。此外、Pt膜，比如在100℃下形成，其厚度为175nm的程度。作为下部电极粘合膜，比如可以使用Ti膜、TiOx膜或者Al2O3膜等等。而且、通过对下部电极粘合膜以及Pt膜进行图形成形，形成下部电极61。
然后、在Pt膜(下部电极膜)上用溅射法形成强电介质膜，比如PLZT膜(未图示)。之后、对PLZT膜在Ar气体以及O2气体环境下用RTA(Rapid ThermalAnnealing)方法进行600℃以上的加热处理。结果，在使得强电介质膜结晶化的同时，使得下部电极膜Pt膜致密化。由此、抑制了在Pt膜和强电介质膜之间的界面附近的Pt和O之间的相互扩散。
之后、在结晶化的强电介质膜上用溅射法形成由厚度为200nm程度的IrO2构成的上部电极膜(未图示)。
接着、进行半导体基板(晶片)11的背面的清洗。
然后，用溅射法在上部电极膜上形成Ir粘合膜(未图示)。Ir粘合膜，比如在400℃的基板温度下形成，其厚度为10nm。而且，与第1实施方式相同地作为集中蚀刻用的硬质掩模，依次形成TiN膜以及TEOS膜。而且、进行对TiN膜以及TEOS膜的图形成形。
接着、通过对上部电极膜以及强电介质膜进行集中蚀刻，形成由强电介质膜构成的电容器电介质膜62以及由Pt膜构成的上部电极63。并且、除去硬质掩模。之后、进行恢复退火处理(650℃、60分钟、氧气环境中)。
而且与第1实施方式相同地进行铝膜35的形成之后的处理，完成具有强电介质电容器的强电介质存储器。
根据这样的第3实施方式，即使是制造平面结构的强电介质电容器的场合，也可以防止硬质掩模的剥离。
而且、掩模粘合膜，并不限于Tr膜，比如还可以使用Ru膜，Rh膜，Pd膜等等，此外还可以使用这些元素的氧化膜。
此外，上部电极膜以及下部电极膜的材料也没有限定。作为上部电极膜可以使用比如：Ir，Ru，Pt，Rh，Pd的氧化膜，此外，还可以使用这样的氧化膜的叠层体。另外、还可以使用具有在这些氧化膜的上面形成有SrRuO3膜的结构的叠层体。
另外，集中蚀刻的时候的温度优选为常温或者高温。
此外、作为硬质掩模的一部分，还可以使用Ti膜来代替TiN膜。
另外、作为强电介质膜，除了PLZT膜之外、还可以使用PZT(P-b(Zr，Ti)O3)膜、在PZT膜中添加了微量的Ca、Sr、Si等的膜的钙钛矿型晶格结构的化合物膜和SBT(SrBi2Ta2O9)等的Bi层状系结构的化合物膜。另外、强电介质膜的形成方法并没有特别的限定，可以用溶胶与凝胶状态相互转换法、溅射法、MOCVD法等来形成强电介质膜。
工业实用性
如上所述，根据本发明、可以防止在形成硬质掩模的时候的剥离以及电容器的归零。由此可以高生产率地制造适于精密化的叠式结构的强电介质电容器。
表1
| 试验材料 | 中央部的剥离 | 边缘部的剥离 |
| 实施例No.1 | 0/40 | 0/40 |
| 实施例No.2 | 0/10 | 10/10 |
| 实施例No.3 | 0/7 | 0/7 |
| 实施例No.4 | 40/40 | 40/40 |
| 实施例No.5 | 4/13 | 2/13 |
表2
| 试验材料 | 中央部的剥离 | 边缘部的剥离 |
| 实施例No.11 | 0/40 | 0/40 |
| 实施例No.12 | 0/7 | 0/7 |
| 实施例No.13 | 30/30 | 30/30 |
表3
| 试验材料 | 缺陷检查装置 | 光学显微镜 | |
| 有效拍照区域内的电容器归零 | 有效拍照区域外的电容器归零 | 电容器的剥离 | |
| 实施例No.11 | 0/2 | 0/2 | 0/4 |
| 实施例No.12 | 0/2 | 1/1 | 3/3 |
Claims (19)
1.一种半导体器件的制造方法，其特征在于，具有：
在半导体基板的上方形成强电介质膜作为强电介质电容器的电容器电介质膜的原料膜的工序，
在上述强电介质膜上形成上部电极膜作为上述强电介质电容器的上部电极的原料膜的工序，
在上述上部电极膜上形成含有贵金属元素的掩模粘合膜的工序，
在上述掩模粘合膜上形成硬质掩模的工序，
利用上述硬质掩模对上述上部电极膜以及上述强电介质膜进行蚀刻的工序。
2.如权利要求1所述半导体器件的制造方法，其特征在于：在形成上述上部电极膜的工序与形成上述掩模粘合膜的工序之间，具有清洗上述半导体器件的内表面的工序。
3.如权利要求1所述的半导体器件的制造方法，其特征在于：形成上述掩模粘合膜的工序具有将上述半导体基板加热到400℃或400℃以上的工序。
4.如权利要求2所述的半导体器件的制造方法，其特征在于：形成上述掩模粘合膜的工序具有将上述半导体基板加热到400℃或400℃以上的工序。
5.如权利要求1所述的半导体器件的制造方法，其特征在于：
在形成上述强电介质膜的工序之前，具有在上述半导体基板的上方形成下部电极膜作为强电介质电容器的下部电极的原料膜的工序，
将上述强电介质膜形成在上述下部电极膜上。
6.如权利要求2所述的半导体器件的制造方法，其特征在于：
在形成上述强电介质膜的工序之前，具有在上述半导体基板的上方形成下部电极膜作为强电介质电容器的下部电极的原料膜的工序，
将上述强电介质膜形成在上述下部电极膜上。
7.如权利要求5所述的半导体器件的制造方法，其特征在于：在对上述上部电极膜以及上述强电介质膜进行蚀刻的工序中，利用上述硬质掩模对上述下部电极膜也进行蚀刻。
8.如权利要求6所述的半导体器件的制造方法，其特征在于：在对上述上部电极膜以及上述强电介质膜进行蚀刻的工序中，利用上述硬质掩模对上述下部电极膜也进行蚀刻。
9.如权利要求1所述的半导体器件的制造方法，其特征在于：形成从Ir膜、Ru膜、Rh膜以及Pd膜构成的组中选择的一种膜，作为上述掩模粘合膜。
10.如权利要求1所述的半导体器件的制造方法，其特征在于：形成从Ir、Ru、Rh以及Pd构成的组中选择的一种元素的氧化膜，作为上述掩模粘合膜。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，具有：
形成上述硬质掩模的工序，
在上述掩模粘合膜上形成Ti膜或者TiN膜的工序，
在上述TiN膜上形成四乙基正硅酸盐膜的工序，
对上述Ti膜和上述四乙基正硅酸盐膜进行图形成形的工序。
12.如权利要求2所述的半导体器件的制造方法，其特征在于，具有：
形成上述硬质掩模的工序，
在上述掩模粘合膜上形成Ti膜或者TiN膜的工序，
在上述TiN膜上形成四乙基正硅酸盐膜的工序，
对上述Ti膜和上述四乙基正硅酸盐膜进行图形成形的工序。
13.如权利要求1所述的半导体器件的制造方法，其特征在于：形成含有贵金属的氧化物的导电膜作为上述上部电极膜。
14.如权利要求2所述的半导体器件的制造方法，其特征在于：形成含有贵金属的氧化物的导电膜作为上述上部电极膜。
15.如权利要求13所述的半导体器件的制造方法，其特征在于：利用从Ir、Ru、Pt、Rh以及Pd构成的组中选择的一种元素的氧化物作为上述贵金属的氧化物。
16.如权利要求14所述的半导体器件的制造方法，其特征在于：利用从Ir、Ru、Pt、Rh以及Pd构成的组中选择的一种元素的氧化物作为上述贵金属的氧化物。
17.如权利要求1所述的半导体装置的制造方法，其特征在于：形成钙钛矿型晶格结构的化合物膜或者Bi层状系结构的化合物膜作为上述强电介质膜。
18.如权利要求2所述的半导体装置的制造方法，其特征在于：形成钙钛矿型晶格结构的化合物膜或者Bi层状系结构的化合物膜作为上述强电介质膜。
19.一种半导体器件的制造方法，其特征在于，具有：
在半导体基板的上方形成强电介质膜作为强电介质电容器的电容器电介质膜的原料膜的工序，
在上述强电介质膜上形成上部电极膜作为上述强电介质电容器的上部电极的原料膜的工序，
将上述半导体基板加热到400℃或400℃以上的工序，
在上述上部电极膜上形成硬质掩模的工序，
利用上述硬质掩模对上述上部电极膜以及上述强电介质膜进行蚀刻的工序。
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