CN1242484C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，其中该半导体器件包括形成在半导体衬底上方的第一绝缘层，形成在第一绝缘层上、并具有将除接触区外的区域分为两侧的缝隙的单元板线路，形成在位于缝隙两侧的单元板线路上、并具有在缝隙上方的空隙的电容器介电层，以及形成在缝隙两侧电容器介电层上在一列中的多个电容器上部电极。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更确切地说涉及具有电容器的半导体器件及其制造方法。
背景技术
作为一种能在切断电源后存储信息的非易失性存储器，具有铁电物质的铁电随机存取存储器(FeRAM)是已知的。FeRAM具有这样的结构，其利用铁电物质的磁滞特性来存储信息，并能在低功耗下执行高速的操作。因此，可以预期它今后的发展将远远超过作为能被多次重写的非易失性存储器。
例如，在FeRAM的存储单元中，有1T1C型，其使用一个晶体管和一个电容器来存储一位信息；和2T2C型，其使用两个晶体管和两个电容器来存储一位信息。与2T2C型存储单元相比，1T1C型存储单元的单元面积能减少一半。
FeRAM存储单元的电容器具有这样的结构，例如，多个上部电极以一定间隔形成在称为单元板(cell plate)的带状下部电极上方，铁电层被放置在上部电极和下部电极之间。单元板作为多个电容器的公共下部电极。在这种情况下，一个上部电极、其下面的铁电层以及单元板构成一个电容器。
关于电容器的连接，在专利申请公开(KOKAI)平5-129156中阐述为，通过公共地形成两个电容器的上部电极或下部电极来形成串联或并联形式的电容器。更确切地说，在专利申请公开(KOKAI)平5-129156中阐述为，在一个下部电极上形成两个PZT铁电薄膜，然后上部电极被连接到这些PZT铁电薄膜上。
与此同时，在现有技术中，如果在一个单元板上形成四个或更多个上部电极，它们是形成在一列中的。但是，它们可以形成在两列中。
关于在一个单元板上两列中形成多个上部电极的方法，考虑如下步骤：
图1A到1D是示出了在一个单元板上在两列中形成上部电极的步骤的平面图。图2A到2D是示出了在一个单元板上在两列中形成上部电极的步骤的、沿图1A中的I-I线剖开的截面图。
首先，如图1A和图2A所示，第一导电薄膜102、铁电薄膜103和第二导电薄膜104依次形成在层间绝缘薄膜101上。然后，通过使用第一抗蚀剂图案(未示出)对第二导电薄膜104进行图案化，沿单元板的形成区域在两列中形成四个或更多上部电极104a、104b。然后，将抗蚀剂涂敷在上部电极104a、104b和铁电薄膜103上，再然后进行曝光/显影。这样，第二抗蚀剂图案105形成在除单元板接触区外的单元板形成区域中。在这种情况下，位于单元板形成区域两侧的双列的上部电极104a、104b的侧面被形成为基本上与第二抗蚀剂图案105的两个侧面重合。
然后，如图1B和图2B所示，使用第二抗蚀剂图案105作为掩模对铁电薄膜103进行蚀刻。然后，去除第二抗蚀剂图案105。
然后，如图1C和图2C所示，将抗蚀剂涂敷在上部电极104a、104b，铁电薄膜103以及第一导电薄膜102上。然后，通过曝光/显影该抗蚀剂形成选择性地覆盖整个单元板形成区域的第三抗蚀剂图案106。
然后，如图1D和图2D所示，通过使用第三抗蚀剂图案106作为掩模蚀刻第一导电薄膜102，形成单元板(下部电极)102a。然后，去除第三抗蚀剂图案106。
根据上述的电容器形成步骤，如果图1A和图2A中所示的第二抗蚀剂图案105从理想位置偏离至右侧或左侧，因为当铁电薄膜103被蚀刻时在两列中对齐的上部电极104a、104b的一侧边被蚀刻，所以有可能左边上部电极104a的面积不同于右边上部电极104b的面积。类似地，如果图1C和图2C中所示的第三抗蚀剂图案106偏离至右侧和左侧中任何一侧，有可能左边上部电极104a的面积不同于右边上部电极104b的面积。
上部电极104a、104b面积的变化是导致存储单元区中多个电容器的电容不均一的原因，这种不均一将影响到该器件的操作余量(operatingmargin)。特别是，在1T1C型FeRAM中，因为“1”和“0”是通过将存储单元的电容器和标准电容器进行比较来读取，独立的电容器性质的这种变化带来严重的问题。
发明内容
本发明的一个目的是提供一种能够减少在一个单元板线路(line)上多个列中形成的多个上部电极的面积变化的半导体器件，以及其制造方法。
根据本发明的一个方面，提供一种半导体器件，包括：第一绝缘层，形成在半导体衬底上方；单元板线路，形成在第一绝缘层上方，并具有将除接触区外的区域分为两侧的缝隙(slit)；电容器介电层，形成在缝隙两侧单元板线路上，并具有在缝隙上方的空隙；多个电容器上部电极，在缝隙两侧形成在电容器介电层上的一列中。
根据本发明的另一个方面，提供了一种制造半导体器件方法，包括如下步骤：在半导体衬底上方形成第一绝缘层；在第一绝缘层上方依次形成第一导电层、介电层以及第二导电层；通过对第二导电层图案化，形成多个电容器上部电极，这些上部电极以一定间隔对齐在多列中；形成第一掩模，该第一掩模在多列中的电容器上部电极之间具有一定空隙，并分别在上方通过多列中的多个电容器上部电极；通过蚀刻没有被第一掩模所覆盖的区域的介电层，形成在多列之间具有空隙的电容器介电层；去除第一掩模；在电容器上部电极、电容器介电层和第一导电层上形成第二掩模，该第二掩模在多列中的电容器上部电极之间具有一定空隙，并通过一接触区结合；通过蚀刻没有被第二掩模覆盖的区域的第一导电层，在接触区下方形成电容器下部电极，该电容器下部电极具有被电连接到外部连线上的接触区；以及去除第二掩模。
根据本发明，提供了一种单元板线路，在其中除被连接到连线或销的接触区外的区域(电容器形成区域)被缝隙分为多列，然后在单元板线路区域中在缝隙的两侧分别形成电容器介电层，然后在单元板线路缝隙两侧的电容器介电层上在一列中分别形成多个电容器上部电极。在这种情况下，在单元板线路缝隙上的电容器介电层中形成空隙(clearance)(缝隙)。在这样的电容器形成步骤中，在电容器上部电极被形成后，电容器介电层被图案化，然后电容器下部电极被形成。
这样的单元板线路通过使用具有缝隙的掩模对导电薄膜进行图案化被形成，该缝隙位于对应于多列电容器上部电极之间的区域的位置。类似地，通过使用具有空隙(缝隙)的掩模对介电薄膜进行图案化，形成电容器介电层中的空隙(缝隙)，该掩模具有的空隙(缝隙)位于对应于在多列电容器上部电极之间的区域的位置。
所以，即使这样的掩模从预定位置向左方和右方中的一个方向偏离，所有上部电极在与这样的偏离相反的一侧从掩模的外围或缝隙露出以具有相同的面积。结果是，即使从掩模露出的多个上部电极的部分被蚀刻，也可以使得多个上部电极的面积相等。
在这种情况下，提供给掩模的缝隙(空隙)的宽度被定为不造成相互列之间的多个上部电极面积的差异的值。
附图说明
图1A到1D是示出了在板电极上在两列中形成电容器的步骤的平面图；
图2A到2D是示出了在板电极上在两列中形成电容器的步骤的截面图；
图3A到3H是示出了根据本发明的实施例形成半导体器件存储单元的电容器的步骤的平面图；
图4A到4J是示出了根据本发明的实施例形成半导体器件存储单元的电容器的步骤的截面图；
图5A到5F是示出了根据本发明的实施例形成半导体器件的存储单元的晶体管及其外围结构的步骤的截面图；
图6A是示出了当在根据本发明实施例的半导体器件存储单元的铁电层图案中造成位置偏离时，电容器上部电极和电容器介电层之间的位置关系的平面图，图6B是对应于图6A的截面图；
图7A是示出了当在根据本发明实施例的半导体器件的存储单元的第一导电层的图案和电容器铁电层的图案中相同方向上造成位置偏离时，位置关系的平面图，图7B是对应于图7A的截面图；和
图8A是示出了当在根据本发明实施例的半导体器件的存储单元的第一导电层的图案和电容器铁电层的图案中相反方向上造成位置偏离时，位置关系的平面图，图8B是对应于图8A的截面图。
具体实施方式
将参照以下的附图，解释本发明的一个实施例。
图3A到3H是示出了根据本发明的实施例形成半导体器件存储单元的电容器的步骤的平面图。图4A到4J是示出了根据本发明的实施例形成半导体器件的存储单元的电容器的步骤的截面图。图5A到5F是示出了根据本发明的实施例形成半导体器件的存储单元的晶体管及其外围结构的步骤的截面图。
在这个例子中，图4A到4J是沿图3A中的II-II线剖开的截面图，而图5A到5F是沿图3A中的III-III线剖开的截面图。
接下来，将在下文中解释直到形成图3A、图4A和图5A所示的结构所需的步骤。
首先，通过硅局部氧化(LOCOS)(Local Oxidation Silicon)方法，在p型硅(半导体)衬底1的表面上形成元素隔离绝缘层2。在这种情况下，对于元素隔离绝缘层2，除通过LOCOS方法形成的硅氧化层外，可以使用浅槽隔离(STI)(Shallow Trench Isolation)结构。在一定范围内形成元素隔离绝缘层2以围绕在硅衬底1的存储单元区域中的预定的活性区域3(晶体管形成区域)。
活性区域3的平面形状几乎是一个矩形。沿宽约为2.3μm的带状单元板线路形成区域的两侧，以一定间隔形成多个活性区域3。多个单元板线路形成区域以一定距离几乎平行地排列。
然后，通过对硅衬底1的表面进行热氧化，形成用作活性区域3上的栅绝缘层4的氧化硅层。
然后，在元素隔离绝缘层2和栅绝缘层4上依次形成多晶硅或非晶硅层以及硅化钨层。然后，通过光刻法将硅层和硅化钨层图案化为预定的形状。这样，在活性区域3上形成栅极5a、5b。在存储单元区域，两个栅极5a、5b以一定间隔几乎平行地形成在活性区域3上。这些栅极5a、5b延伸到元素隔离绝缘层2上作为字线WL。例如，字线WL的延伸方向被设定在与单元板线路形成区域的延伸方向相交的方向上。
然后，通过将n型杂质离子注入到在栅极5a、5b两侧的活性区域3中，形成作为n-沟道MOS晶体管T1、T2的源极/漏极的第一到第三n型杂质扩散区域7a、7b、7c。位于活性区域3中央的第二n型杂质扩散区域7b被电连接到后面描述的位线上。另外，位于活性区域3的两端侧的第一和第三n型杂质扩散区域7a、7c被电连接到后面描述的电容器上。
然后，在硅衬底1、元素隔离绝缘层2和栅极5a、5b上形成绝缘层。然后，通过回蚀(etching back)绝缘层，在栅极5a、5b的两侧部分留下了侧壁绝缘层6。关于绝缘层，例如，使用了由CVD方法形成的氧化硅(SiO2)。在这个例子中，在图3A到3H中，侧壁绝缘层6从图示中被省略了。
然后，通过使用在活性区域3上的栅极5a、5b和侧壁绝缘层6作为掩模，n型杂质被离子注入到n型杂质扩散区域7a到7c。于是，n型杂质扩散区域7a到7c具有LDD结构。
因此，完成了具有第一和第二n型杂质扩散区域7a、7b和栅极5a的第一n-MOS晶体管T1的形成，以及具有第二和第三n型杂质扩散区域7b、7c和栅极5b的第二n-MOS晶体管T2的形成。
然后，如图4A和图5A所示，通过等离子CVD方法，在硅衬底1上形成用于覆盖n-MOS晶体管T1和T2的覆盖绝缘层10。关于覆盖绝缘层10，例如，使用了硅氧化氮(SiON)层。
然后，通过使用正硅酸乙脂(TEOS)的等离子CVD方法，在覆盖绝缘层10上生长厚度约为1.0μm的二氧化硅(SiO2)层。于是，该二氧化硅层被用作第一层间绝缘层11。
然后，作为第一层间绝缘层11的致密化过程，第一层间绝缘层11在大气压下氮气气氛中，700℃下退火30分钟。然后，通过化学机械抛光(CMP)方法对第一层间绝缘层11的上表面进行抛光以平面化。
在这个例子中，在图3A中，在比元素隔离绝缘层2更高位置上形成的绝缘层被从图示中省略了。
接下来，将在下文解释直到形成图3B、图4B和图5B所示的结构所需的步骤。
首先，在第一层间绝缘层11上依次形成作为第一导电层12的钛层和铂(Pt)层。该钛层和铂(Pt)层通过直流(DC)溅镀方法形成。在这个例子中，钛层的厚度被设定为约10到30nm，铂层的厚度被设定为约100到300nm。在这个例子中，对于第一导电层12，可以由铱、钌、氧化钌、氧化铱、钌酸锶(SrRuO3)等其中的任何一种形成。
然后，通过RF溅镀方法，在第一导电层12上形成作为铁电层13的厚为100到300nm的钛锆酸铅(PZT，Pb(Zr1-xTix)O3)层。关于形成铁电层13的方法，除上述方法外，还有金属有机沉淀(MOD)方法、金属有机CVD(MOCVD)方法、溶胶-凝胶方法等。同样地，关于铁电层13的材料，除PZT外，可以使用如锆酸铅镧钙锶(PLCSZT)、钛锆酸铅镧(PLZT)等的PZT基材料，如SrBi2Ta2O9(SBT，Y1)、SrBi2(Ta，Nb)2O9(SBTN，YZ)等的双层状结构化合物，和其他金属氧化物铁电物质。
然后，作为构成铁电层13的PZT层的结晶化过程，在氧气气氛中、650到850℃的温度下，进行快速热退火(RTA)30到120秒钟。例如，在700℃的温度下，进行退火60秒钟。
然后，通过溅镀方法，在铁电层13上形成作为第二导电层14的厚为100到300nm的氧化铱(IrO2)层。在这个例子中，可以使用铂或铱酸锶(SRO)作为第二导电层14。
如上所述，第一导电层12和第二导电层14是由重金属或重金属氧化物制成的。
接下来，依次对第二导电层14、铁电层13和第一导电层12进行图案化。
首先，在第二导电层14上涂敷抗蚀剂。通过曝光/显影抗蚀剂，以一定间隔在单元板线路形成区域中形成被用来形成上部电极的多个第一抗蚀剂图案15。该第一抗蚀剂图案15具有宽为1.0μm、长为1.7μm的平面形状，并沿单元板线路形成区域的长度方向在两列中形成多个，如四个或更多。例如，在第一抗蚀剂图案15之间的间隔被设定为0.3μm。
到连线的接触区被包含在单元板线路形成区域中，但是第一抗蚀剂图案15并不形成在该接触区上。即，除接触区外的单元板线路形成区域，作为电容器形成区域。
然后，对在没有被第一抗蚀剂图案15所覆盖的区域中的第二导电层14进行蚀刻。这样，在多个第一抗蚀剂图案15下方留下的第二导电层14被用作电容器上部电极14a、14b。上部电极14a、14b形成在单元板线路形成区域中左右两侧的两列中。
例如，关于在这种情况下的蚀刻条件，使用了电感耦合的等离子体蚀刻设备，氯气(Cl2)和氩气(Ar)分别以20ml/mm和30ml/mm被输入到蚀刻气氛中，蚀刻设备中的真空度被设定为0.7帕。此外，加载硅衬底1到其上的晶片台的温度被设定为25℃，源功率被设定为1400W，偏压功率被设定为800W。在这种情况下，该源功率是13.56MHz的高频电源，被施加到电感耦合的等离子体蚀刻设备的天线线圈上。同样地，偏压功率是400kHz的高频电源，被施加到晶片台上。
然后，如图3C和图4C所示，当第一抗蚀剂图案15被去除时，上部电极14a、14b显现出来。
然后，如图3D和图4D所示，在上部电极14a、14b和铁电层13上涂敷抗蚀剂，然后将抗蚀剂进行曝光/显影。于是，在单元板线路形成区域，形成了第二抗蚀剂图案16a，其在上方通过了在靠近一侧(图中的左侧)的一列中对齐的上部电极14a，以及第三抗蚀剂图案16b，其在上方通过了在靠近另一侧(图中的右侧)的一列中对齐的上部电极14b。在第二抗蚀剂图案16a和第三抗蚀剂图案16b之间给出了空隙(或缝隙)16s。
在这种情况下，第二和第三抗蚀剂图案16a和16b是形成在除接触区外的单元板线路形成区域中的分隔开的图案。但是这样的抗蚀剂图案可以具有几乎U-形的平面形状，其在单元板线路形成区域的接触区的一部分处相互耦合。
然后，在没有被第二和第三抗蚀剂图案16a和16b所覆盖的区域中，对铁电层13进行蚀刻。例如，铁电层13的蚀刻条件被设定为与第二导电层14蚀刻条件相同。在这种情况下，在完成对铁电层13的蚀刻后，可以进行过蚀刻(over-etching)。
于是，在第二和第三抗蚀剂图案16a和16b下方留下的铁电层13的图案被用作电容器介电层13a，13b。空隙(缝隙)13s形成在左和右介电层13a、13b之间。
然后，如图3E和图4E所示，去除第二和第三抗蚀剂图案16a和16b。在单元板线路形成区域，形成了左侧介电层13a，其在下方通过在左侧一列中的多个上部电极14a，以及右侧介电层13b，其在下方通过在右侧一列中的多个上部电极14b。
然后，如图3F和图4F所示，在上部电极14a、14b，介电层13a、13b以及第一导电层12上涂敷抗蚀剂。通过曝光/显影抗蚀剂，形成了具有用于覆盖单元板线路形成区域的形状的第四抗蚀剂图案17。
在第四抗蚀剂图案17之间形成缝隙17s，其将除接触区外的单元板线路形成区域的电容器形成区域分为左和右两部分，并具有0.3μm的宽度。第一导电层12从缝隙17s露出。定位第四抗蚀剂图案17以把缝隙17s放在左一列中对齐的多个上部电极14a和在右一列中对齐的多个上部电极14b之间合适的位置上。
然后，对没有被第四抗蚀剂图案17覆盖的区域中的第一导电层12进行蚀刻。于是，在第四抗蚀剂图案17下方被留下的第一导电层12作为起到电容器下部电极作用的单元板线路12a。例如，在这种情况下的蚀刻条件被设定为与第一导电层12的蚀刻条件相同。此外，过蚀刻被进行到与第一导电层12的蚀刻时间相同的程度。
然后，如图3G和图4G所示，去除第四抗蚀剂图案17。以这种方式显现出来的下部电极12a具有在上部电极14a、14b和介电层13a、13b下方通过的各自的形状，并具有从介电层13a、13b突出的接触区12c。此外，在左介电层13a和右介电层13b之间形成缝隙12s。
这样，在存储单元区域，一个电容器Q1(Q2)由一个上部电极14a(14b)、介电层13a(13b)和下部电极12a组成。换句话说，在单元板线路形成区域形成的电容器Q1(Q2)与上部电极14a、14b一样多。
在通过上述步骤如图5C所示形成电容器Q1(Q2)的情形下，在晶体管T1、T2上方，去除第一导电层12、铁电层13和第二导电层14。
在这种情况下，在左侧上部电极14a和右侧上部电极14b之间的空隙被设定为具有等于或大于第二到第四抗蚀剂图案16a、16b和17偏离余量(margin)的尺寸。同样地，在第二抗蚀剂图案16a和第三抗蚀剂图案16b之间的空隙16s的尺寸几乎等同于在第四抗蚀剂图案17之间的缝隙17s的尺寸，并具有等于或大于第二到第四抗蚀剂图案16a、16b和17的偏离余量的值。此外，空隙16s和缝隙17s的理想尺寸应该被决定为使得，即便造成了相互地在相反方向上向右或向左的偏离，空隙16s的一部分和缝隙17s的一部分也会彼此重叠。
然后，例如，如图4H和图5D所示，形成作为在电容器Q1、Q2和第一层间绝缘层11上的电容器保护绝缘层18的厚约20nm的氧化铝。在这种情况下，关于电容器保护绝缘层18，可以使用PZT层、氮化硅层、硅氧化氮层或其他类似层。
然后，在电容器保护绝缘层18上形成厚约1μm的氧化硅层作为第二层间绝缘层19。该氧化硅层是通过使用由TEOS、氦气和氧气组成的混合气体的CVD方法形成的。
然后，通过CMP方法，对第二层间绝缘层19的上表面进行抛光。在这个例子中，在CMP后第二层间绝缘层19的剩余厚度，如果加上电容器保护绝缘层18的厚度，那么在存储单元区域A中的电容器Q1、Q2上厚度大约是300nm。
接下来，将在下文解释直到形成如图4I和图5E中所示的结构的所需的步骤。
首先，通过光刻法，对第二层间绝缘层19、电容器保护绝缘层18、第一层间绝缘层11以及覆盖绝缘层10进行图案化。于是，分别在第一和第三n型杂质扩散区域7a、7c上形成电容器接触孔19a、19c，同时在第二n型杂质扩散区域7b上形成位线接触孔19b。
然后，通过溅射，在第二层间绝缘层19上以及在电容器接触孔19a、19c和位线接触孔19b中依次形成厚20nm的钛(Ti)层和厚50nm的氮化钛(TiN)层。然后，通过CVD方法，在TiN层上形成钨(W)层。形成W层使其具有完全掩盖电容器接触孔19a、19c和位线接触孔19b内侧的厚度。
然后，通过CMP方法，对Ti层、TiN层以及W层进行抛光以从第二层间绝缘层19的上表面被去除。这样，在电容器接触孔19a、19c中留下的Ti层、TiN层以及W层被用作用于电容器接触的第一和第三导电销(plug)20a、20c，同样地，在位线接触孔19b中留下的Ti层、TiN层以及W层被用作用于位线接触的第二导电销20b。
接下来，将在下文解释直到形成如图3H、图4J和图5F中所示的结构的所需的步骤。
首先，在第二层间绝缘层19以及第一到第三导电销20a到20c上形成由氧化铝或类似物构成的氧化防护绝缘层(未示出)。然后，通过对氧化防护绝缘层、第二层间绝缘层19以及电容器保护绝缘层18图案化，在上部电极14a、14b上形成电容器接触孔21。同时，通过对第二层间绝缘层19和电容器保护绝缘层18图案化，在单元板线路12a的接触区上形成单元板接触孔21b。
然后，通过回蚀，去除氧化防护绝缘层。然后，分别在第二层间绝缘层19和第一、第二、第三导电销20a、20b、20c上以及在孔20a、20b中形成连线金属层。然后，通过光刻法对连线金属层图案化。关于连线金属层，例如，形成了具有5层结构的金属层，该金属层由厚150nm的TiN层、厚5nm的Ti层、厚500nm的Al-Cu层、厚50nm的TiN层以及厚20nm的Ti层构成。
然后，对连线金属层图案化。这样，形成了第一连线22a，其电连接左侧上部电极14a上的孔21a的内部和在该孔21a这一侧的第一导电销20a；同样地，形成了第二连线22c，其电连接右侧上部电极14b上的孔21a的内部和在该孔21a这一侧的第三导电销20c。同时，形成了通过单元板线路12a接触区上的孔21b被连接到单元板线路12a上的第二连线22d。同时，在第二导电销20b上形成了导电盘(pad)22b。
于是，在单元板线路12a上方的电容器Q1(Q2)的上部电极14a(14b)通过连线22a(22c)和导电销20a(20c)被分别电连接到n型杂质扩散区域7a(7c)。
在这种情况下，通过导电盘20b和第二导电销19b，第二n型杂质扩散区域7b被电连接到在其上形成的位线(未示出)上。
在连线22a、22c、22d以及导电盘22b被形成后，在其上形成第三层间绝缘层，然后形成导电销，再然后在第三层间绝缘层上形成位线等。但是，在这里省略了它们的细节。
在上述实施例中，在铁电层13上方沿单元板线路12a的延伸方向在两列中形成了多个上部电极14a、14b，铁电层13覆盖了作为电容器Q1、Q2下部电极的单元板线路12a。所以，根据本实施例，与上部电极分别在多个单元板线路上的一列中对齐的结构相比较，能够减少在单元板线路之间所浪费的空间。这样，电容器能比现有技术被更高地集成。
结果是，本实施例能对FeRAM的更大容量或FeRAM的芯片面积的减少做出贡献。
同样地，根据上述实施例，在通过对第一导电层12、铁电层13以及第二导电层14图案化形成多个电容器Q1、Q2的步骤中，在一个单元板线路形成区域中在两列中形成了上部电极14a、14b，然后对铁电层13图案化，使得形成在下方通过左侧上部电极14a的铁电层13a和在下方通过右侧上部电极14b的铁电层13b，并且在左和右铁电层13a、13b之间形成了空隙13s。此外，通过对第一导电层12图案化，在电容器Q1、Q2的左和右列之间形成了具有缝隙12s的单元板线路12a。
因此，在在单元板线路形成区域中、在两列中形成多个电容器的步骤中，在被用来图案化铁电层13的第二和第三抗蚀剂图案16a、16b之间保证了空隙16s具有与左和右上部电极14a、14b之间的间隔相同的尺寸。所以，即使在空隙16s的范围内造成了抗蚀剂图案16a、16b的偏离，在左列和右列中分别被抗蚀剂图案16a、16b覆盖的上部电极14a、14b的面积也变得几乎相等。
所以，即使在将要同时被形成的第二和第三抗蚀剂图案16a、16b中，造成了向左侧或右侧的偏离，多个上部电极14a、14b从抗蚀剂图案16a、16b的突出面积总体上变得相等。结果是，即使上部电极14a、14b根据电容器铁电层13的蚀刻条件被部分蚀刻，在左列和右列中各自的上部电极14a、14b中的减少量变得彼此相等，于是多个上部电极14a、14b的上表面的面积变得相等。
类似地，在被用来图案化第一导电层12的抗蚀剂图案17中，在对应于左列中的上部电极14a和右列中的上部电极14b之间的中间位置上形成缝隙17s，并且在没有缝隙17s的接触区中两个电极被连续结合在一起。因此，即使在左和右方向之一造成了抗蚀剂图案17的偏离，从抗蚀剂图案17突出的左和右上部电极14a、14b的面积也因为缝隙17s的存在而变得相等。所以，当第一导电层12被蚀刻时，上部电极14a、14b被蚀刻的面积也变得相等。结果是，如果按照第一导电层12的蚀刻条件减小了上部电极14a、14b的面积，那么上部电极14a、14b面积的减少量在左列和右列分别变得相等。
接下来，将在下文给出其中抗蚀剂图案16a、16b、17的形成位置是偏离预定位置的特定例子。
图6A是示出了其中介电层13a、13b被图案化以相对于上部电极14a、14b向右偏离的情形的平面图，图6B是沿图6A中IV-IV线的截面图。
在图6A和6B中，虚线指示了由于抗蚀剂图案16a、16b的位置偏离而导致的上部电极14a、14b的被蚀刻部分。
在这种情况下，当要对铁电层13图案化时，左列中的上部电极14a从抗蚀剂图案16a的左侧露出，同样，右列中的上部电极14b从抗蚀剂图案16a、16b之间的空隙16s露出。因此，如果抗蚀剂图案16a、16b被偏离向左方向或右方向，从抗蚀剂图案16a、16b突出的上部电极14a、14b部分被蚀刻掉，由此上部电极14a、14b二者被形成具有基本相同的面积。
基本上，在抗蚀剂图案16a、16b之间的空隙(缝隙)16s被等同地设定为在左右上部电极14a、14b之间的间隔。但是，由于在形成或蚀刻抗蚀剂图案16a、16b时存在图案密度的密度差异，在一些情形中，在左列的上部电极14a和右列的上部电极14b之间造成了微小的面积差异。由于这个原因，如果通过预先检测空隙16s和面积差异之间的关系来调整空隙16s的宽度，就能够减小这个面积差异。这能被类似地应用于被用来形成单元板线路12a的抗蚀剂图案17之间的缝隙17s。
图7A是示出了其中介电层13a、13b和下部电极12a都被图案化以相对于上部电极14a、14b向右偏离的情形的平面图，图7B是沿图7A中V-V线的截面图。
在图7A和7B中，虚线指示了由于第二和第三抗蚀剂图案16a、16b以及第四抗蚀剂图案17的位置偏离而导致的上部电极14a、14b的被蚀刻部分。在这种情况下，当对铁电层13和第一导电层12图案化时，从抗蚀剂图案16a、16b、17的侧面和缝隙16s、17s露出的上部电极14a、14b部分被蚀刻，于是上部电极14a、14b二者被形成得具有基本相同的面积。
图8A是示出了其中介电层13a、13b被图案化以相对于上部电极14a、14b向右偏离，以及下部电极12a被图案化以相对于上部电极14a、14b向左偏离的情形的平面图，图8B是沿图8A中VI-VI线的截面图。
在图8A和8B中，虚线指示了由于第二和第三抗蚀剂图案16a、16b以及第四抗蚀剂图案17的位置偏离而导致的上部电极14a、14b的被蚀刻部分。在这种情况下，当对铁电层13和第一导电层12图案化时，从抗蚀剂图案16a、16b、17的侧面和缝隙16s、17s露出的上部电极14a、14b部分被蚀刻，于是上部电极14a、14b二者被形成得具有基本相同的面积。
使用上述方法，使得在存储单元区域形成的多个电容器Q1、Q2的形状和面积相等，于是获得了不会对器件操作余量施加有害影响的电容。
在这种情况下，在上述实施例中，解释了其中在一个单元板线路上在两列中形成多个上部电极的情形。但是，通过在一个单元板线路上的两个缝隙可以在三列和更多列中形成多个上部电极。同样地，在上述实施例中，第一导电层12、铁电层13以及第二导电层14的图案化分别通过使用抗蚀剂图案15、16a、16b以及17作为掩模进行。但是，也可以使用由如氮化钛、氧化硅或类似材料构成的硬质掩模。
如上所述，根据本发明，在单元板线路上形成了在每一列中隔开上部电极的第一缝隙，在单元板线路上在铁电层中对应于第一缝隙的位置上形成了第二缝隙。所以，即使被用来形成单元板线路或介电层的掩模从理想位置向左或向右偏离，所有的电容器上部电极也可以在与这样的偏离相反的一侧上从掩模的外围和缝隙露出以具有相同的面积。结果是，即使从掩模露出的电容器上部电极被蚀刻，也可以使得电容器上部电极的面积一致。

Claims (20)

1.一种半导体器件，包括：
第一绝缘层，其形成在半导体衬底上方；
单元板线路，其形成在第一绝缘层上方，并具有将除接触区外的区域分为两侧的缝隙；
电容器介电层，其在单元板线路上形成在缝隙两侧，并具有在缝隙上方的空隙；和
电容器上部电极，其在电容器介电层上于缝隙两侧各形成一列。
2.如权利要求的1所述的半导体器件，其中，电容器介电层被所述空隙分为两个部分。
3.如权利要求的1所述的半导体器件，其中，电容器介电层覆盖除所述接触区外的单元板线路上表面的区域。
4.如权利要求的1所述的半导体器件，其中，单元板线路中的缝隙以一定间隔形成多个。
5.如权利要求的1所述的半导体器件，还包括：
第二绝缘层，其形成在电容器上部电极、电容器介电层、单元板线路和第一绝缘层上方；
孔，其形成在单元板线路接触区上方的第二绝缘层中；以及
连线，其形成在第二绝缘层中，并通过所述孔被电连接到所述接触区上。
6.如权利要求的1所述的半导体器件，还包括：
杂质扩散区域，其在半导体衬底的表面层上形成在单元板线路的两侧；
第三绝缘层，其形成在单元板线路、电容器上部电极、电容器介电层和第一绝缘层上方；以及
连线，其形成在第三绝缘层上方以逐个地电连接电容器上部电极和杂质扩散区域。
7.如权利要求的6所述的半导体器件，其中，杂质扩散区域构成晶体管。
8.如权利要求的1所述的半导体器件，其中，电容器介电层由铁电物质构成。
9.一种制造半导体器件的方法，包括如下步骤：
在半导体衬底上方形成第一绝缘层；
在第一绝缘层上方依次形成第一导电层、介电层以及第二导电层；
通过对第二导电层图案化，形成多个电容器上部电极，这些上部电极以一定间隔对齐在多列中；
形成第一掩模，该第一掩模在多列中的电容器上部电极之间具有一定空隙，并分别在上方通过多列中的电容器上部电极；
通过蚀刻在没有被第一掩模覆盖的区域中的介电层，形成在多列之间具有空隙的电容器介电层；
去除第一掩模；
在电容器上部电极、电容器介电层和第一导电层上，形成第二掩模，该第二掩模在位于多列中的电容器上部电极之间具有缝隙并通过一接触区被结合成一体；
通过蚀刻在没有被第二掩模覆盖的区域中的第一导电层，在所述接触区下方形成电容器下部电极，该电容器下部电极具有被电连接到外部连线上的接触区；以及
去除第二掩模。
10.如权利要求9的制造半导体器件的方法，其中，第一掩模在多列电容器上部电极的每一列中被分为多个区域。
11.如权利要求9的制造半导体器件的方法，其中，在第一掩模中的空隙的宽度被设定为等于或大于在第一掩模宽度方向上的对齐余量的值。
12.如权利要求9的制造半导体器件的方法，其中，在使用第一掩模对介电层蚀刻后，还进行过蚀刻。
13.如权利要求9的制造半导体器件的方法，其中，第一掩模形成在造成多列中的电容器上部电极的上表面的一部分从第一掩模的一侧和空隙突出的位置上，对从第一掩模露出的介电层进行蚀刻，同时对电容器上部电极的所述部分进行蚀刻。
14.如权利要求9的制造半导体器件的方法，其中，当要蚀刻从第一掩模露出的介电层时，使用能够蚀刻介电层和电容器上部电极的蚀刻气体。
15.如权利要求9的制造半导体器件的方法，其中，在使用第二掩模对第一导电层蚀刻后，还进行过蚀刻。
16.如权利要求9的制造半导体器件的方法，其中，在第二掩模中的缝隙的宽度被设定为等于或大于在第二掩模宽度方向上的对齐余量的值。
17.如权利要求16的制造半导体器件的方法，其中，在使用第二掩模对第一导电层蚀刻后，还进行过蚀刻。
18.如权利要求9的制造半导体器件的方法，其中，第二掩模形成在造成多列中的电容器上部电极的上表面的一部分从第二掩模的一侧和空隙突出的位置上，从第二掩模露出的第一导电层被蚀刻，同时电容器上部电极的所述部分被蚀刻。
19.如权利要求9的制造半导体器件的方法，其中，当要蚀刻从第二掩模露出的第一导电层时，使用能够蚀刻第一导电层和电容器上部电极的蚀刻气体。
20.如权利要求9的制造半导体器件的方法，其中，在第一掩模中的空隙宽度和在第二掩模中的缝隙宽度被设定为等于多列之间的间隔。
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