KR20050002044A - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 제한된 면적에서 보다 큰 캐패시턴스를 확보할 수 있는 캐패시터 제조방법을 제공하기 위해 것으로, 이를 위해 본 발명은 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 캐패시터가 형성될 영역에 하부전극을 형성하되, 측면이 경사진 형태의 돌출된 형태로 하부전극을 형성하는 단계; 상기 하부전극의 표면상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법를 제공한다.

Description

반도체 장치의 캐패시터 제조방법{METHOD FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C=ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta₂O₅, (Ba,Sr)TiO₃(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO₃(이하 PZT라 함), (Pb,La)(Zr,Ti)O₃(이하 PLZT라 함), SrBi₂Ta₂O₉(이하 SBT라 함), SrBi₂(Ta_1-x,Nbx)₂O₉(이하 SBTN이라 함), Bi_4-xLa_xTi₃O₁₂(이하 BLT라 함), Bi₄Ti₃O₁₂(이하, BIT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.

일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO₂, IrO₂등을 사용하고 있다.

도1a 내지 도1c는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도이다.

먼저 도1a에 도시된 바와 같이, 종래기술에 의한 반도체 장치의 캐패시터 제조방법은 반도체기판(10)상에 층간절연막(11)을 형성한 후, 층간절연막(11)을 선택적으로 제거하고, 제거된 곳에 제1 하부전극(12)을 형성한다. 이어서 층간절연막(12)의 표면에 접착층(13)을 형성한다. 여기서 제1 하부전극(12)은 모스트랜지스터의 소스영역으로 사용되는 도전성 활성영역(미도시)과 연결하기 위한 콘택플러그의 역할을 한다.

이어서 도1b에 도시된 바아 같이 도전성막, 바람직하게는 금속막을 이용하여 제2 하부전극(14)을 형성한다.

이어서 도1b에 도시된 바와 같이, 제2 하부전극(14)을 덮을 수 있도록 캐패시터절연막(15)를 형성한다.

이어서 도1c에 도시된 바와 같이, 제2 하부전극(14)이 노출되도록 캐패시터절연막(15)을 화학적기계적 연마 공정등을 이용하여 제거한다. 이어서 그 상부에 유전체 박막(15)을 형성하고 그 상부에 상부전극(16)을 형성한다. 상기와 같이 캐패시터를 형성하게 되면 상부전극(16)을 형성하기 전에 따로 평탄화 작업을 하지않아도 되어 캐패시터의 구조로 인한 단차 때문에 생기는 여러가지 문제가 해결된다.

여기서 유전체 박막으로는 SBT,SBTN, BIL, PZT등의 강유전체 물질을 사용하거나 STO, BST 등의 고유전체 물질을 사용하게 됨에 따라 하부전극용 물질로 Pt, Ir, Ru, RuO₂, IrO₂등을 사용하게 된다. 이러한 중금속 물질등은 증착공정 및 식각공정의 문제점 때문에 스택형의 캐패시터형을 주로 형성시켰던 것이 현실이었다.

그러나 점자 반도체 장치가 고집적화되면서 단순 스택구조의 캐패시터만으로는 제한된 면적에 원하는 캐패시턴스를 확보하기가 점점 더 힘들어 지고 있다.

본 발명은 제한된 면적에서 보다 큰 캐패시턴스를 확보할 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.

도1a 내지 도1c는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

30 : 기판

31 : 제1 하부전극

32 : 층간절연막

33 : 접착층

34 : 제2 하부전극

35 : 유전체 박막

36 : 상부전극

상기의 목적을 달성하기 위해 본 발명은 기판상에 층간절연막을 형성하는 단계; 상기 층간절연막상에 캐패시터가 형성될 영역에 하부전극을 형성하되, 측면이 경사진 형태의 돌출된 형태로 하부전극을 형성하는 단계; 상기 하부전극의 표면상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2e는 본 발명에 의한 바람직한 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타내는 도면이다.

먼저 도2a에 도시된 바와 같이, 본 실시예에 의한 반도체 장치의 캐패시터 제조방법은 반도체기판(30)상에 제1 하부전극(31)을 형성하고, 제1 하부전극을 덮을 수 있도록 층간절연막(32)을 형성한다. 여기서 제1 하부전극(31)의 두께는 10 ~ 2000Å범위로 형성한다.

층간절연막(22)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있으며, 바람직하게는 평탄화 특성이 좋은 SOG막을 사용한다.

이어서 도2b에 도시된 바와 같이, 화학적기계적연마 공정 또는 에치백공정(ETCH BACK)등을 이용하여 제1 하부전극(31)이 노출되도록 층간절연막(32)을 제거하는 공정을 실시한다.

이어서 도2c에 도시된 바와 같이, 접착층을 층간절연막(31)의 표면에접착층(33)을 형성한다. 접착층은 알루미나등의 물질을 사용하는데, 후속공정에 형성된는 제2 하부전극과 층간절연막과의 접착특성을 향상시키기 위한 것이다. 여기서의 접착층(33)은 기판 전면에 형성하고 에치백 공정으로 제1 하부전극의 표면이 노출되도록 진행한 것이다.

이어서 도2d에 도시된 바와 같이, 제1 하부전극(31) 상에 측면이 경사지는 형태(convex)의 제2 하부전극(34)을 10 ~ 5000Å범위내에서 형성한다. 이 때 하부전극의 측면은 45 ~ 60도정의 경사를 지게 형성하는데, 하부전극을 건식각공정으로 진행하게 된다. 하부전극의 측면을 경사지게 하는 공정은 일정한 단계로 다중 식각하는 공정으로 진행하여 형성시킨다.

이어서 도2e에 도시된 바와 같이, 제2 하부전극(34)의 표면에 유전체 박막(35)을 형성한다. 이어서 유전체 박막(35)의 상에 상부전극(36)(바람직하게는 1000Å정도로)을 형성한다. 유전체 박막(25)으로는 SBT,SBTN,BIT,BLT,PLZT 또는 PZT등의 강유전체를 사용하거나, Ta₂O₅, HfO₂, Al₂O₃, SrTiO₃, BST등의 고유전체 물질을 사용한다. 또한 상, 하부전극용 물질은 Pt, Ir, Ru, RuO₂, IrO₂등을 사용한다.

본 발명에 의해서 측면을 경사지게 형성된 하부전극은 제한된 면적에서 표면이 증가되며, 이로 인하여 캐패시터의 캐패시턴스가 증가된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해서 제한된 면적에서 종래보다 표면적이 큰 하부전극을 형성할 수 있으며, 이로 인하여 캐패시터의 캐패시턴스가 증가되어 반도체 장치의 특성향상을 기대할 수 있다.

Claims (5)

1. 기판상에 층간절연막을 형성하는 단계;

   상기 층간절연막상에 캐패시터가 형성될 영역에 하부전극을 형성하되, 측면이 경사진 형태의 돌출된 형태로 하부전극을 형성하는 단계;

   상기 하부전극의 표면상에 유전체 박막을 형성하는 단계; 및

   상기 유전체 박막상에 상부전극을 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 하부전극은 금속막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제 2 항에 있어서,

   상기 금속막은

   백금, 이리듐, 루테늄, 이리듐옥사이드, 루테늄옥사이드중에서 적어도 하나가 선택된 것을 특지으로 하는 반도체 장치의 캐패시터 제조방법.
4. 제 4 항에 있어서,

   상기 유전체 박막은

   PZT, PLZT, SBT, SBTN, BLT 또는 BIT 중에서 적어도 하나가 선택되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
5. 제 1 항에 있어서,

   상기 하부전극의 측면 경사는 45 ~ 60도 의 범위내에서 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.