KR20010006752A - 강유전성 메모리 셀 제조방법 - Google Patents
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Abstract
형성된 강유전막에 손상을 주지 않는 미세 공정을 이용하여, 원하지 않는 축적물이 생성되지 않는 강유전성 메모리 셀의 제조방법이 제공된다. 제 1 개구부를 갖는 제 1 층간절연막이 하부층에 형성되고, 그 전체면상에 제 1 전극층이 형성된다. 제 1 전극층은 CMP 공정의 연마에 의해 부분적으로 제거되고, 나머지 부분에 의해 제 1 전극이 형성된다. 그 다음, 제 1 전극을 노출시키는 제 2 개구부를 갖는 제 2 층간절연막이 형성된다. 제 1 전극의 노출면 및 제 2 층간절연막의 노출면 상의 유전막의 일부분은 상호 단차되도록 형성된다. 제 2 층간절연막 상의 유전막의 일부분은 CMP 공정의 연마에 의해 제거되고, 노출면상의 일부분은 남아 유전막을 형성한다. 제 2 전극은 CMP 공정 또는 포토리소그래피법에 의해 유전막 상에 형성된다.
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히, 강유전성 메모리 셀의 제조방법에 관한 것이다.
강유전체는 전기장에 의해 반전될 수 있는 자발적인 극성을 나타내는 물질이다. 이러한 물질은 반도체 메모리장치를 형성하는데 사용된다. 예를 들면, DRAM 내의 일반적인 유전물질을 강유전 물질로 대체함으로서, 강유전성 메모리 셀이 구성된다.
1T1C 및 2T2C 형 구조가 이러한 강유전성 메모리 셀에 대한 일반적인 구조로 공지되어 있다. 2T2C 구조에서는, 2개의 트랜지스터와 2개의 캐패시터가 결합되어 하나의 메모리 셀을 구성한다. 이 2T2C 강유전성 메모리 셀의 특징은 반전신호와 비반전신호와 같은 충돌 데이터가 2개의 강유전성 캐패시터에 기록되고, 강한 내구성이 약화되어 재기록 주파수에 의해 분극량이 감소되며, 표함된 메모리 셀의 안정된 동작이 확보된다는 것이다. 그러나, 각 셀이 차지하는 면적이 넓어, 이러한 2T2C 가 고집적용으로는 적합하지 않다.
한편, 셀 점유면적을 축소시켜 고집적도를 달성하고자 1T1C 구조가 개발되었으며, 현재 이러한 구조에 대한 연구가 진행중이다. 1T1C 구조를 갖는 강유전성 메모리 셀은, 1과 0을 구분하기 위해 기준전위를 발생시킬 필요성, 및 이 메모리 셀들에서 안정된 동작을 얻기 위하여 더 개선되어야 할 필요성과 같은 많은 문제점을 내포하고 있다.
강유전성 메모리 셀의 집적도를 향상시키기 위해, 강유전 물질을 사용하는 캐패시터는 매우 미세해야 한다. 이러한 미세제조에 필요한 기술은 건식에칭 기술이다. 캐패시터에서 사용되는 강유전 물질과 전극 물질은 각각 에칭되어 그 패턴을 형성하며, 구성소자들은 에칭가스와 반응하여 반응물들을 생성한다. 대부분의 경우에, 이러한 반응물은 저기압을 가지므로, 반응물들이 패턴상에 기화되지 않고 쌓인다. 그 결과, 소망의 미세한 패턴을 형성할 수가 없게 된다
공지된 바와 같이, 강유전성 박막을 형성하기 위한 주요 전극물질로서는 지금까지 플라티늄 (pt) 을 사용하여 왔다. 플라티늄이 에칭가스와 반응물을 쉽게 형성하지 않기 때문에, 에칭 잔류물이 에칭동안 형성된 플라티늄 패턴의 상부면상의 주변영역에 쌓인다 ("S. Onishi 등의 'technology. dig. Int. Electron Devices Meet., (IEDM)' 1994, pp 843-846." 참조).
한편, SrBi2TA2O9(줄여서 SBT) 을 강유전 물질로서 사용할 경우, CL2보다 더 환원되는 BCl3을 갖는 이 물질의 에칭이 공지되어 있다. 그러나, BCl3을 이 에칭에 사용할 경우, 형성된 패턴의 에지면이 수직면이 되기 보다는 경사면 또는 사각면이 된다. 이 패턴 에지면이 경사면인 경우, 캐패시터를 구성하는 강유전물질에 역효과가 나타난다 ("Y. Maejima 등의 'symposium on VLSI Technology Digest of Technical Papers, '1997, pp 137-138." 참조).
상술한 바와 같이, 반응물의 축적 및 에칭 잔류물의 축적은 강유전 물질 및 전극 물질의 미세 프로세싱 또는 미세제조를 방해한다.
또한, 반응물들이 형성된 전극 패턴상에 축적됨으로 인하여 캐패시터 주변에 누설전류가 흐르게 될 위험이 있다.
또한, 건식에칭에 의해 형성될 강유전 패턴의 에지 영역이 에칭동안 플라즈마에 노출된다. 그 결과, 강유전 물질의 결정구조 및 그 원자배치가 그 플라즈마에 의해 크게 손상된다. 이러한 이유로, 상기와 같이 손상된 강유전 물질을 사용하여 캐패시터를 형성할 경우, 전하량 (즉, 분극량) 과 같은 전기적 특성이 설계된 전하량과 다르게 될 위험이 있다.
본 발명의 목적은, 형성된 강유전 패턴에 손상을 주지 않고 및 축적을 생성함이 없이, 강유전성 메모리 셀을 형성하기 위해 강유전 물질 및 전극 물질을 미세제조하기 위한 방법을 제공하는 것이다.
본 발명의 일 양태에서, 캐패시터를 구성하는 유전막 및 제 1 전극은 에칭기술을 사용하는 대신에 CMP (화학적 기계적 연마) 를 이요하여 형성된다.
더 상세하게 설명하면, 이 일 양태에 따르면, 제 1 및 제 2 전극, 및 제 1 전극과 제 2 전극 사이의 강유전막으로 구성된 강유전성 메모리 셀을 제조하는 방법은, 하부층 상에 제 1 전극층을 형성하는 단계, 제 1 CMP 기술을 이용하여 제 1 전극층 부분을 제거하고, 상기 제 1 전극층을 상기 제 1 전극층의 잔류부분에 의해 형성하는 단계, 상기 제 1 전극이 형성된 하부층 위에 강유전막을 형성하여, 그 일부가 상기 제 1 전극과 접촉하도록 하는 단계, 및 상기 제 1 전극과 접촉하지 않는 강유전막 부분을 제 2 CMP 기술을 이용하여 제거하고, 상기 강유전막의 잔류부분을 갖는 강유전막을 형성하는 단계를 포함한다.
이 방법에 따르면, 상기 제 1 전극 물질 및 상기 강유전 물질은 CMP 에 의해 미세하게 패턴화되어 제 1 전극 및 강유전막을 형성하게 되므로, 형성된 패턴 상에 축적물이 흡착되지 않고, 강유점각의 에지면이 직교면으로 형성가능하게 된다. 따라서, 매우 신뢰성있는 캐패시터를 얻을 수 있게 된다.
본 발명의 제 2 양태에 따르면, 강유전막을 형성한 후에, 캐패시터의 일 부재인 제 2 전극은 에칭기술 대신에 CMP 기술을 이용하여 형성된다.
좀 더 상세하게 설명하면, 이 제 2 양태에 기초한 강유전 메모리 셀을 제조하기 위한 방법은, 강유전막이 형성된 하부층 상에 제 2 전극층을 형성하고, 그 일부분이 상기 강유전막과 접촉하도록 하는 단계, 상기 강유전막과 접촉하지 않는 제 2 전극층의 일부분을 제 3 CMP 기술을 이용하여 제거하고, 상기 제 2 전극층을 상기 제 2 전극층의 잔류부분에 의해 형성하는 단계를 포함한다.
이 방법에 따르면, 미세 패턴화가 상기 제 2 전극을 형성하는 CMP 에 의해 이루어지므로 형성된 패턴에 어떠한 축적물도 흡착되지 않는다. 따라서, 매우 신뢰성있는 캐패시터를 얻을 수 있게 된다.
본 발명의 제 3 양태에 따르면, 강유전막을 형성한 후에, 캐패시터의 일 부재인 제 2 전극은 에칭기술을 이용하여 형성된다.
좀 더 상세하게 설명하면, 이 제 3 양태에 기초한 강유전성 메모리 셀의 제조방법은, 상기 강유전막이 형성된 하부층 상에 제 2 전극층을 형성하여 그 일부분이 상기 강유전막과 접촉하도록 하는 단계, 상기 강유전막과 접촉하지 않는 제 2 전극층의 일부분을 포토리소그래피 에칭기술을 이용하여 제거하고, 상기 제 2 전극을 상기 제2 전극층의 잔류부분에 의해 형성하는 단계를 포함한다.
이 방법에 따르면, 포토리소그래피 에칭기술을 이용하여 제 2 전극이 형성되므로, 상기 제 2 전극을 이전에 형성된 강유전막과 매칭시키는 데에 있어서 허용범위가 더 넓어질 수 있게 된다. 따라서, 매우 신뢰성있는 캐패시터를 얻을 수 있게 된다.
본 발명의 제 4 양태에 따르면, 상기 강유전막과 다른 층들 사이에 배리어층들이 형성된다.
만일 배리어층이 이러한 식으로 먼저 형성되거나 제공될 경우, 상기 제 1 및 제 2 전극과 절연층 등을 제외한 상기 강유전막과, 상기 강유전막을 결정화하기 위한 열처리동안 접촉하는 다른 층들간의 반응을 방지하는 것이 가능해지므로, 상기 강유전막의 품질 열화를 방지할 수 있게 된다. 따라서, 매우 신뢰성있는 캐패시터를 얻을 수 있게 된다.
도 1 (도 1a 내지 도 1l 을 포함) 은 본 발명의 강유전성 메모리 셀 제조공정의 제 1 실시예를 설명하기 위한 일련의 제조 흐름도.
도 2 (도 3a 내지 도 2i 를 포함) 은 본 발명의 제 2 실시예를 설명하기 위한 일련의 부분 제조 흐름도.
도 3 (도 3a 내지 도 3d 를 포함) 은 본 발명의 제 3 실시예를 설명하기 위한 일련의 부분 제조 흐름도.
도 4 (도 4a 내지 도 4f 를 포함) 은 본 발명의 제 4 실시예를 설명하기 위한 일련의 제조 흐름도.
이하, 도면을 참조하여 본 발명의 강유전성 메모리 셀 제조방법을 상세하게 설명한다. 이들 도면은 제조공정 도면들로서 제공된다. 공정 단계를 나타내는 이들 도면은 각 공정 단계에서 얻어진 구조의 단면도로서 도시된다. 이들 도면은 단순화된 형태 및 크기를 제공하며, 본 발명의 한도까지는 이러한 구성이 제공된다. 또한, 하기의 실시예들은 단지 바람직한 예들일 뿐이다. 따라서, 본 발명이 이들 실시예에 어떠한 식으로든 제한되지 않는다고 이해하여야 한다. 예를 들면, 사용 재료, 수치, 제조 조건 등은, 본 발명의 구성을 실현할 수 있는 한 어떠한 식으로도 제한되지 않는다.
이하, 다음의 실시예에서 1T1C 형 메모리 셀의 일 예를 설명한다. 일반적으로, 강유전성 메모리 셀은 제 1 과 제 2 전극 및 이들 전극들 사이의 강유전막으로 구성된 캐패시터 뿐만 아니라 이 캐패시터를 제어하기 위한 MOS 트랜지스터와 같은 트랜지스터를 갖는다. 본 발명은 특히 이 캐패시터를 제조하기 위한 방법에 관한 것이므로, 주로 이 점을 중점으로 설명하기로 한다.
도 1 (도 1a 및 도 1l 을 포함) 은 본 발명의 강유전성 메모리 셀 제조공정의 제 1 실시예를 설명하기 위한 일련의 제조 흐름도이다.
먼저, 캐패시터를 형성하기 위한 하부층 (10) 을 형성한다 (도 1a). 이 하부층 (10) 은 단일층, 라미네이트되거나 적층된 층, 또는 트랜지스터 또는 다른 소자를 위한 영역에 형성된 층일 수 있다. 이 실시예에서, 소자 영역에 이미 형성된 층이 하부층으로서 사용된다. 이 하부층 (10) 은 일반적으로 종래의 구조를 갖는다. 이 하부층에서, 제 1 및 제 2 주요 전극영역들 (14a 및 14b) 및 격리영역 또는 층 (16) 이 실리콘 기판 등의 적절한 기판 (12) 에 형성된다. 제어전극 (20) 은 게이트 절연막 (18) 을 사이에 두고 이 기판 (12) 의 상부면상에 형성된다. 제 1 층간절연막 (22) 은 제어전극 (20) 면 상의 기판의 전표면 위에 표면절연막으로서 형성된다. 이 제 1 층간절연막 (22) 의 상부면 (22a) 은 하부면의 상부면이다. 일반적으로, 이 상부면 (22a) 은 편평한 면을 구성한다. 이들 구성요소들 (14a, 14b, 18 및 20) 이 주로 MOs 트랜지스터 (Tr) 를 구성한다.
제 1 전극층 (26) 은 이 하부층 (10) 의 상부면 (22a) 상에 형성된다 (도 1c). 이 제 1 전극층의 형성은 다음과 같다. 먼저, 제 1 개구부 (24a) 를 갖는 더미 (dummy) 절연층 (24) 이 포토리소그래피 에칭기술을 이용하여 하부층 (10) 의 상부면 (22a) 상에 형성된다 (도2b). 이 제 1 개구부 (24a) 는 하부층의 상부면 (22a) 내의 영역에 제 1전극 형성 의도영역 (노출면) 을 노출시킨다. 예를 들면, SiO2의 실리콘 산화막이 더미 절연층으로서 사용된다. 이 산화막 상에는 레지스트 패턴이 형성되고, 이 산화막은 예를 들면 제 1 개구부 (24a) 를 형성하기 위하여 이방성 에칭이 가능한 플루오르계 가스를 사용하여 에칭될 수도 있다. 이 제 1 개구부 (24a) 를 정의하는 더미 절연층 (24) 의 측벽면 (24b) 은 하부층의 상부면에 대해 실질적으로 수직한 면을 구성한다. 또한, 이 실시예에서, 제 1 개구부 (24a) 는 격리영역 위에 형성된다.
그 다음, 제 1 전극재료가 이 더미 절연층 (25) 및 노출면 (22b) 상에 스퍼터링되어 설계에 따라 적절한 막두께로 제 1 전극층 (26) 을 형성한다. 이 제 1 전극물질은 600 ℃ 이상의 온도에서 산소 대기에서 안정된 재료인 것이 바람직하다. 이에 대한 이유는, 전극물질이 강유전 물질을 결정화하기 위하여 추후공정에서의 어닐링 시에 열화되지 않도록 하기 위해서이다. 다른 예들은, 이리듐 (Ir), 루테늄 (Ru) 및 산화물들을 포함한다. 이 실시예에서는, 플라티늄이 사용된다.
그 다음, 이 제 1 전극층 (26) 층의 일부가 제거되고, 이 제 1 전극층의 잔류부분에 의해 제 1 전극 (30) 이 형성된다 (도 1d). 여기서, 이 제거 공정을 위해서는 CMP 기술이 이용된다. 또한, CMP 기술은 추후의 공정단계에서 이용되며, 여기서 이용된 CMP 는 제 1 CMP 이다.
CMP 는 웨이퍼의 표면을 편평하게 하기 위한 공정으로서, 패드라고 불리는 연마천을 유지하는 테이블, 및 웨이퍼의 면들이 반대 위치에 있도록 홀더에 고정된 웨이퍼를 배치한 후에, 슬러리라고 하는 연마액이 공급되는 동안 이 테이블과 웨이퍼가 서로 맞댄 상태로 회전하게 된다. 이 CMP 에서, 연마면은 기계적 연마 및 연마면 재료와 슬러리간의 반응으로부터의 화학적 연마에 의해 평탄화된다.
이 실시예에서, 제 1 전극층 (26) 은 플라티늄층이므로, 슬러리는 염산계의 수성 용액인 것이 바람직하다. 이 슬러리를 사용하여, 제 1 전극층 (26) 으로부터 하부면으로 연마가 행해진다. 이 연마는 도 1c 의 파선이 지시하는 레벨 a 아래로 행해진다. 즉, 제 1 개구부 (24a) 의 저면, 즉, 하부층의 상부 노출면 상에 형성된 제 1 전극층 부의 상부면에서 레벨 a 아래로 행해진다. 이 연마에 의해, 더미 절연층 (24) 상에 형성된 제 1 전극층 (26) 일부가 제거되고, 이 더미 절연층 (24) 은 이 레벨 깊이 이하로 제거된다.
그 결과, 도 1d 에 도시된 구조가 얻어진다. 이 제 1 CMP 에 의해 형성된 제 1 전극층의 나머지 부분은 제 1 전극 (30) 이 된다. 실질적으로 편평한 면(32) 은 이 제 1 전극 (30) 의 상부면 (즉, 연마면) 및 더미 절연층의 나머지 부분 (24c) 에 의해 형성된다. 이 제 1 전극 (30) 은 CMP 공정에 의해 영향을 받지 않으므로, 그 전기적 특성이 열화되지 않게 된다.
그 다음, 이 제 1 전극 (30) 이 형성된 하부층 (10) 의 상부면 상에, 강유전막 (36; 36a 및 36b) 이 형성된다 (도 1f). 이러한 이유로, 먼저, 이 평탄면 (32) 상에, 제 1 전극층 (30) 을 노출시키는 제 2 개구부 (34a) 를 갖는 제 2층간절연막 (34) 이 포토리소그래피 에칭기술을 이용하여 형성된다 (도 1e). 이 제 2 층간절연막 (34) 은 더미 절연층 (24) 에서와 동일한 재료 및 에칭가스를 사용하여 형성될 수도 있다. 제 2 개구부 (34a) 에서, 제 1 전극 (30) 의 상부층의 일부는 노출된다. 이 노출면 (30a) 은 강유전막의 형성영역이다. 이 경우, 이 제 2 층간절연막 (34) 와 제 1 전극 (30) 의 노출면 (30a) 간의 높이차는 노출면 (30a) 상에 형성될 강유전막의 두께보다 더 커진다.
그 다음, 제 2 층간절연막 (34) 의 상부면 및 노출면 (30a) 상에, 설계에 적합한 막두께를 갖는 강유전막 (36) 이 형성된다 (도 1f). 이 때, 강유전막으로서 남아있는 부분은 이 노출면 (30a) 와 접촉하는 부분이 제공된다. 이 강유전막 (36) 에 사용되는 물질은 예를 들면 SBT (SrBi2TA2O9) 인 것이 바람직하다. 이 물질을 결정화하기 위한 어닐링 온도는 700℃ 이상이다. 제 2 층간절연막 (34) 의 상부면 및 제 1 전극 (30) 의 노출면 (30a) 상에 이 강유전체의 솔젤 용액 또는 MOD (유기 금속) 용액이 코팅된다. 이 코팅은 스핀 코팅에 의해 행해지는 것이 바람직하다. 이 강유전막 (36) 은 상술한 단계를 가지므로, 제 1 전극 (30) 의 노출면 (30a) 및 제 2 층간절연막 (34) 상에 따로따로 형성된다. 따라서, 노출면 (30a), 즉, 제 1 전극 (30) 과 접촉하는 부분 위에 있는 강유전막 (36) 은 36a 로 표시되고, 제 2 층간절연막 (34), 즉, 제 1 전극과 접촉하지 않는 부분 위에 있는 부붑은 36b 로 표시된다.
그 후, 제 1 전극 (30) 과 접촉하지 않는 강유전막 (36) 의 일부분 (36b) 은 CMP 기술을 이용하여 제거된다. 제 1 전극 (30) 과 접촉하는 나머지 부분 (36a) 은 강유전막 (38) 으로서 얻어진다 (도 1g). 이것을 제 1 전극의 형성시에 사용되는 CMP 와 구분하기 위해, 이 예에서의 CMP 는 제 2 CMP 라고 한다. 이 제 2 CMP 에 의해, 도 1f 에서 파선 b로 표시된 레벨 아래로 연마가 행해져, 비접촉부분 (36b) 가 제거된다. 필요할 경우, 이 제 2 CMP 에 의해, 하부면 상의 제 2 층간절연막 (34) 의 상부면으로부터의 부분이 레벨 b 의 깊이 아래로 제거된다. 즉, 접촉부 (36a) 의 상부면의 레벨보다 더 높게 위치한 제 2 층간절연막 (34) 의 일부분이 제거되어, 도 1g 에 도시된 구조가 얻어진다. 나머지 층간절연막 (34) 의 연마면은 평탄면을 구성한다.
이 실시예에서, 강유전 물질은 SBT (SrBi2TA2O9) 로 이루어지므로, 이 제 2 CMP 에 사용된 슬러리는 예를 들면 암모니아계의 수용성 용액인 것이 바람직하다. 또한, 이 제 2 CMP 의 연마공정은 상술한 강유전막의 접촉부 (36a) 의 상부면에 도달되지 않게 행해지므로, 이 접촉부 (36a), 즉, 노출면의 상부면의 직접 접촉이 최소로 된다. 이러한 이유로, 얻어진 강유전막 (38) 이 연마공정으로부터 어떠한 기계적 손상을 입지 않게 된다. 따라서, 전기 특성의 측면에서 강유전막의 신뢰성을 확보할 수 있게 된다.
또한, 강유전 물질에 따라, 일부 경우에서는 스퍼터링에 의해 강유전막 (38) 을 형성하는 것이 바람직할 것이다. 따라서, 강유전막 (36) 의 형성이 코팅 방법에 전혀 구애받지 않게 된다. 또한, PZT (줄여서, Pb(Zr1-xTix)O3) d와 같은 결정화에 영향을 미치는 어닐링 온도가 600 내지 700 ℃인 물질, 예를 들면 어떠한 다른 적절한 강유전 물질도 사용할 수 있다.
이러한 식으로, 강유전막 (38) 을 형성한 후, 제 2 전극 (44) 이 형성된다 (도 1j). 이를 위해, 먼저, 강유전막 (38) 이 형성된 하부층 상의 표면에, 깅유전막 (38) 의 상부면 (38a) 을 노출시키기 위해 제 3 개구부 (40) 가 형성된 제 3 층간절연막 (40) 이 적절한 두께로 형성된다. 이 제 3 개구부 (40a) 내의 강유전막의 노출면 (38a) 은 제 2 전극의 형성을 위한 영역이다.
그 후, 강유전막 (38) 이 형성된 하부층 (10) 의 상부면 상에, 즉, 제 3 층간절연막 (40) 의 상부면 (40b) 및 강유전막 (38) 의 상부면 (38a) 상에, 제 2 전극층 (42) 이 형성된다. 강유전막 (38) 의 상부면 (38a) 상에 있는 제 2 전극층의 일부분은 42a 로 표시되고, 제 3 층간절연막 (40) 의 상부면 (40b) 상의 일부분은 42b (도 1i) 로 표시된다. 이 제 2 전극을 형성하기 위한 물질로는 플라티늄 (Pt) 이 사용되는 것이 바람직하다. 이 플라티늄은 스퍼터링되어 제 2 전극층 (42) 을 형성한다. 제 2 전극층 부분 (42a) 는 강유전막 (38) 의 상부면과 접촉되도록 형성되는 반면, 그의 다른 부분 (42b) 은 강유전막 (38) 과 접촉하지 않도록 형성된다. 즉, 부분들 (42a 및 42b) 은 공정에 의해 분리되도록 형성된다. 또한, 플라티늄 대신에 제 1 전극물질로 사용되는 것과 동일한 물질, 예를 들면, Ir, Ru, SrRuO2 또는 LaSRCoO 등과 같은 물질을 제 2 전극물질에 사용할 수도 있다.
이와 같이 형성된 제 2 전극층 (42) 이 부분적으로 제거되고 나머지부분 (42a) 은 제 2 전극 (44) 을 형성한다. 이를 위해, CMP 기술을 이용하여, 부분 (42b) 이 연마에 의해 제거되고 이 부분 (42b) 아래의 제 3 층간절연막 (40) 이 연마에 의해 부분적으로 제거된다. 이 경우의 CMP 를 제 1 및 제 2 CMP와 구분하기 위해 제 3 CMP 라고 한다. 이 제 3 CMP 에서 사용되는 슬러리는, 전극물질이 플라티늄이므로, 제 2 CMP의 경우에서와 마찬가지로 염산계의 수용성 용액이다. 또한, 이 연마는, 제 2 전극층 (42) 의 일부분 (42b) 의 상부면으로부터 도면의 파선 c 로 표시된 레벨, 즉, 제 2 전극층 (42) 의 일부분 (42a) 의 상부면에 도달되지 않는 레벨까지 행해진다. 이 제 3 CMP 에 의해, 캐패시터 (50) 의 구조, 즉, 하부 제 1 전극 (30), 강유전막 (38) 및 상부 제 2 전극 (44) 로 구성된 도 1j 에 도시된 구조가 하부층 (10) 상에서 얻어진다.
그 후, 캐패시터 (50) 의 제 1 전극 (30) 에 대한 콘택홀 (54) 및 MOS 트랜지스터 (Tr) 에 대한 콘택홀 (52) 이 종래의 공지된 에칭방법으로 형성된다 (도 1k).
그 후, 알루미늄과 같은 적절한 전도성 물질을 사용하여 배선 또는 상호접속 패턴 (56) 이 스퍼터링 및 에칭에 의해 형성됨으로써, 설계에 따른 상호접속이 구현된다. 도 1l 에 도시된 실시예에서, 이 상호접속수단 (56) 에 의해 MOS 트랜지스터 (Tr) 의 제 1 주전극과 강유전성 캐패시터 (50) 의 제 1 전극 (30) 이 접속됨으로서 강유전성 메모리 셀이 형성된다 (도 1l). 또한, 비록 강유전막을 결정화하기 위해 행해지는 어닐링에 대해서는 어떠한 언급도 하지 않았지만, 이러한 어닐링은, 강유전막의 형성 후, 또는 강유전막의 CMP 연마 후, 또는, 금속배선 또는 상호배선을 형성하기 전에 강유전막으로의 콘택홀의 형성 후에와 같이, 수회에 걸쳐 행해질 수도 있다
상술한 바와 같이 본 발명의 제 1 실시예에 따르면, 3개층들, 즉, 제 1전극, 강유전막 및 제 2 저늑으로 구성된 강유전성 캐패시터가 형성될 때마다, 층간절연막의 형성 후에 전극 또는 강유전막의 형성영역에 개구부가 형성된다. 그 다음, 이 개구부를 이용하여 전극층 또는 강유전막을 형성한 후에, CMP 기술을 이용하여 전극 패턴 또는 강유전막이 형성된다. 특히, 강유전막의 두께를 조절하기 위하여 강유전막이 형성되고, 개구부 내부에 형성된 막의 상부면과 개구부 외부의 층간절연막의 상부면사이에 단차부가 형성된다. 따라서, CMP 연마가 수행될 때, 강유전막의 상부면에 직접적으로 접촉하는 CMP 패드에 의해 야기되는 기계적인 손상을 최소한으로 감소시킬 수 있게 된다. 이와 같이, 강유전막 특성이 안정적으로 되어 그 신뢰도가 향상되게 된다.
층간 절연막에 사용되는 물질은 통상 SiO2이며, 예를 들면, 이방성 공정이 쉬운 소정의 다른 물질이므로, 미세한 개구부가 형성될 수 있다. 또한, 형성된 강유전막이 CMP 에 의해 연마되고, 전극 패턴 또는 강유전막 패턴은 그대로 남아 개구부내에 형성된다. 이러한 이유로, 건식 에칭으로 인해 그 형성이 영향을 받는 종래 경우와는 달리, 에칭 잔류물 또는 비휘발성 반응물 등이 축적될 위험을 피할 수 있게 된다. 따라서, 종래에 형성된 막 패턴보다 더 미세한 강유전막 패턴 또는 전극 패턴을 형성할 수가 있게 된다.
또한, 공지의 기술을 이용하여, 개구부를 형성하는 (모든 경우에 있어서 SiO2를 사용한), 아래의 평탄면에 직교하는 층간절연막을 쉽게 형성할 수 있다. 종래와는 달리, 전극 패턴 또는 강유전막 패턴의 에지면들은 경사면들이 되지 않는다. 또한, CMP 연마로, 강유전막의 상부면이 플라즈마에 노출되지 않는다. 따라서, 캐패시터를 구성하는 강유전 물질의 상부면이 손상을 입지 않아, 강유전 특성이 열화되지 않게 된다. 이러한 이유로, 강유전막으로의 손상을 방지하기 위하여 산소 대기에서의 어닐링 공정이 필요하게 될 가능성이 있다. 그 결과, 강유전성 메모리 셀의 제조시에 수많은 제조공정을 감소시키는 것이 가능하게 된다.
이하, 본 발명의 강유전성 메모리 셀 제조방법의 제 2 실싱예를 설명한다. 도 2 (도 2a 내지 2i) 는 이 제 2 실시예에 대한 일련의 부분 공정흐름도이다. 도 2 에서, 도 1 에 도시된 구성요소와 동일한 구성요소들은 필요한 경우를 제외하고는 상세한 설명없이 동일 부호로 표시된다. 도 2 에서, 특히, 하부층 상의 MOS 트랜지스터와 같은 구성요소는 생략되고, 하부층은 단순화된 형태로 도시화되며, 공정흐름은 강유전성 캐패시터를 구성하는 구성요소에 초점을 맞추어 설명한다.
일반적으로, 막으로서 형성된 강유전체는 산소 대기에서 어닐링되며, 700℃ 이상의 온도에서 결정화된다. 이 어닐링 공정동안, 강유전체와 그 주변의 다른 층들간에 상호반응이 발생되어 소망의 특성이 강유전체에서 얻어지지 않게 될 위험이 있다. 이 제 2 실시예에서는 주로, 이러한 상호반응을 방지하기 위해 배리어 층들이 강유전막의 주변부에 형성되는 예를 설명한다.
제 1 실시예에서와 마찬가지로, 제 2 층간절연막 (24) 은 MOS 트랜지스터 및 더미층의 나머지 부분 (24c) 및 제 1 전극 (30) (도 2a) 에 의해 하부층 (10) 에 형성된 평탄면상에 형성된다. 이 제 2 층간절연막은 강유전막의 형성을 위한 영역내에 제 2 개구부 (34a) 를 갖는다. 이 제 2 개구부 (34a) 에서, 제 1 전극 (30) 의 상부면은 노출된다.
이 제 1 전극 (30) 의 노출면 (30a) 및 제 2 층간절연막 (34) 의 표면상에는 배리어층 (60) 이 형성된다 (도 2b). 노출면 (30a) 상에 형성된 이 배리어층 (60) 의 일부분은 노출면부 (60a) 로 표시되고, 제 2 층간절연막 (34) 의 측면격표면 (34b) 은 측면격부 (60b) 로 표시되며, 제 2 층간절연막 (34) 의 상부면상에 형성된 부분은 상부면부 (60c) 로 표시된다. 티타늄 (Ti) 또는 알루미늄 (Al) 의 산화물인 층은, 예를 들면, TiN, TiW, Ta, TaN, 또는 TaSi 등과 같은 적절한 물질로 형성될 수도 있다.
이 배리어층 (60) 의 상부면, 특히, 상부면부 (60c) 상에는 일반적인 포토리소그래피 기술을 이용하여 레지스트 패턴 (62) 을 형성한다. 측벽부 (60b) 의 상부면의 에지면 영역을 커버하기 위하여 레지스트 패턴 (62) 가 형성된다. 이 레지스트 패턴 (62) 의 개구부는 도면에서 62a 로 표시된다.
그 후, 개구부 (62a) 에 노출된 노출부 (60a) 가 레지스트 패턴 (62) 을 마스크로 한 이방성 에칭 기술에 의해 직교방향으로 제거된 후, 레지스트 패턴 (62) 이 제거된다 (도 2d).
다음, 예비적 강유36; 36a 및 36b)이, 노출된 제1전극(30)의 노출면(30a) 상에, 그리고 예비적 배리어(60)의 상면부(60c) 및 측벽부(60b)의 에지면부의 상측부 상에 각각 형성된다(도 2(E)). 예비적 강유전체막(36)은, 제1실시예의 경우에서와 같이 동일한 재질을 이용하여 동일한 방법으로써 형성될 수 있다. 대안으로서, 이용되는 강유전 물질에 따라, 그것은 스퍼터링법 또는 CVD법에 의해 형성될 수도 있다. 예비적 강유전체막(36)의 박막 두께는, 노출면(30a) 상에 형성된 제2 층간절연막(34)의 상부면에 도달하지 않도록 되는 것이 바람직하다. 다시말하면, 제1실시예의 경위에서와 같이, 제2 층간절연막(34)의 상부면과 노출면(30a) 사이의 높이차보다 얇은 두께의 예비적 강유전체막(36)을 형성함으로써, 예비적 강유전체막(36)은 그의 부분(36a) 및 부분(36b)이 단차를 가지도록 형성된다.
예비적 강유전체막(36)은, 유기체 성분을 증발시키도록 미리 신터링시키고, 다음에 결정화에 적절하도록 신터링된다.
그후, 제2 층간절연막(34)상에 적어도 예비적 강유전체막 부분(36b) 및 예비적 배리어층(60c)이 제2 CMP 에 의해 연마되어 제거되거나, 부가적으로 그아래에 제2 층간절연막의 일부분이 제2 CMP 에 의해 연마되어 제거된다. 이경우에, 위쪽으로부터 도 2 (E)의 파선 d 로 표시된 레벨까지, 늑 예비적 강유전체막의 상부면(36a)까지 도달하지는 않는 레벨까지 연마된다, 이러한 레벨까지 제2 CMP 연마를 함으로써, 제1실시예에서와 같이 커패시터를 구성하는 강유전체막상에 기계적인 손상가 가해지는 것을 회피할수 있게 된다. 더나아가, 기계적인 손상이 가해지더라도, 강유전체막의 특성에 심각한 영향을 주지 않도록, 그 손상이 최소로 되게 한다. 마지막으로, CMP 연마를 이용하여, 제2 개부(34a)를 두러싸는 벽들의 표면(34b)에서 예비적 배리어층의 측벽부(60b)이 배리어층(64)를 형성하면 남게되고, 동시에 강유전체막(38)은 주변의 측면들에서 이 측벽부(60b)에의해 둘러싸이도록 형성된다. 즉, 강유전체막(38)은 예비적 강유전체막(36)의 노출면 부분(36a)가 남겨지도록 형성된다.
다음, 제1실시예에서 설명된 것과 같은 재료를 이용하고 동일한 공정을 수행함으로써, 제3 층간절연막에는 제3 개구가 제동되고, 예비적 제2전극층(42; 42a 및 42b)이 제3층간절연막(42)상에 그리고 강유전체막(38)상에 형성된다(도 2 (G)).
다음, 제1실시예에서 설명된 것과 같은 제3 CMP 공정이 수행되면, 예비적 제2전극부(42a)가 제2전극(44)로서 남게 된다(도 2(H)). 그후, 제1실시예에서 설명된 것과 같은 방식으로, 요구되는 콘택트홀 또는 홀들이 형성되고, 요구되는 배선 내지 상호접속 패터(56)이 도 2 (I)에 도시된 구조를 얻도록 형성된다. 이러한 배리어층 형성공정은 자연적으로 1T1C 메모리, 1T2C 메모리, 또는 싱크 메로리에 인가된다.
그래서, 제2실시예에 있어서, 강유전체막(38)과 층간절연막(34)사이에 배리어층(64)를 형성한 후에, 강유전체막은 어닐링되고, 그 강유전체막은 고품질의 결정막으로 형성된다. 이러한 이유로, 강유전체막(36a 또는 38)이 어닐링동안에 고온처리될 지라도, 주변의 층간절연막(34)과의 직접적인 접촉이 존재하지 않기 때문에, 강유전체막과 층간절연막사이에서 일어날 수 있는 소망하지 않는 상호 반응이 없게 된다. 그래서, 제2실시예에 따르면, 제1실시예의 이점에 부가하여, 고온에서 결정화될 수 이는 강유전물질을 이용하는 것이 가능하게 된다. 결과적으로, 선택될 수 있는 물질과 CMP에 의해 평탄화되는 되에 적합한 물질의 범위가 넓어진다. 예비적 강유전체막을 CMP 연마하기 전에 어닐링처리할 수도 있을 뿐만아니라, 예비적 강유전체막을 CMP 연마를 한후에 어닐링처리를 할 수도 있고, 대안으로서 금속 배선을 형성하기 전으로서 강유전체 커패시터에 대한 콘택트홀 또는 홀들을 형성한 후에 상술한 처리가 수행될 수도 있다.
본 발명의 강유전체 메모리셀 형성방법의 제3실시예가 설명된다. 도 3(도 3 (A) 내지 도 3 (D))은 제3 실시예를 설명하기 위한 일련의 부분적 제조공정도이다. 도 3 에 있어서, 도 1 및 도 2 에 도시된 구성성분과 구성성분이 동일한 도면부호로 표시되며, 필요한 경우를 제외하고는 그 상세한 설명은 생략된다. 도 3 에 있어서, 특히, 도 2 의 경우에서와 같이 하부층상의 MOS 트랜지스터와 같은 구성성분은 생략되며, 하부층은 단순한 형태로 도시되고, 공정도는 강유전체 커패시터를 구성하는 성분들에 초점을 맞추어 도시되어 있다.
제3실시예에 있어서, 제2실시예에서와 같이 배리어층이 형성되는 예가 설명된다. 제3실시예는, 그럼에도 불구하고, 배리어 층이 형성되지 않는 제1실시예와 같은 예에도 적용될 수 있다. 제3실시예에 있어서, 더나아가, 이상의 공정들과 도 2 (F)에 도시된 구조를 포함하는 공정들이, 제2 실시예에서의 동일한 공정에 의해 영향받을 수 있으므로, 여기서 상세한 설명은 생략한다. 이렇게 하여, 도3 (A)에 도시된 구조는 도 2 (F)에 도시된 구조와 동일하게 된다.
제3실시예에 있어서, 제2전극은 CMP 기법을 이용하는 대신에 통상적인 포토리소그래피 에칭법을 이용하여 형성된다. 이것은 CMP 에의해 실현될 수 있는 것보다 더 큰 허용오차를 실현하면서 제2전극을 강유전체막 패턴에 매칭시킬 수 있도록하게 한다. 이러한 제2실시예의 방법은, 강유전체 패턴이 특히 1㎛2 이하되는 경우에 효과적이다.
먼저, 예비적 제2전극층(72)가, 강유전막(38), 배리어층(64) 및 제2 층간절연막(34)가 형성되는 측부상에 전체 면에 대해 형성된다. 이 예비적 제2전극층은 이러한 설계에 따른 어떠한 적절한 막두께에 대해서도 제1실시예와 제2실시예에서와 같은 재료를 이용하므로써 형성되는 것이 바람직하다(도 3 (B)).
그후에, 레지스트 패턴(74)가 포토그소그래피법에 의해 형성된다. 이경우에, 레지스트 패턴은, 예비적 제2전극층 부분이 제2전극으로서 남게 되는 부분에 형성된다(도 3 (C)).
그후에, 레이지스 패턴(74)를 마스크로 이용하여, 예비적 제2 전극층(72)의 노출부가 에칭에 의해 제거되고, 그후에 레지스트 패(74)가 제거된다. 그래서 남아있는 예비적 제2전극층 부분은 제2전극(76)이되고 도 3 (D)에 도시된 바와같은 구조가 얻어진다. 그럼으로써, 제1전극(30), 강유전막(38) 및 제2전극(76)을 구비하는 커패시터 구조가 얻어진다.
다음, 제1 및 제2 실시예에서와 같이, 요구되는 콘택트홀과 요구되는 패턴(이들은 도면에 도시되지 않음)이 형성된다.
제3실시예에서의 공정은 자연적으로 1T2C 메모리, 2T2C 메모리, 또는 싱크 메모리에 적용될 수 있다.
상술한 제3실시예에 따르면, 제2전극(76)은 강유전막(38)의 표면 영역의 크기에 무관하게 형성된다. 이러한 이유로, 제2전극에 이용된 재료는 오버 에칭의 량을 제어하는 것이 어렵고 크기 제어가 어려워서 에칭하는 것이 어렵게 되는 것으로 될 수 있다. 또한, 제2전극과 전기접속하는 콘택트 패턴를 가지며 매칭 허용오차가 실현될 수 있으므로, 금속층과의 콘택트는, 1㎛2 보다 적은 강유전막 패턴의 경우에도 효과적으로 될 수 있다.
본 발명의 강유전체 메모리셀 형성방법의 제4실시예가 설명된다. 도 4(도 4 (A) 내지 도 4 (F))는 제4실시예를 설명하기 위한 일련의 부분적 제조공정도이다. 도 4 에 있어서, 도 2 및 도 2 에 도시된 구성성분과 구성성분이 동일한 도면부호로 표시되며, 필요한 경우를 제외하고는 그 상세한 설명은 생략된다. 도 4 에 있어서, 특히 공정도는 강유전체 커패시터를 구성하는 성분들에 초점을 맞추어 도시되어 있다.
제4실시예에 있어서, 제2실시예에서와는 달리, 배리어층이 제1전극 아래에 형성되는 예가 설명된다. 제3실시예에 있어서, 더나아가, 도 1 (A) 에 도시된 것과 같은 하부층과 동일한 구조가 준비되고, 그 다음의 후속하는 공정두이 설명되며, 제1 및 제2 실시예에서 설명된 것과 같은 동일한 단계에 대한 공정에 대한 공정도는 더 설명하지 않는다.
제4실시예에 있어서, MOS 트랜지스터(Tr)의 드레인과같은 제1 주요전극이 플러그 전극을 통하여 강유전체 커패시터에 직접 전기접속되어 있는 강유전테 메모리 셀 형성방법이 설명된다.
우선, 트랜지스터(Tr)의 제1 주요전극의 영역까지 도달하는 콘택트홀(80)이 제1층간절연막상에, 즉 하부층(10)의 표면 절연층(22)상에 형성된다(도 4 (A)). 이러한 콘택트홀은 공지된 종래기술의 포토리소그래피 에칭법을 이용하영 형성된다.
다음, 이러한 콘택트홀(80)은 어떠한 적절한 도전물질로써도 표면 절연층의 상부면(22a)의 레벨까지 충전함으로써, 플러그 전극(82)를 형성하게 된다. 플러그 전극(82)응ㄴ 제1 주요전극과 직접 콘택트를 형성하게 된다(도 4 (B)). 텅스텐 또는 다결정실리콘 등이 예로서 이 플러그 재질로서 이용될 수 있다.
그후에, 플러그(82)상에 그리고 표면 절연층(22)의 상부면 상에, 포포토리소그래피 에칭법을 이용하여, 제4개구(84a)를 가지는 더미 절연막(소위 더미층이라함)(84)이 형성된다. 이경우에, 제1, 제2 및 제3 실시예(참고 도 1 (B))에서와는 달리, 제4개구(84a)는 플러그전극(82)의 상부면이 노출되어 있는 위치에 형성된다.
그후에, 배리어층(86) 및 제1전극(30)이 연속하여 제4개구(84a) 내부에 형성됨으로써, 도 4 (D) 에 도시된 것과 같은 구조가 얻어진다. 예로서 배리어층(86)은 , 예비적 배리어층을 스퍼터링한 후에 CMP 법을 이용하여 형성될 수 있다. 더나아가, 제1실시예에서와 같은 제1전극(30)이 스퍼터링법과 CMP법에의해서 형성될 수 있다. 하진만, 배리어층(86)의 층상구조 및 제1전극(30)을 형성하기 위해 이용되는 방법은, 또한 배리어층(86)과 제1전극(30)에 대한 예비적 층이 형성되고, 양 층은 단일의 공정으로서 CMP에의해 연마되는 방식으로 될 수도 있다. 이경우에 배리어층에 이용될 수 있는 재질은 예로서 TiN, TiW, Ta 및 TaSiN 이 될 수 있다. 이러한 배리어층은, 차후의 공정단계에서 강유전막을 결정화하기 위해 수행되는 어닐링동안에, 산소 대기에서 고온처리에 의해 산소가 확산되어 전극이 산화되지 않게 되도록 형성된다.
또한, 이리듐(Ir)층이 산소 침투를 막는 것으로 알려져 있다. 따라서, 이리듐(Ir)을 제1전극(30)의 재질로 선택하면, 배리어층(86)을 형성하지 않더라고, 제1전극 자체가 산소의 침투를 막을 것이다.
그후에, 제2실시예에서 설명한 것과 마찬가지의 공정(도 2(B) 내지 도 2 (F))를 통해 제2층간절연막(34)상에 형성된 제2개구(34a) 내부에, 배리어층(64) 및 강유전층(38)이 형성된다(도 4 (E). 즉, 강유전막(38)이 제1전극(30)과 접촉하여 형성되고 배리어 층(64)이 강유전막(38)과 제2 층간절연층(34) 상에 형성되어 있는 구조가 얻어진다. 강유전막(38)에 대한 재질과 배리어층(64)에 대한 재질은 제1 및 제2 실시예에서 설명된 재질과 동일한 것으로 될 수도 있다.
다음, 제1 또는 제2 실시예에서 설명된 것과 마찬가지의 공정(참조, 도 1 (I) 또는 도 2 (G) 내지 도 (I))을 통하여 제3층간절연막(40)의 제3개구(40a)내부에, 강유전막(38)과 접촉하는 제2전극이 형성되고, 그후 배선 내지 상호접속 패턴(56)이 형성된다(도 4 (F)). 상술된 제4실시예에 따르면, CMP 기법을 이용하여 금속층이 제1전극(30) 바로 아래에 배리어층(86)으로서 형성된다. 따라서, 강유전체 메모리셀과 관련되는 공정단계의 수가 감소된다. 더나아가, 강유전막을 결정화하기 위한 어닐링공정동안에 플러그 전극(82)의 전기적 특성의 열화가 배리어 층(86)에 의해 방지되고, 그래서 플러그 전극과 제1전극 사이의 전기접속이 양호해진다. 제4실시예에 따르면, 더나아가, 플러그 전극 및 그리서 강유전체 커패시터가 MOS 트랜지스터에 매우 근접하여 형성될 수 있음으로써, 강유전체 메모리셀내의 셀 표면 영역의 큰 감소의 효과를 얻게 된다.
제4실시예의 공정은 자연적으로 1T2C 메모리, 2T2C 메모리, 또는 싱크 메모리에 적용될 수 있다.
상술한 실시예는 본 발명의 다른 바람직한 실시예일뿐이다. 그래서 본 발명은 상술한 실시예에만 한정되는 것은 아니다. 본 발명은 다양하게 변형되고 변경될 수 있다. 예를들면, 강유전막을 결정화하는 어닐링 온도가 600 ℃ 이하가 된다면, 상술한 배리어층을 형성할 필요는 없다.
본 발명에 따르면, 상술한 실시예로부터 명백한 바와 같이, CMP 공정을 이용하여 제 1 전극 및 강유전막이 형성된다. 그 결과, 본 발명은 다음과 같은 이점들, 즉, (a) 비휘발성 반응물들이 축적될 위험이 없다. (b) 미세 개구부 및 홀이 층간절연막에서 건식에칭에 의해 형성될 수 있기 때문에, 제 1 및 제 2 전극들 및 강유전막이 그들 내부에 미세하게 형성하기가 쉬어진다. (c) 강유전막으로의 기계적인 손상을 효율적으로 검색할 수 있기 때문에, 강유전 특성이 안정적으로 되어 신뢰도가 향상된다.
또한, 일반적이 포토리소그래피 에칭공정으로 제 2 전극을 형성함으로써, 강유전막과의 매칭 허용범위가 더 넓어지게 된다.
Claims (20)
- 하부층의 상부면상에 제 1 전극층을 형성하는 단계;전극층의 나머지 부분으로 상기 제 1 전극을 형성하기 위해 제 1 CMP (화학적 기계적 연마) 를 이용하여 제 1 전극층의 일부분을 제거하는 단계;상기 제 1 전극이 상기 제 1 전극과 접촉하는 상기 강유전막의 일부분으로 형성된 상기 하부층의 상부면 상에 강유전막을 형성하는 단계; 및상기 강유전막의 나머지 부분으로 상기 강유전막을 형성하기 위해 제 2 CMP (화학적 기계적 연마) 기술을 이용하여 상기 제 1 전극과 접촉하지 않는 상기 강유전막의 일부분을 제거하는 단계를 포함하는, 상기 제 1 전극과 제 2 전극사이의 강유전막 및 제 1 및 제 2 전극을 구비하는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 강유전막과 접촉하지 않는 상기 제 2 전극의 일부분으로 상기 강유전막이 형성된 상기 하부층의 상부면상에 제 2 전극층을 형성하는 단계; 및상기 제 2 전극층의 나머지 부분으로 상기 제 2 전극을 형성하기 위해 제 3 CMP (화학적 기계적 연마) 기술을 이용하여 상기 강유전막과 접촉하지 않는 상기 제 2 전극층의 일부분을 제거하는 단계를 더 포함하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 강유전막과 접촉하는 상기 제 2 전극층의 일부분으로 상기 강유전막이 형성된 상기 하부층의 상부면상에 제 2 전극층을 형성하는 단계; 및상기 제 2 전극층의 나머지 부분으로 상기 제 2 전극을 형성하기 위해 포토리소그래피 에칭기술을 이용하여 상기 강유전막과 접촉하지 않는 상기 제 2 전극층의 일부분을 제거하는 단계를 더 포함하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 제 2 CMP 에 사용되는 슬러리는, 상기 강유전막이 SBT (줄여서 SrBi2TA2O9) 막으로 이루어질 경우에 암모니아계의 수용액 용액인 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 제 1 CMP 에 사용되는 슬러리는, 상기 제 1 전극층이 플라티늄 (Pt) 층으로 이루어질 경우에 염산계의 수용액 용액인 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 3 항에 있어서,상기 제 3 CMP 에 사용되는 슬러리는, 상기 제 2 전극층이 플라티늄 (Pt) 층으로 이루어질 경우에 염산계의 수용액 용액인 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 하부층은 상기 강유전성 메모리 셀의 동작을 제어하기 위해 내부에 형성된 트랜지스터, 및 상기 제 1 전극층이 형성된 상기 하부층 상에 제 1 층간절연막으로서 표면절연층을 갖는 것을 특징으로 하는 를 갖는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 하부층상에, 포토리소그래피 에칭기술을 이용하여, 상기 하부층의 상부면상에 상기 제 1 전극의 형성을 위한 영역을 노출시키는 제 1 개구부를 갖는 더미 절연층을 형성하는 단계; 및상기 더미 절연층의 표면 및 상기 하부층의 노출 표면상에 제 1 전극물질을 스퍼터링하여 상기 제 1 전극층을 형성하는 단계를 포함하며,상기 제 1 전극은, 상기 제 1 CMP 에서의 연마에 의해, 상기 하부층의 노출면상에 형성된 상기 제 1 전극층의 나머지 부분의 연마면 및 상부면이 평탄해질 때까지 상기 더미 절연층 및 상기 제 1 전극층을 제거함으로서 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 8 항에 있어서,상기 평탄면상에 포토리소그래피 에칭기술을 이용하여 상기 제 1 전극층을 노출시키는 제 2 개구부를 갖는 제 2 층간절연막을 형성하는 단계; 및상기 제 2 층간절연막의 표면 및 상기 제 1 전극층의 노출면 상에 강유전물질을 코팅하여 상기 강유전막을 형성하는 단계를 포함하며,상기 제 2 층간절연막의 상부면과 상기 노출면간의 높이차는 형성될 상기 강유전막의 두께보다 더 크고,상기 강유전막은 상기 제 2 CMP 에 의한 연마에 의해, 상기 제 1 전극층의 노출면상에 형성된 상기 강유전막 일부의 상부면에 도달하지 않는 레벨까지 상기 제 2 층간절연막 및 상기 강유전막을 제거함으로서 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,(a) 포토리소그래피 에칭기술을 이용하여, 상기 하부층의 상부면상에 상기 제 1 전극의 형성을 위한 영역을 노출시키는 제 1 개구부를 갖는 더미 절연층을 형성하는 단계; 및상기 더미 절연층의 표면 및 상기 하부층의 노출표면 상에 제 1 전극물질을 스퍼터링하여 상기 제 1 전극층을 형성하는 단계를 포함하며,상기 제 1 전극은 상기 제 1 CMP 에 의한 연마에 의해, 상기 하부층의 노출면상에 형성된 상기 제 1 전극층의 나머지 부분의 상부면 및 연마면이 평탄해질 때까지 상기 더미 절연층 및 상기 제 1 전극층을 제거함으로서 형성되는 상기 제 1 전극층을 형성하는 공정,(b) 포토리소그래피 에칭기술을 이용하여, 상기 평탄면상에 상기 제 1전극층을 노출시키는 제 2 개구부를 갖는 제 2 층간 절연층을 형성하는 단계; 및상기 제 2 층간절연막 표면 및 상기 제 1 전극층의 노출면 상에 강유전물질을 코팅하여 상기 강유전막을 형성하는 단계를 포함하며,상기 제 2 층간절연막의 상부면과 상기 노출면간의 높이차는 형성될 상기 강유전막의 두께보다 더 크고,상기 강유전막은 상기 제 2 CMP 에 의한 연마에 의해, 상기 제 1 전극층의 노출면상에 형성된 상기 강유전막 일부의 상부면에 도달하지 않는 레벨까지 상기 제 2 층간절연막 및 상기 강유전막을 제거함으로서 형성되는 강유전막의 형성하는 공정,(c) 포토리소그래피 에칭기술을 이용하여, 상기 제 2 층간절연막의 나머지 부분 및 상기 강유전막 상에, 상기 강유전막의 상부면상의 상기 제 2 전극의 형성을 위한 영역을 노출시키는 제 3 개구부를 갖는 제 3 층간절연막을 형성하는 단계; 및상기 제 3 층간절연막 표면 및 상기 강유전막의 노출면상에 제 2 전극물질을 스퍼터링하여 상기 제 2 전극층을 형성하는 단계를 포함하며,상기 제 2 전극은 상기 제 3 CMP 에 의한 연마에 의해, 상기 노출면상에 형성된 상기 제 2 전극층의 나머지 부분의 상부면에 도달하지 않는 레벨까지 상기 제 3 층간절연막 및 상기 제 2 전극층을 제거함으로서 형성하는 공정인 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 제 1 전극에 사용되는 물질은 600 ℃ 이상의 온도의 산소 대기에서 안정적인 물질인 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 제 1 및 제 3 CMP 에 사용된 슬러리는 동일한 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 8 항에 있어서,상기 강유전막의 형성단계는,포토리소그래피 에칭기술을 이용하여, 상기 평탄면상에 상기 제 1전극층을 노출시키는 제 2 개구부를 갖는 제 2 층간 절연층을 형성하는 단계;상기 층간절연막의 표면상에 배리어층을 형성하는 단계; 및상기 배리어 층의 상부면 및 상기 제 1 전극층의 노출면 상에 강유전물질을 코팅하여 상기 강유전막을 형성하는 단계를 포함하며,상기 강유전막의 두께는 상기 제 2 층간절연막의 상부면과 상기 노출면간의 높이차보다 더 크고,상기 강유전막은, 상기 제 1 전극층의 노출면상에 형성된 상기 강유전막의 일부 상부면에 도달하지 않는 레벨까지의 상기 제 2 CMP 에 의한 연마에 의해, 상기 배리어층상의 상기 강유전막, 상기 배리어막, 및 상기 제 2 층간절연막을 제거함으로서 형성되는 동시에, 배리어층은 상기 배리어층의 나머지부분에 의해 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 하부층은 상기 강유전성 메모리 셀의 동작을 제어하기 위한 트랜지스터, 및 상기 트랜지스터를 둘러싸는 격리영역을 내부에 형성하며, 제 1 층간절연막으로서 상기 제 1 전극층이 형성된 면상에 표면절연층을 구비하고, 상기 제 1 전극은 상기 격리영역의 상부면상의 상기 표면절연층상에 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 하부층은 상기 강유전성 메모리 셀의 동작을 제어하기 위한 트랜지스터, 및 상기 트랜지스터를 둘러싸는 격리영역을 내부에 형성하며, 제 1 층간절연막으로서 상기 제 1 전극층이 형성된 면상에 표면절연층을 구비하고,상기 표면절연층에는, 상기 트랜지스터의 주전극영역에 도달하지 않는 콘택홀이 형성되며,상기 표면절연층의 상부면과 동일한 레벨까지 상기 콘택홀을 채우는 플러그 전극이 형성되고,상기 플러그 전극과 직접 접촉하거나 그 사이의 배리어층과 접촐하도록 상기 제 1 전극이 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 13 항에 있어서,상기 배리어층은 티타늄 (Ti) 산화물, 알루미늄 (Al) 산화물, TiN, TiW, TA, TaN 및 TaSi 로 구성된 산화방지물 군에서 선택된 일 이상의 물질로 이루어지는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 15 항에 있어서,상기 배리어층은 티타늄 (Ti) 산화물, 알루미늄 (Al) 산화물, TiN, TiW, TA, TaN 및 TaSi 로 구성된 산화방지물 군에서 선택된 일 이상의 물질로 이루어지는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 강유전성 메모리 셀은 1T1C 형의 메모리로서 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 강유전성 메모리 셀은 2T2C 형의 메모리로서 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
- 제 1 항에 있어서,상기 강유전성 메모리 셀은 슈링크 형의 메모리로서 형성되는 것을 특징으로 하는 강유전성 메모리 셀의 제조방법.
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