CN104821320A

CN104821320A - 半导体器件及其制造方法

Info

Publication number: CN104821320A
Application number: CN201510047977.3A
Authority: CN
Inventors: 佐次田直也
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2014-02-05
Filing date: 2015-01-30
Publication date: 2015-08-05
Also published as: US20160268272A1; US9373626B2; JP2015149354A; US20150221657A1; EP2905809A1; US9773794B2

Abstract

本发明提供一种半导体器件及其制造方法，该半导体器件的实施例包括板线，其连接到选自多个铁电电容器的铁电电容器，并且从顶电极上方覆盖所选择的铁电电容器和在所选择的铁电电容器之间的区域。该半导体器件甚至在当小型化铁电电容器时能够获得充足的极化电荷量。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

闪存、EEPROM(电可擦除可编程只读存储器)、铁电存储器及其他存储器是非易失存储器的示例。在闪存和EEPROM中，通过在浮栅极中存储电荷来存储数据。在铁电存储器中，通过使用铁电薄膜的极化反转来存储数据。比较来看，铁电存储器具有对诸如伽马射线、电子射线、中子射线等辐射线的抵抗力比闪存和EEPROM的高的优势。

但是，传统的铁电存储器会有当小型化铁电电容器时不容易获得所需的极化电荷量的问题。

专利文献1：日本特开专利公开No:03-256358。

发明内容

本发明的目的是提供一种半导体器件及其制造方法，该半导体器件甚至在当小型化铁电电容器时能够获得充足的极化电荷量。

根据本发明的方案，一种半导体器件，包括：多个铁电电容器，每个所述铁电电容器包括底电极、电容器绝缘膜和顶电极；多个开关元件，每个所述开关元件分别连接到所述铁电电容器中的一个；多个字线，每个所述多个字线导通和关断两个或更多所述开关元件；多个位线，每个所述位线连接到两个或更多所述开关元件；以及板线(plate line)，连接到选自所述多个铁电电容器的铁电电容器，并且从所述顶电极上方覆盖所选择的铁电电容器和在所选择的铁电电容器之间的区域。

根据本发明的另一方案，一种制造半导体器件的方法，包括：形成多个铁电电容器，每个所述铁电电容器包括底电极、电容器绝缘膜和顶电极；形成多个开关元件，每个所述开关元件分别连接到所述铁电电容器中的一个；形成多个字线，每个所述多个字线导通和关断两个或更多开关元件；形成多个位线，每个所述位线连接到两个或更多所述开关元件；以及形成板线，所述板线连接到选自所述多个铁电电容器的铁电电容器，并且从所述顶电极上方覆盖所选择的铁电电容器和在所选择的铁电电容器之间的区域。

附图说明

图1是示出参考示例的极化电荷量的测量结果的示意图；

图2A和图2B是分别示出根据第一实施例的半导体器件的结构的示意图；

图3A是示出根据第二实施例的半导体器件结构的电路图；

图3B是示出根据第二实施例的半导体器件结构的剖视图；

图4A是示出场效应晶体管的结构的剖视图；

图4B是示出铁电电容器的结构的剖视图；

图5A至图5G是按照步骤的顺序示出用于制造根据第二实施例的半导体器件的方法的剖视示意图；

图6A是示出导电堆叠结构的示例的剖视图；

图6B是示出导电堆叠结构的另一示例的剖视图；

图7是示出第二实施例的示例的结构的剖视图；

图8是示出图7中所示出的示例的极化电荷量的测量结果的示意图；

图9A至图9D是分别示出顶电极与板线之间的关系的示意图；

图10是示出第一个实验的结果的示意图；

图11是示出第二个实验的结果的示意图；

图12是示出第三个实验的结果的示意图；以及

图13是示出第二实施例的改型示例的结构的剖视图。

具体实施方式

本申请的发明人检测了在传统铁电存储器中，当小型化铁电电容器时，为什么不易获得所需的极化电荷量的原因。

首先，检测了铁电电容器的尺寸与极化电荷量之间的关系。该检测中，在铁电电容器的平面形状被设定成边为0.7μm的正方形的情况下(第一参考示例)和在铁电电容器的平面形状被设定成边为0.87μm的正方形的情况下(第二参考示例)，测量各自的极化电荷量。第一参考示例和第二参考示例每个是具有模拟的传统结构的示例。在图1中示出测量的结果。在图1中的纵轴表示通过将用于运行配置有铁电电容器的铁电存储器所必需的极化电荷量转换成1而获得的值。

如图1所示，尽管在第二参考示例中能够获得足够的极化电荷量，但是在较小的第一参考示例中不能获得足够的极化电荷量。如上所述，认识到由于小型化铁电电容器，极化电荷量会不足。

进一步地，通过与铁电电容器的制造工艺和极化电荷量之间的关系相关的检测发现，与多层导线的形成之前相比，包括板线的多层导线的形成之后的极化电荷量降低。也就是，发现出现了制程(in-process)劣化。进一步地，还发现随着铁电电容器更小，这样的制程劣化更突出。为了抑制制程劣化，目前已采用如形成诸如氧化铝膜等保护膜以覆盖铁电电容器的措施，但是随着小型化铁电电容器，充分地抑制制程劣化变得困难。因此，本发明人进一步进行认真研究，使得可以抑制制程劣化，最终得到了以下的实施例。

在下文中，将参考附图具体地解释实施例。

(第一实施例)

首先，将解释第一实施例。图2A和图2B是分别示出根据第一实施例的半导体器件的结构的示意图。

如图2A和图2B所示，在根据第一实施例的半导体器件中，设置多个铁电电容器101、多个开关元件102、多个字线103、多个位线104、和板线105。在每个铁电电容器101中设置底电极、电容器绝缘膜和顶电极。开关元件102中的每一个分别连接到一个铁电电容器101。字线103中的每一个导通和关断两个或更多开关元件102。位线104中的每一个连接到两个或更多开关元件102。板线105连接到选自多个铁电电容器101的部分或全部的铁电电容器101，并且从铁电电容器101的顶电极上方覆盖所选择的铁电电容器101和在所选择的铁电电容器101之间的区域。在所选择的铁电电容器101中包括连接到两个或更多开关元件102的铁电电容器101，所述两个或更多开关元件102由单独的字线103导通和关断，并且在所选择的铁电电容器101中包括连接到两个或更多开关元件102的铁电电容器101，所述两个或更多开关元件102连接到单独的位线104。因此，在俯视图中，连接到板线105的铁电电容器101和在铁电电容器101之间的区域在板线105的轮廓线(outline)之内。在第一实施例中，四个铁电电容器101对应于所选择的铁电电容器101。顺便提及的是，图2A示出板线105和板线105下面的结构，图2B示出板线105下面的结构。

在第一实施例中，采用这样的结构，使得当形成铁电电容器101的顶电极之上的导电层和其它层时，可以显著地抑制铁电电容器101遭受的制程劣化。因此，甚至当小型化铁电电容器101时，可以获得足够的极化电荷量。

(第二实施例)

接下来，将描述第二实施例。第二实施例是铁电存储器的示例。图3A是示出根据第二实施例的半导体器件结构的电路图，图3B是示出根据第二实施例的半导体器件结构的剖视图。

如图3B所示，在第二实施例中设置存储单元区域301和外围电路区域302。如图3A所示，在存储单元区301中设置多个铁电电容器201、多个开关元件202、多个字线203、多个位线204、和板线205。如图3B所示，在每个铁电电容器201中设置底电极246、电容器绝缘膜247和顶电极248。开关元件202中的每一个分别连接到铁电电容器201中的一个。字线203中的每一个导通和关断两个或更多开关元件202。位线204中的每一个连接到两个或更多开关元件202。板线205连接到选自多个铁电电容器201的铁电电容器201，并且从顶电极248上方覆盖所选择的铁电电容器201和在所选择的铁电电容器201之间的区域。在所选择的铁电电容器201中包括连接到两个或更多开关元件202的铁电电容器201，所述两个或更多开关元件202由单独的字线203导通和关断，并且在所选择的铁电电容器201中包括连接到两个或更多开关元件202的铁电电容器201，所述两个或更多开关元件202连接到单独的位线204。

如图3B所示，在该半导体器件中包括在存储单元区301和外围电路区302两者中都有的诸如n型或p型硅衬底的半导体衬底211。在半导体衬底211的表面中形成用于限定晶体管的有源区的元件隔离区212。在有源区中形成P阱213，并且形成具有P阱213的开关元件202。例如，开关元件202是场效应晶体管。如图4A所示，场效应晶体管例如包括栅绝缘膜401、栅电极402、杂质注入区403、绝缘侧壁404、杂质注入区405、硅化层406。栅电极402起到字线203的作用。

在半导体衬底211上形成用于覆盖开关元件202的覆盖膜221，在覆盖膜221上形成层间绝缘膜222。在层间绝缘膜222和覆盖膜221中形成暴露硅化层406的接触孔223，并且在接触孔223中形成导电栓224。在层间绝缘膜222和导电栓224上形成蚀刻阻挡膜225，并且在蚀刻阻挡膜225上形成层间绝缘膜226。在层间绝缘膜226和蚀刻阻挡膜225中形成开口227，并且在存储单元区301中的开口227中形成导线228。导线228连接到一部分导电栓224并且起到位线204的作用。在开口227中形成导电栓233，并且导电栓233连接到外围电路区302中的一部分导电栓224。在层间绝缘膜226、导线228和导电栓233上形成氧化防止膜229，并且在氧化防止膜229上形成缓冲膜230。在缓冲膜230、氧化防止膜229、层间绝缘膜226和蚀刻阻挡膜225中形成暴露导电栓224的接触孔231，并且在存储单元区301中的接触孔231中形成导电栓232。

在缓冲膜230和导电栓232上形成氮化钛膜241和氮铝钛膜242。在存储单元区301中的氮铝钛膜242上形成铁电电容器201。每个铁电电容器201包括底电极246、电容器绝缘膜247和顶电极248。氮化钛膜241和氮铝钛膜242被图案化成与底电极246、电容器绝缘膜247和顶电极248相似，并且铁电电容器201中的一个的底电极246电连接到导电栓232中的一个。

如图4B所示，铁电电容器201的底电极246包括铱膜431、氧化铱膜432和铂膜433。电容器绝缘膜247包括铁电膜434和铁电膜435。例如，铁电膜434和铁电膜435的成分不同。顶电极248包括氧化铱膜436、氧化铱膜437和氧化铱膜438。例如，氧化铱膜437的氧化程度高于氧化铱膜436的程度。

在缓冲膜230上形成覆盖铁电电容器201的保护膜251，在保护膜251上形成保护膜252，并且在保护膜252上形成层间绝缘膜253。在层间绝缘膜253、保护膜252和保护膜251中形成暴露顶电极248的接触孔254，在接触孔254中形成导电栓256。在外围电路区302中，在层间绝缘膜253、保护膜252、保护膜251、缓冲膜230和氧化防止膜229中形成暴露导电栓233的接触孔255，并且在接触孔255中形成导电栓257。

在层间绝缘膜253、导电栓256和导电栓257上形成堆叠结构导电膜。堆叠结构导电膜包括钛膜261、氮化钛膜262、AlCu合金膜263、钛膜264和氮化钛膜265。堆叠结构导电膜被图案化并且起到存储单元区301中的板线205的作用。板线205连接到选自多个铁电电容器201的部分或全部的铁电电容器201，并且从顶电极248上方覆盖所选择的铁电电容器201和在所选择的铁电电容器201之间的区域。在所选择的铁电电容器201中包括连接到两个或更多开关元件202的铁电电容器201，所述两个或更多开关元件202由单独的字线203导通和关断，并且在所选择的铁电电容器201中包括连接到两个或更多开关元件202的铁电电容器201，所述两个或更多开关元件202连接到单独的位线204。因此，在俯视图中，连接到板线205的铁电电容器201和在铁电电容器201之间的区域在板线205的轮廓线之内。在外围电路区302中，图案化的堆叠结构导电膜起到外围电路的导线的作用。在层间绝缘膜253上形成覆盖图案化的堆叠结构导电膜的层间绝缘膜266。

如上所述，在第二实施例中，板线205(堆叠结构导电膜)从顶电极248上方覆盖预定铁电电容器201和在预定铁电电容器201之间的区域。因此，当形成层间绝缘膜266和形成上导线层和其它层时可以显著地抑制铁电电容器201遭受的制程劣化。因此，甚至当小型化铁电电容器201时，可以获得足够的极化电荷量。

进一步地，在该实施例中，在导线228上设置铁电电容器201，导线228起到位线204的作用。也就是，采用位线上电容器(COB，capacitor over bitline)结构。于是，由于采用COB结构，其中板线205(堆叠结构导电膜)从上覆盖预定的铁电电容器201和在预定的铁电电容器201之间的区域的结构是非常有效的。

板线205从上覆盖的铁电电容器201的数量不限于特别的一个，优选地采用单个板线205覆盖大量的铁电电容器201和在铁电电容器201之间的区域。即，优选是，在单个半导体器件中要包括的板线205的数目应该是小的，并且板线205之间的间隙应该更小。

例如，当设置在垂直方向排列100片和在水平方向排列100片以达到总量10000片的铁电电容器时，这些铁电电容器可以被分组成4块，每块包括在垂直方向排列50片和在水平方向排列50片以达到总量2500片的铁电电容器，并且可以在每块中设置单个板线。在这种情况下，在每块中包括的2500片铁电电容器是所选择的铁电电容器的示例，在每块中包括的50个字线和50个位线是单独的位线和单独的字线的示例。

接下来，将解释制造根据第二实施例的半导体器件的方法。图5A至图5G是按照步骤的顺序示出制造根据第二实施例的半导体器件的方法的剖视图。

首先，如图5A所示，在半导体衬底211的表面中形成用于限定晶体管的有源区的元件隔离区212。例如，浅沟槽隔离(STI)形成为元件隔离区212。可以通过在半导体衬底211的表面中形成沟槽并且采用诸如氧化硅膜等绝缘膜填充该沟槽来形成STI。可以通过硅的局部氧化(LOCOS)法形成绝缘膜作为元件隔离区212。然后，例如在有源区中引入杂质以形成P阱213。之后，在存储单元区301中的有源区中形成开关元件201。例如，形成图4A中示出的场效应晶体管作为开关元件202。

在场效应晶体管的形成中，首先，在有源区的表面上形成栅绝缘膜401。例如，可以通过热氧化法形成栅绝缘膜401。然后，在栅绝缘膜401上形成栅电极402。例如，可以通过在半导体衬底211的整个上表面上形成非晶硅或多晶硅膜并且通过光刻法对该硅膜进行图案化来形成栅电极402。之后，采用栅电极402作为掩模向栅电极402的两侧上的P阱213中离子注入n型杂质以形成n型杂质注入区403作为扩展区。接着，在栅电极402的侧面上形成绝缘侧壁404。例如，可以通过在半导体衬底211和栅电极402上形成绝缘膜并且回蚀该绝缘膜来形成侧壁404。例如，通过化学气相沉积(CVD)法形成氧化硅膜作为绝缘膜。然后，使用侧壁404和栅电极402作为掩模向P阱213中离子注入n型杂质，离子注入浓度高于形成杂质注入区403时的注入浓度，以形成n型杂质注入区405。结果是，可以获得具有杂质注入区403和杂质注入区405的源/漏区。在形成杂质注入区405之后，在栅电极402上和在杂质注入区405上形成硅化物层406。在硅化物层406的形成中，通过溅射法形成诸如钴膜等金属膜，并且加热金属膜使其与硅反应。然后，采用湿法刻蚀去除金属膜的未反应部分。在外围电路区302中也形成类似的场效应晶体管214。

然后，形成覆盖开关元件202的覆盖膜221。例如，通过等离子CVD法，形成大约70nm厚的氮化硅膜作为覆盖膜221。然后，在覆盖膜221上形成层间绝缘膜222。例如，可以利用含有四乙氧基硅烷(TEOS)的气体通过等离子CVD法形成大约1.1μm厚的氧化硅膜作为层间绝缘膜222。接着，通过化学机械抛光(CMP)法抛光层间绝缘膜222的上表面以使其平坦。例如，在半导体衬底211的平坦表面上，抛光之后的层间绝缘膜222的厚度可以是大约600nm。然后，在层间绝缘膜222和覆盖膜221中形成暴露硅化物层406的接触孔223。在接触孔223的形成中，例如通过光刻法，图案化层间绝缘膜222和覆盖膜221。例如，接触孔223的直径可以是0.2μm。之后，在接触孔223中形成导电栓224。例如，作为导电栓224，可以使用具有与图6A中示出的导电堆叠410的堆叠结构类似的堆叠结构的导电栓。更具体地，例如，在接触孔223中可以通过CVD法依序形成30nm厚的钛膜411和20nm厚的氮化钛膜412作为粘结膜(胶膜)，并且在氮化钛膜412上通过CVD法形成钨膜413。然后，通过CMP法抛光钨膜413、氮化钛膜412和钛膜411直到暴露层间绝缘膜222的上表面。

然后，如图5B所示，在层间绝缘膜222和导电栓224上形成蚀刻阻挡层225。例如形成大约30nm厚的氮化硅膜作为蚀刻阻挡膜225。之后，在蚀刻阻挡膜225上形成层间绝缘膜226。例如，利用含有TEOS的气体通过等离子CVD法形成大约350nm厚的氧化硅膜作为层间绝缘膜226。接着，在要形成位线204的层间绝缘膜226和蚀刻阻挡层225的区域中，形成暴露一部分导电栓224的开口227。例如，在开口227的形成中，在层间绝缘膜226上形成氮化硅膜作为牺牲膜，使用光致抗蚀剂掩模在牺牲膜和层间绝缘膜226中形成到达蚀刻阻挡膜225的开口，去除掩模，并且蚀刻牺牲膜和蚀刻阻挡膜225。在外围电路区302中也形成暴露导电栓224的相似开口227。

在形成开口227之后，在存储单元区301中的开口227中形成导线228作为位线204。作为导线228，例如，可以形成具有与图6A中示出的导电堆叠410的堆叠结构类似的堆叠结构的导线。更具体地，例如，在开口227中可以通过CVD法依序形成10nm厚的钛膜411和20nm厚的氮化钛膜412作为粘结膜(胶膜)，并且在氮化钛膜412上通过CVD法形成钨膜413。然后，通过CMP法抛光钨膜413、氮化钛膜412和钛膜411直到暴露层间绝缘膜226的上表面。与导线228的形成平行，在外围电路区302中的开口227中形成导电栓233。

在形成导线228和导电栓233之后，在层间绝缘膜226和导线228上形成氧化防止膜229。例如形成30nm厚的氮化硅膜作为氧化防止膜229。通过氧化防止膜229防止在稍后接触孔231的形成中引起的导线228的氧化或者其它氧化。之后，在氧化防止膜229上形成缓冲膜230。例如，利用含有TEOS的气体通过等离子CVD法形成大约200nm厚的氧化硅膜作为缓冲膜230。稍后将会描述，缓冲膜230抑制在为了形成铁电电容器201而执行蚀刻时引起的对下部分的损害。缓冲膜230可以提高与铁电电容器201的粘合度。之后，在缓冲膜230、氧化防止膜229、层间绝缘膜226和蚀刻阻挡膜225中形成暴露导电栓224的接触孔231。在接触孔231的形成中，例如，通过光刻法，图案化缓冲膜230、氧化防止膜229和层间绝缘膜226。例如，接触孔231的直径可以是0.2μm。接下来，在接触孔231中形成导电栓232。作为导电栓232，例如，可以形成具有与图6A中示出的导电堆叠410的堆叠结构类似的堆叠结构的导电栓。更具体地，例如，在接触孔231中可以通过CVD法依序形成10nm厚的钛膜411和20nm厚的氮化钛膜412作为粘结膜(胶膜)，并且在氮化钛膜412上通过CVD法形成钨膜413。然后，通过CMP法抛光钨膜413、氮化钛膜412和钛膜411直到暴露缓冲膜230的上表面。此时，由采用CMP法的抛光引起的膜减薄可以在缓冲膜230内部停止，并且可以防止缓冲膜230下面的氧化防止膜229被抛光。

然后，如图5C所示，例如在缓冲膜230和导电栓232上形成5nm厚的钛膜，并且执行通过RTA(快速热退火)法的氮化处理，以形成氮化钛膜241。尽管由于CMP的作用，导电栓232的上表面会低于缓冲膜230的上表面并且会存在凹陷部分，但是该凹陷部分被氮化钛膜241覆盖。之后，在氮化钛膜241上形成氮铝钛膜242。在氮铝钛膜242的形成中，例如形成40nm厚的氮铝钛膜并且通过CMP法被抛光成大约20nm厚，并且重新形成25nm厚的另一氮铝钛膜。氮铝钛膜242具有抗氧化性能。接着，在氮铝钛膜242上形成导电膜243、铁电膜244和导电膜245。

如图4B所示，在导电膜243的形成中，例如，可以形成30nm厚的铱膜431、30nm厚的氧化铱膜432和50nm厚的铂膜433。氧化铱膜432有助于提高粘合度和取消定向。铂膜433有助于提高定向。

如图4B所示，在铁电膜244的形成中，例如可以形成75nm厚的例如是PZT(Pb(Zr_x，Ti_1-x)O₃)(0＜x＜1)膜的铁电膜434，并且可以在氩气和氧气的混合气氛中通过RTA法执行热处理。通过热处理，铁电膜434的晶粒被定向成与铂膜433的晶粒的取向匹配。然后，可以在铁电膜434上形成非晶状态的10nm厚的铁电膜435。可以略过铁电膜435的形成。

如图4B所示，在导电膜245的形成中，例如可以形成25nm厚的氧化铱膜436。例如，通过溅射法，形成在形成时会被晶化的膜作为氧化铱膜436。在氧化铱膜436的形成中，例如，压力可以是2Pa，衬底温度可以是300℃，可以使用铱靶，可以使用氩气和氧气的混合气体作为反应气体，并且溅射功率可以是大约1KW至2KW。在这种情况下，例如，氩气和氧气的流量比(flow rate ratio)可以是100至56。当略过铁电膜435的形成时，在铁电膜434上形成导电膜245。然后，可以在含氧气氛中通过RTA法执行热处理。在该热处理中。例如，可以使用氩气和氧气的混合气体，氩气和氧气的流量比可以是100至1，衬底温度可以是725℃，热处理的时间周期可以是60秒。通过该热处理，氧化铱膜436中包含的铱原子扩散到铁电膜244中并且铁电膜435被晶化。

在该热处理之后，可以在氧化铱膜436上形成氧化程度高于氧化铱膜436的氧化铱膜437。例如，可以形成IrO₂作为氧化铱膜437。优选将氧化铱膜437的形成温度设定为100℃或更低。这会抑制非正常生长。氧化铱具有将氢原子活化成氢自由基(hydrogen radicals)的催化活性，并且氧化程度越高，催化活性越低。氢自由基会还原铁电性，于是氧化铱的氧化程度越高，铁电性更不容易还原。因此，形成氧化程度高于氧化铱膜436的氧化铱膜437，由此可以用氢自由基来抑制铁电膜244的还原。然后，例如，可以在氧化铱膜437上形成80nm厚的铱膜438。铱膜438有助于降低接触电阻。之后，清洁半导体衬底211的背面。

接下来，如图5D所示，图案化导电膜245、铁电膜244、导电膜243、氮铝钛膜242和氮化钛膜241以形成包括顶电极248、电容器绝缘膜247和底电极246的铁电电容器201。此时，设计成底电极246电连接到导电栓232。例如，底电极246包括铱膜431、氧化铱膜432和铂膜433，电容器绝缘膜247包括铁电膜434和铁电膜435，顶电极248包括氧化铱膜436、氧化铱膜437和铱膜438。在导电膜245、铁电膜244、导电膜243、氮铝钛膜242和氮化钛膜241的图案化中，在导电膜245上形成导电膜作为掩模和绝缘膜作为掩模，通过光刻法图案化这些膜以形成硬掩模，并且采用该硬掩模执行导电膜245和其它膜的蚀刻，该蚀刻在缓冲膜230的内部结束。在缓冲膜230的内部结束蚀刻使得有可能抑制对下部的损害。例如，可以通过溅射法形成大约200nm厚的氮铝钛膜作为用作掩模的导电膜，例如，可以通过利用含有TEOS的气体通过等离子CVD法形成大约280nm厚的氧化硅膜作为用作掩模的绝缘膜。在形成铁电电容器201之后，在氧气气氛中以350℃的温度执行40分钟的退火。

然后，如图5E所示，在缓冲膜230上形成覆盖铁电电容器201的保护膜251。例如，通过溅射法形成5nm至20nm厚的氧化铝膜作为保护膜251。之后，在氧气气氛中以500℃至650℃的温度执行退火以恢复在形成保护膜251时引起的损害。接着，在保护膜251上形成保护膜252。例如，通过金属有机化学气相沉积(MOCVD)法或原子层沉积(ALD)法形成30nm至100nm厚的氧化铝膜作为保护膜252。然后，在保护膜252上形成层间绝缘膜253。利用TEOS、氧气和氦气的混合气体，通过等离子CVD法，形成大约1400nm厚的氧化硅膜作为层间绝缘膜253。例如，可以形成具有绝缘性能的无机膜或其它膜作为层间绝缘膜253。

之后，例如通过CMP法平坦化层间绝缘膜253的表面。接着，在采用N₂O气体、氮气或其它气体产生的等离子气氛中执行热处理。作为热处理的结果，层间绝缘膜253内部的湿气和其它可以被去除，可以改变层间绝缘膜253和其它膜的质量，使得湿气不易进入到层间绝缘膜253。在通过CMP平坦化层间绝缘膜253之后，例如可以利用含TEOS的气体通过等离子CVD法形成大约250nm厚的氧化硅膜。尽管由于CMP在铁电电容器201之间的层间绝缘膜253的表面中形成了凹陷部分，但是该凹陷部分可以采用氧化硅膜填充，可以获得平坦的表面。也可以在形成氧化硅膜的情况下，之后，优选地，在采用N₂O气体、氮气或其它气体产生的等离子气氛中执行热处理。

然后，如图5F所示，在层间绝缘膜253、保护膜252和保护膜251中形成暴露顶电极248的接触孔254。在接触孔254的形成中，例如通过光刻法图案化层间绝缘膜253、保护膜252和保护膜251。例如，当硬掩模保留在顶电极248上时，形成接触孔254以也穿过硬掩模。在外围电路区302中的层间绝缘膜253、保护膜252、保护膜251、缓冲膜230和氧化防止膜229中形成暴露导电栓233的接触孔255。在接触孔255的形成中，例如，通过光刻法图案化层间绝缘膜253、保护膜252、保护膜251、缓冲膜230和氧化防止膜229。之后，在接触孔254中形成导电栓256并且在接触孔255中形成导电栓257。作为导电栓256和导电栓257，例如，可以形成具有与图6B中示出的导电堆叠420的堆叠结构类似的堆叠结构的导电栓。更具体地，例如在接触孔254和接触孔255中可以通过CVD法形成氮化钛膜421作为粘结膜(胶膜)，并且在氮化钛膜421上通过CVD法形成钨膜422。然后，通过CMP法抛光钨膜422和氮化钛膜421直到暴露层间绝缘膜253的上表面。可以形成钛膜和氮化钛膜的堆叠来替代氮化钛膜421。

之后，如图5G所示，在层间绝缘膜253、导电栓256和导电栓257上形成堆叠结构导电膜。在堆叠结构导电膜的形成中，例如，可以通过溅射法依序形成60nm厚的钛膜261、30nm厚的氮化钛膜262、360nm厚的AlCu合金膜263、5nm厚的钛膜264和70nm厚的氮化钛膜265。接下来，可以通过光刻法图案化堆叠结构导电膜，并且由此在存储单元区301和外围电路区302中形成包括堆叠结构导电膜的导线。此时，在存储单元区301中，堆叠结构导电膜被制成板线205的形状。然后，在层间绝缘膜253上形成覆盖导线的层间绝缘膜266。然后，形成上导线、层间绝缘膜和其它膜，于是制作完成半导体器件。

半导体器件中包括的导线层的数目不限于特定的一个或多个。例如，如图7所示，可以在顶电极248上形成三层导线层。即，在该示例中，在导线层的一层中包括板线205，该板线205包括钛膜261、氮化钛膜262、AlCu合金膜263、钛膜264和氮化钛膜265。在层间绝缘膜266上形成包括钛膜271、氮化钛膜272、AlCu合金膜273、钛膜274和氮化钛膜275的第二导线，并且在层间绝缘膜266上形成覆盖第二导线的层间绝缘膜276。第二导线包括在导线层的另一层中。在层间绝缘膜276上形成包括钛膜281、氮化钛膜282、AlCu合金膜283、钛膜284和氮化钛膜285的第三导线，并且在层间绝缘膜276上形成覆盖第三导线的层间绝缘膜286。第三导线包括在导线层的另一层中。例如，第二导线平行连接到字线103(也就是开关元件202的栅电极402)，第三导线平行连接到板线205(也就是AlCu合金膜273)，以此类推。如上所述，当在顶电极248上有多个导线层时，板线205优选包括在设置在导线层的最低位置的一层中。有时称第二导线和第三导线为衬垫(backing)。

图7示出的示例中的铁电电容器201的平面形状被设定成边为0.7μm的正方形并且测量极化电荷量的结果是，如图8所示，可以获得足够运行铁电存储器的极化电荷量。在图7示出的示例中，板线205从上面覆盖共享字线203的铁电电容器201、共享位线204的铁电电容器201和在这些铁电电容器201之间的区域，然而在第一比较性示例中，板线直接位于共享字线的铁电电容器上方，并且在字线排列的方向上，在字线之间的区域上方没有板线。也就是说，形成板线205以与图7示出的示例中的多个字线203对应，而在第一参考示例中，形成的是该板线205被每个字线203分开的形式。

接着，对本申请的发明人完成的板线形状和极化电荷量之间的关系，解释实验结果。

在第一个实验中，进行图9A至图9D中示出的四种类型板线的实验。在图9A至图9D示出的示例11、示例12、示例13和示例14中，每个顶电极701的平面形状是边为1.5μm的正方形。在图9A中示出的示例11中，其平面形状是边为1μm的正方形的板线702被设置成在俯视图中处于每个顶电极701的内部。在图9B中示出的示例12中，其平面形状与顶电极701的平面形状匹配的板线702被设置成匹配每个顶电极701的轮廓线。在图9C中示出的示例13中，以板线702的轮廓线处于每个顶电极701的轮廓线外部的方式设置板线702。在图9D示出的示例14中，将板线702设置成覆盖顶电极701和在顶电极701之间的区域。在图10中示出四个示例中极化电荷量的测量结果。

如图10所示，在示例14中能够获得非常优异的极化电荷量。进一步地，认识到的倾向是，板线的面积越变大，极化电荷量越高。

在第二个实验中，使用图9C中示出的示例13的板线702，并且在板线702上方的导线层的一个中形成金属膜以覆盖顶电极701和在顶电极701之间的区域。在示例22中，在板线702上方的第四导线层中形成金属膜。在示例23中，在板线702上方的第三导线层中形成金属膜。在示例24中，在板线702上方的第二导线层中形成金属膜。在示例25中，在板线702上方的第一导线层中形成金属膜。在示例21中，仅形成板线702而不在板线702上方形成金属膜。图11中示出5个示例中极化电荷量的测量结果。

如图11所示，在示例21(其中形成板线702而没有形成金属膜)中的极化电荷量是最低的，并且认识到的倾向是，当金属膜形成在离板线702更近的位置处时，极化电荷量在其他四个示例中是较高的。

在第三个实验中，使用图9D中示出的示例14的板线702，并且在板线702上方的导线层的一个中形成金属膜以覆盖顶电极701和在顶电极701之间的区域。在示例32中的板线702上方的第四导线层中形成金属膜。在示例33中，在板线702上方的第三导线层中形成金属膜。在示例34中，在板线702上方的第二导线层中形成金属膜。在示例35中，在板线702上方的第一导线层中形成金属膜。在示例36中，在板线702上方的从第一导线层至第四导线的四个导线层中形成金属膜。在示例31中，仅形成板线702而不在板线702上方形成金属膜。图12中示出6个示例的极化电荷量的测量结果。

如图12所示，认识到在示例31至示例36中没有显著的差别。这意味着，只要示例14中的板线702形成在最低导线层中，无论其上的导线形状，都可以获得非常优异的极化电荷量。

如图13所示，在诸如氧化硅膜的层间绝缘膜253中可以形成诸如氧化铝膜的保护膜258，保护膜258存在于铁电电容器201与构成板线205的导线之间。保护膜258可以进一步抑制铁电电容器201的制程劣化。

在存储单元区301中可以包括虚拟单元，在这种情况下，优选地，采用板线205覆盖虚拟单元

顶电极的材料不限于上述的那些，例如可以使用氧化锶钌(strontiumruthenium oxide，SRO)、铱、氧化铱和铂。板线的材料也不限于上述的那些，例如可以使用铝、铜、钨、钛、氮化钛和其它材料。优选催化活性低于顶电极材料的催化活性的材料作为板线的材料，催化活性是指激活一种物质，该物质会还原电容器绝缘膜。导电栓的材料也不限于上述的那些，例如可以使用钨、钛和其它材料。优选高熔点金属作为导电栓的材料。铁电膜(电容器绝缘膜)的材料也不限于上述的那些，例如可以使用PZT和其中选自由钙(Ca)、锶(Sr)、镧(La)、铌(Nb)、钽(Ta)、铱(Ir)和钨(W)组成的群中的一个或多个被加入到PZT的材料。诸如SrBi₂Ta₂O₉、SrBi₄Ti₄O₁₅、(Bi,La)₄Ti₃O₁₂或BiFeO₃的铋(Bi)层结构化合物可以用作铁电膜的材料(电容器绝缘膜)。

这样的配置有铁电存储器的半导体器件可以用作例如测量仪器、工业机器和助听器。对于诸如助听器的医疗仪器，当采用具有铁电存储器的装置取代具有EEPROM的装置时，高速写入变得可能，并且变得可以抑制瞬时压降和电源故障导致的数据丢失的风险。与EEPROM相比，用于写入的功率消耗可以下降大约92％，使得在使用电池的装置中包含该半导体器件时，电池可以长时间使用。

这样的配置有铁电存储器的半导体器件也可以用在要依附到样品容器的集成电路(IC)标签中，在该容器上执行伽玛辐照杀菌和其它处理。例如，条形码有时用作诸如在其上执行伽玛辐照杀菌的样品容器等容器的管理。这些容器有时存储在冷藏环境或冷冻环境中，在这种情况下，水滴、霜等经常会依附到其上。当水滴、霜等依附到其上时，精确地读条形码有时变得困难。因此，考虑使用能够非接触读取的集成电路(IC)标签取代使用条形码的管理，使得可以消除水滴、霜等的影响。但是，在其中包含IC芯片(该IC芯片具有安装在其上的EEPROM)的IC标签中，伽马辐照会使IC芯片的数据丢失。相比之下，配置有铁电存储器的半导体器件对伽马辐照具有抵抗作用。

根据上述的半导体器件，设置了合适的板线，使得甚至当小型化铁电电容器时可以获得充足的极化电荷量。

Claims

1.一种半导体器件，包括：

多个铁电电容器，每个所述铁电电容器包括底电极、电容器绝缘膜和顶电极；

多个开关元件，每个所述开关元件分别连接到所述铁电电容器中的一个；

多个字线，每个所述字线导通和关断两个或更多所述开关元件；

多个位线，每个所述位线连接到两个或更多所述开关元件；以及

板线，连接到选自所述多个铁电电容器的铁电电容器，并且从所述顶电极上方覆盖所选择的铁电电容器和在所选择的铁电电容器之间的区域。

2.根据权利要求1所述的半导体器件，其中

在所选择的铁电电容器中包括连接到两个或更多所述开关元件的铁电电容器，所述两个或更多开关元件由单独的字线导通和关断，以及

在所选择的铁电电容器中包括连接到两个或更多所述开关元件的铁电电容器，所述两个或更多开关元件连接到单独的位线。

3.根据权利要求1或2所述的半导体器件，其中所述板线的材料的催化活性低于所述顶电极的材料的催化活性，所述催化活性激活一种物质，该物质还原所述电容器绝缘膜。

4.根据权利要求3所述的半导体器件，其中所述板线的所述材料是铝、铜、钨、钛或氮化钛，或其任意组合。

5.根据权利要求3所述的半导体器件，其中所述顶电极的所述材料是铱、铂、或锶，或其任意组合。

6.根据权利要求1或2所述的半导体器件，还包括在所述顶电极上方的多个导线层，

其中所述板线包括在设置于所述多个导线层之中最下面位置处的导线层中。

7.根据权利要求1或2所述的半导体器件，还包括在所述顶电极与所述板线之间的层间绝缘膜，

其中所述顶电极和所述板线经由所述层间绝缘膜中的开口电连接。

8.根据权利要求1或2所述的半导体器件，其中所述位线形成在所述铁电电容器下面。

9.根据权利要求1或2所述的半导体器件，还包括直接覆盖所述铁电电容器的保护膜

10.一种制造半导体器件的方法，包括：

形成多个铁电电容器，每个所述铁电电容器包括底电极、电容器绝缘膜和顶电极；

形成多个开关元件，每个所述开关元件分别连接到所述铁电电容器中的一个；

形成多个字线，每个所述字线导通和关断两个或更多所述开关元件；

形成多个位线，每个所述位线连接到两个或更多所述开关元件；以及

形成板线，所述板线连接到选自所述多个铁电电容器的铁电电容器，并且从所述顶电极上方覆盖所选择的铁电电容器和在所选择的铁电电容器之间的区域。

11.根据权利要求10所述的方法，其中

12.根据权利要求10或11所述的方法，其中所述板线的材料的催化活性低于所述顶电极的材料的催化活性，所述催化活性激活一种物质，该物质还原所述电容器绝缘膜。

13.根据权利要求12所述的方法，其中所述板线的所述材料是铝、铜、钨、钛或氮化钛，或其任意组合。

14.根据权利要求12所述的方法，其中所述顶电极的所述材料是铱、铂、或锶，或其任意组合。

15.根据权利要求10或11所述的方法，还包括在所述顶电极上方形成多个导线层，

16.根据权利要求10或11所述的方法，还包括在所述顶电极与所述板线之间形成层间绝缘膜，

17.根据权利要求10或11所述的方法，其中在所述铁电电容器下面形成所述位线。

18.根据权利要求10或11所述的方法，还包括形成直接覆盖所述铁电电容器的保护膜。