JP2011124447A - 半導体記憶装置 - Google Patents
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Abstract
【課題】強誘電体膜の膜質を均一化するチェインＦｅＲＡＭ型半導体記憶装置を提供する。
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。
【選択図】図２
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。
【選択図】図２
Description
本発明は、半導体記憶装置に関する。
強誘電体キャパシタを用いた不揮発性半導体記憶装置であるＦｅＲＡＭ（Ferroelectric Random Access Memory）は低消費電力、高速書き込み、高書き換え回数が可能等の利点を有する。このため、ＦｅＲＡＭは次世代の不揮発性メモリとしての多数開発が行われている。近年の半導体装置の微細化に伴い、ＦｅＲＡＭの微細化も進んできている。ＦｅＲＡＭは、微細化が進行するとキャパシタ電極と電極間に形成された強誘電体膜との接触面積が小さくなる。
接触面積がある一定の大きさよりも小さくなると強誘電体膜と電極間の信号量が急激に減少してしまう。この信号量の減少により、微細化を進めることが困難となっている。そこで、スタック構造にかえて下部電極を四角錐台形状に加工し、その下部電極の上部及び側部に強誘電体薄膜を形成する構造が提案されている（例えば、特許文献１参照。）。
特許文献１に記載されるＦｅＲＡＭでは、四角錐台形状を有する強誘電体キャパシタの段差を考慮して、被覆性、均一性、スループットの優れたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて強誘電体膜を形成している。ところが、このＦｅＲＡＭを微細化すると、強誘電体膜の組成や結晶性が四角錐台形状の上部、斜面、及び底部などで異なる。強誘電体膜の組成や結晶性が均一ではなくなると、強誘電体キャパシタの容量が一定な値にすることが困難となり、容量値が変動するという問題点が発生する。このため、ＦｅＲＡＭの動作マージンが低下するという問題点が発生する。
本発明は、膜質が均一化された強誘電体膜を有する半導体記憶装置を提供することにある。
本発明の一態様の半導体記憶装置は、メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、一対のソース／ドレイン層を有する第１のメモリトランジスタと、前記第１のメモリトランジスタに対して同一素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が前記第１のメモリトランジスタのソース／ドレイン層の他方と共有される第２のメモリトランジスタと、前記第１のメモリトランジスタのソース／ドレイン層の他方と前記第２のメモリトランジスタのソース／ドレイン層の一方に、ビア及びバリアメタル膜を介して接続される第１及び第２の強誘電体キャパシタとを具備し、前記第１及び第２の強誘電体キャパシタは、前記バリアメタル膜上に設けられ、角錐台形状或いは円錐台形状の下部電極と、前記下部電極を覆うように設けられる強誘電体膜とを共有し、前記第１の強誘電体キャパシタは、前記強誘電体膜上に設けられる第１の上部電極を有し、前記第２の強誘電体キャパシタは、前記強誘電体膜上に設けられ、前記第１の上部電極と離間して配置される第２の上部電極を有することを特徴とする。
更に、本発明の他態様の半導体記憶装置は、１つのメモリトランジスタと１つの強誘電体キャパシタから構成されるメモリセルがマトリックス状に配置される１Ｔ１Ｃ型半導体記憶装置であって、第１の素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が隣接するメモリトランジスタのソース／ドレイン層の他方と共有される第１乃至３のメモリトランジスタと、前記第１の素子形成領域と並列配置される第２の素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が隣接するメモリトランジスタのソース／ドレイン層の他方と共有される第４乃至６のメモリトランジスタと、前記第１のメモリトランジスタのソース／ドレイン層の他方と前記第２のメモリトランジスタのソース／ドレイン層の一方に、ビア及び第１のバリアメタル膜を介して接続される第１及び第２の強誘電体キャパシタと、前記第５のメモリトランジスタのソース／ドレイン層の他方と前記第６のメモリトランジスタのソース／ドレイン層の一方に、ビア及び第２のバリアメタル膜を介して接続される第３及び第４の強誘電体キャパシタとを具備し、前記第１及び第４のメモリトランジスタ、前記第２及び第５のメモリトランジスタ、及び前記第３及び第６のメモリトランジスタは、それぞれ同一ワード線を共有し、前記第１及び第２の強誘電体キャパシタは、前記第１のバリアメタル膜上に設けられ、角錐台形状或いは円錐台形状の第１の下部電極と、前記第１の下部電極を覆うように設けられる第１の強誘電体膜とを共有し、前記第１の強誘電体キャパシタは、前記第１の強誘電体膜上に設けられる第１の上部電極を有し、前記第２の強誘電体キャパシタは、前記第１の強誘電体膜上に設けられ、前記第１の上部電極と離間して配置される第２の上部電極を有し、前記第３及び第４の強誘電体キャパシタは、前記第２のバリアメタル膜上に設けられ、角錐台形状或いは円錐台形状の第２の下部電極と、前記第２の下部電極を覆うように設けられる第２の強誘電体膜とを共有し、前記第３の強誘電体キャパシタは、前記第２の強誘電体膜上に設けられる第３の上部電極を有し、前記第４の強誘電体キャパシタは、前記第２の強誘電体膜上に設けられ、前記第３の上部電極と離間して配置される第４の上部電極を有することを特徴とする。
本発明によれば、膜質が均一化された強誘電体膜を有する半導体記憶装置を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す平面図、図２は図１のＡ−Ａ線に沿う半導体記憶装置の断面図、図３は図１のＢ−Ｂ線に沿う半導体記憶装置の断面図である。本実施例では、強誘電体キャパシタを四角錐台形状にし、ビット線方向の寸法をワード線方向の寸法よりも大きくし、隣接配置される強誘電体キャパシタの下部電極を共有化している。
図１に示すように、半導体記憶装置８０は、水平方向に素子形成領域（ＢＬ）１００が並列して平行に複数設けられ、素子形成領域（ＢＬ）１００の間には素子分離領域１０１が設けられる。半導体記憶装置８０は、垂直方向に並列配置される２つのワード線ＷＬが設けられる。素子形成領域（ＢＬ）１００上には、ソース／ドレイン層５上に形成される強誘電体キャパシタの第１の上部電極１６ａと、第１の上部電極１６ａと離間して配置され、ソース／ドレイン層５上に形成される第２の上部電極１６ｂとが２つのワード線ＷＬの両側に設けられる。２つのワード線ＷＬの両側に設けられる第１の上部電極１６ａと第２の上部電極１６ｂは、その上部に設けられる上部電極１９で接続される。
半導体記憶装置８０は、メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型ＦｅＲＡＭである（詳細は後述する）。なお、ＴＣユニット直列型ＦｅＲＡＭは、チェーンＦｅＲＡＭとも呼称される。
図２に示すように、半導体記憶装置８０（ビット線方向）では、Ｐ型のシリコン基板１表面に複数のＮ型のソース／ドレイン層５が設けられる。ソース／ドレイン層５表面には、ソース／ドレイン層５よりも高不純物濃度のＮ＋層６が設けられる。Ｎ＋層６表面には、シリサイド層７が設けられる。
半導体記憶装置８０は、シリコン基板１上にメモリトランジスタが複数並列配置される（メモリトランジスタＴＲ１、メモリトランジスタＴＲ２、メモリトランジスタＴＲ３、メモリトランジスタＴＲ４、・・・）。メモリトランジスタＴＲ１乃至ＴＲ４は、シリコン基板１上の設けられるゲート絶縁膜２と、ゲート絶縁膜２上に設けられるゲート電極３と、ゲート絶縁膜２とオーバーラップするようにシリコン基板１表面に設けられる一対のソース／ドレイン層５と、ゲート絶縁膜２及びゲート電極３の端部に設けられる側壁絶縁膜４とを有する。
メモリトランジスタのソース／ドレイン層５の一方は、隣接配置されるメモリトランジスタのソース／ドレイン層５の他方と共有化されている。ここで、ゲート電極３はワード線ＷＬとして用いられる。
メモリトランジスタＴＲ１乃至ＴＲ４上には、層間絶縁膜８、層間絶縁膜９、及び水素バリア膜１２が積層形成される。メモリトランジスタＴＲ１とメモリトランジスタＴＲ２の間のシリサイド層７上と、メモリトランジスタＴＲ３とメモリトランジスタＴＲ４の間のシリサイド層７上とには、水素バリア膜１２、層間絶縁膜９、及び層間絶縁膜８をエッチングした２つの開口部にビア１０ａとビア１０ｂがシリサイド層７と接するようにそれぞれ埋設される。メモリトランジスタＴＲ２と相対向するメモリトランジスタＴＲ３の間のシリサイド層７上には、水素バリア膜１２、層間絶縁膜９、及び層間絶縁膜８をエッチングした開口部にビア１１がシリサイド層７と接するように埋設される。
水素バリア膜１２、ビア１０ａ、及びビア１０ｂ上には、バリアメタル膜１３、下部電極１４、及び強誘電体膜１５が積層形成される。下部電極１４は、ビア１０ａ及びバリアメタル膜１３を介してメモリトランジスタＴＲ１のソース／ドレイン層の一方に接続され、ビア１０ｂ及びバリアメタル膜１３を介してメモリトランジスタＴＲ２のソース／ドレイン層の他方に接続される。下部電極１４は、四角錐台形状の上部と、この上部と比較して水平方向に突出した顎部を有する底部とから構成される。下部電極１４の底部はバリアメタル膜１３の上面を全て覆っている。バリアメタル膜１３の端面、下部電極１４の顎部の端面、及び強誘電体膜１５の端面は、水平方向において整合されている。なお、メモリトランジスタＴＲ３及びＴＲ４上の下部電極１４も同様な構造を有する（説明を省略する）。
メモリトランジスタＴＲ１側の強誘電体膜１５上には、第１の上部電極１６ａが設けられる。メモリトランジスタＴＲ２側の強誘電体膜１５上には、第１の上部電極１６ａと離間配置される第２の上部電極１６ｂが設けられる。第１の上部電極１６ａと第２の上部電極１６ｂの間と、第１の上部電極１６ａ上の上部電極１９と第２の上部電極１６ｂ上の上部電極１９の間とには、層間絶縁膜２０が埋設される。なお、メモリトランジスタＴＲ３及びＴＲ４上の第１の上部電極１６ａ及び第２の上部電極１６ｂも同様な構造を有する（説明を省略する）。
ビア１１上には、逆台形のビア１８が設けられる。バリアメタル膜１３の端面、下部電極１４の顎部の端面、強誘電体膜１５の端面、及び第１の上部電極１６ｂとビア１８の間と、バリアメタル膜１３の端面、下部電極１４の顎部の端面、強誘電体膜１５の端面、及び第２の上部電極１６ａとビア１８の間とには、層間絶縁膜１７が埋設される。ビア１８上には、ビア１８の両側に配置される第１の上部電極１６ａ及び第２の上部電極１６ｂに接続される上部電極１９が設けられる。
強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、メモリトランジスタＴＲ１とメモリトランジスタＴＲ２の間に設けられるビア１０ａ及び１０ｂ上に形成され、下部電極１４を共有する。強誘電体キャパシタＣＡＰ３及びＣＡＰ４は、メモリトランジスタＴＲ３とメモリトランジスタＴＲ４の間に設けられるビア１０ａ及び１０ｂ上に形成され、下部電極１４を共有する。
強誘電体キャパシタＣＡＰ１とメモリトランジスタＴＲ１、強誘電体キャパシタＣＡＰ２とメモリトランジスタＴＲ２、強誘電体キャパシタＣＡＰ３とメモリトランジスタＴＲ３、及び強誘電体キャパシタＣＡＰ４とメモリトランジスタＴＲ４は、それぞれ並列接続される。強誘電体キャパシタＣＡＰ１とメモリトランジスタＴＲ１から構成される第１のメモリセル、強誘電体キャパシタＣＡＰ２とメモリトランジスタＴＲ２から構成される第２のメモリセル、強誘電体キャパシタＣＡＰ３とメモリトランジスタＴＲ３から構成される第３のメモリセル、及び強誘電体キャパシタＣＡＰ４とメモリトランジスタＴＲ４から構成される第４のメモリセルは直列に接続される。
ここで、強誘電体キャパシタのビット線方向の寸法は、底部が上部よりも大きい（ビット線方向キャパシタ幅Ｗｂ１＞ビット線方向キャパシタ幅Ｗｂ２）。また、強誘電体キャパシタのビット線方向の間隔はＷｂｓ１に設定される。
図３に示すように、半導体記憶装置８０（ワード線方向）は、Ｐ型のシリコン基板１表面に複数のＮ型のソース／ドレイン層５が設けられる。ソース／ドレイン層５表面には、ソース／ドレイン層５よりも高不純物濃度のＮ＋層６が設けられる。Ｎ＋層６表面には、シリサイド層７が設けられる。
シリサイド層７上には、積層形成される層間絶縁膜９及び水素バリア膜１２をエッチングした開口部にビア１０ａが埋設される。ビア１０ａ及び水素バリア膜１２上には、バリアメタル膜１３、下部電極１４、及び強誘電体膜１５が積層形成される。下部電極１４は、四角錐台形状の上部と、この上部と比較して水平方向に突出した顎部を有する底部とから構成される。下部電極１４の底部はバリアメタル膜１３の上面を全て覆っている。バリアメタル膜１３の端面、下部電極１４の顎部の端面、及び強誘電体膜１５の端面は、水平方向において整合されている。強誘電体キャパシタのワード線方向の寸法は、底部が上部よりも大きい（ワード線方向キャパシタ幅Ｗｗ１＞ワード線方向キャパシタ幅Ｗｗ２）。また、強誘電体キャパシタのワード線方向の間隔はＷｗｓ１に設定される。
ここで、ゲート電極２には、多結晶シリコン膜を用いているが、代わりにタングステン珪化（ＷＳｉ）膜、或いはそれらの積層構造等からなるポリサイド構造を用いてもよい。側壁絶縁膜４には、例えば、シリコン窒化膜（ＳｉＮ膜）を用いている。ビア１０ａ、ビア１０ｂ、ビア１１には、タングステン（Ｗ）を用いているが高不純物濃度の単結晶シリコン膜や多結晶シリコン膜などを用いてもよい。なお、ビア１０ａ、ビア１０ｂ、ビア１１は、ビアコンタクト或いはコンタクトプラグとも呼称される。ビア１８には、例えばタングステン（Ｗ）を用いている。
水素バリア膜１２には、酸化アルミニウム（Ａｌ２Ｏ３）を用いているが、代わりにシリコン窒化膜（ＳｉＮ膜）などを用いてもよい。バリアメタル膜１３には、窒化チタンアルミニウム（ＴｉＡｌＮ）を用いているが、代わりにチタンアルミニウム（ＴｉＡｌ）、チタン（Ｔｉ）、或いは窒化チタン（ＴｉＮ）などを用いてもよい。
下部電極１４には、イリジウム（Ｉｒ）を用いているが、代わりにペロブスカイト構造を有する単結晶金属膜からなるＳｒＲｕＯ３、酸化イリジウム（ＩｒＯ２）などを用いてもよい。なお、ＳｒＲｕＯ３を用いた場合、四角錐台形状の側面に形成された強誘電体膜１５が下部電極１０と格子整合する。
強誘電体膜１５には、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）を用いているが、代わりにＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）或いはＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）などを用いてもよい。第１の上部電極１６ａ、第２の上部電極１６ｂ、上部電極１９には、酸化イリジウム（ＩｒＯ２）を用いているが、代わりにイリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、ＳｒＲｕＯ3（ＳＲＯ）、ＬａＮｉＯ3（ＬＮＯ）、或いは（Ｌａ，Ｓｒ）ＣｏＯ3（ＬＳＣＯ）などを用いてもよい。第１の上部電極１６ａ、第２の上部電極１６ｂ、上部電極１９は単一の材料から形成されている必要はなく積層構造となっていてもよい。また、層間絶縁膜２０には、例えばシリコン酸化膜（ＳｉＯ２膜）を用いているが、代わりに水素バリア膜であるアルミナ膜（Ａｌ２Ｏ３膜）とシリコン酸化膜（ＳｉＯ２膜）の積層膜を用いてもよい。
次に、比較例の半導体記憶装置について図４及び図５を参照して説明する、図４は比較例の半導体記憶装置を示すビット線方向の断面図、図５は比較例の半導体記憶装置を示すビット線方向の断面図である。比較例の半導体記憶装置８１は、本実施例の半導体記憶装置８０とは水素バリア膜１２までの構造は同一であり、水素バリア膜１２よりも上部の構造が異なるので、異なる点のみ説明する。
図４に示すように、比較例の半導体記憶装置８１（ビット線方向）では、メモリトランジスタＴＲ１のソース／ドレイン層５の一方に電気的に接続されるビア１０ａ上に、バリアメタル膜１３及び下部電極１４が積層形成される。メモリトランジスタＴＲ２のソース／ドレイン層５の他方に電気的に接続されるビア１０ｂ上に、バリアメタル膜１３及び下部電極１４が積層形成される。比較例の半導体記憶装置８１では、強誘電体キャパシタＣＡＰ１と強誘電体キャパシタＣＡＰ２は、下部電極を共有せず、別個に配置形成される。積層形成されるバリアメタル膜１３及び下部電極１４上、及び水素バリア膜１２上には強誘電体膜１５が設けられる。
ここで、強誘電体キャパシタのビット線方向の寸法は、底部が上部よりも大きい（ビット線方向キャパシタ幅Ｗｂ１１＞ビット線方向キャパシタ幅Ｗｂ２１）。また、メモリトランジスタＴＲ１とメモリトランジスタＴＲ２が共有するソース／ドレイン層上での強誘電体キャパシタのビット線方向の間隔はＷｂｓ２１に設定される。メモリトランジスタＴＲ２のソース／ドレイン層の一方上での強誘電体キャパシタのビット線方向の間隔はＷｂｓ１１に設定される。
ビット線方向キャパシタ間隔Ｗｂｓ１、ビット線方向キャパシタ間隔Ｗｂｓ１１、ビット線方向キャパシタ間隔Ｗｂｓ２１の関係は、
Wbs11≧Wbs1＞＞Wbs21・・・・・・・・・・・・・・・・・・式（１）
に設定される。ビット線方向キャパシタ幅Ｗｂ１１、ビット線方向キャパシタ幅Ｗｂ２１、ビット線方向キャパシタ幅Ｗｂ１、ビット線方向キャパシタ幅Ｗｂ２の関係は、
Wb1＞2Wb11・・・・・・・・・・・・・・・・・・・・・・・式（２）
Wb2＞2Wb21・・・・・・・・・・・・・・・・・・・・・・・式（３）
に設定される。つまり、本実施例の下部電極のビット線方向での寸法が比較例の下部電極のビット線方向での寸法よりも大きく、本実施例では電極と強誘電体膜の接触面積を増大させることができる。
Wbs11≧Wbs1＞＞Wbs21・・・・・・・・・・・・・・・・・・式（１）
に設定される。ビット線方向キャパシタ幅Ｗｂ１１、ビット線方向キャパシタ幅Ｗｂ２１、ビット線方向キャパシタ幅Ｗｂ１、ビット線方向キャパシタ幅Ｗｂ２の関係は、
Wb1＞2Wb11・・・・・・・・・・・・・・・・・・・・・・・式（２）
Wb2＞2Wb21・・・・・・・・・・・・・・・・・・・・・・・式（３）
に設定される。つまり、本実施例の下部電極のビット線方向での寸法が比較例の下部電極のビット線方向での寸法よりも大きく、本実施例では電極と強誘電体膜の接触面積を増大させることができる。
図５に示すように、比較例の半導体記憶装置８１（ワード線方向）では、強誘電体キャパシタのワード線方向の寸法が、底部が上部よりも大きい（ワード線方向キャパシタ幅Ｗｗ１１＞ワード線方向キャパシタ幅Ｗｗ２１）。また、強誘電体キャパシタのワード線方向の間隔はＷｗｓ１１に設定される。
ここで、ワード線方向キャパシタ幅Ｗｗ１、ワード線方向キャパシタ幅Ｗｗ１１の関係は、
Ww1＞Ww11・・・・・・・・・・・・・・・・・・・・・・・式（４）
に設定される。ワード線方向キャパシタ間隔Ｗwｓ１、ビット線方向キャパシタ間隔Ｗｗｓ１１の関係は、
Wws1＜Wws11・・・・・・・・・・・・・・・・・・・・・・式（５）
に設定される。
Ww1＞Ww11・・・・・・・・・・・・・・・・・・・・・・・式（４）
に設定される。ワード線方向キャパシタ間隔Ｗwｓ１、ビット線方向キャパシタ間隔Ｗｗｓ１１の関係は、
Wws1＜Wws11・・・・・・・・・・・・・・・・・・・・・・式（５）
に設定される。
次に、強誘電体キャパシタのＰＺＴ膜の膜質について図６及び図７を参照して説明する。図６はＰＺＴ膜の組成分析箇所を示す図、図６（ａ）は本実施例の組成分析箇所を示す図、図６（ｂ）は比較例の組成分析箇所を示す図、図７はＰＺＴ膜の組成を示す図、図７（ａ）は鉛（Ｐｂ）の組成を示す図、図７（ｂ）はジルコニウム（Ｚｒ）の組成を示す図である。ここでは、上部電極を堆積した後でのビット線方向におけるＰＺＴ膜の膜質について調査している。ＰＺＴ膜の組成及び構造の調査には、エネルギ分散型Ｘ線分析法(EDX Energy Dispersive X-ray Analysis)やＸ線回折法(XRD X-ray Diffraction)などを用いている。
図６に示すように、ＥＤＸによるＰＺＴ膜（強誘電体膜１５）の調査箇所は、比較的に下部電極１４の膜厚が薄い部分（点Ａ、点Ｅ 最終的に強誘電体キャパシタが形成されない部分）と、下部電極１４の四角錐台形状のスロープ部分（点Ｂ、点Ｄ 最終的に強誘電体キャパシタが形成される四角錐台形状のスロープ部）と、下部電極１４の膜厚が一番厚い四角錐台形状の上部（点Ｃ 最終的に強誘電体キャパシタが形成される四角錐台形状の上部）との５箇所である。なお、比較例の点Ｅは、ビット線方向キャパシタ間隔が狭い部分である。
図７（ａ）に示すように、比較例では、下部電極１４の四角錐台形状部の繰り返しピッチが本実施例よりも狭く、段差が急峻となる。このため、点Ｂ乃至Ｅではジルコニウム（Ｚｒ）原料及びチタン（Ｔｉ）原料の供給速度が鉛（Ｐｂ）原料の供給速度よりも低下（原料の供給律速）し、鉛（Ｐｂ）の組成比が増大すると考えられる（（Ｚｒ＋Ｔｉ）の組成比が減少する）。
一方、本実施例では、下部電極１４の四角錐台形状部の繰り返しピッチが比較例よりも広く、段差が緩やかとなる。このため、点Ａ乃至Ｅでは、鉛（Ｐｂ）原料、ジルコニウム（Ｚｒ）原料、チタン（Ｔｉ）原料の供給速度が安定し、鉛（Ｐｂ）の組成比のばらつきが大幅に抑制されると考えられる。
図７（ｂ）に示すように、比較例では、下部電極１４の四角錐台形状部の繰り返しピッチが本実施例よりも狭く、段差が急峻となる。このため、点Ｂ乃至Ｅではジルコニウム（Ｚｒ）原料とチタン（Ｔｉ）原料の供給速度にばらつきが生じ、ジルコニウム（Ｚｒ）とチタン（Ｔｉ）の組成比がばらつくと考えられる。
一方、本実施例では、下部電極１４の四角錐台形状部の繰り返しピッチが比較例よりも広く、段差が緩やかとなる。このため、点Ａ乃至Ｅでは、ジルコニウム（Ｚｒ）原料とチタン（Ｔｉ）原料の供給速度が安定し、ジルコニウム（Ｚｒ）とチタン（Ｔｉ）の組成比のばらつきが大幅に抑制されると考えられる。
なお、図示していないがＸ線回折法によるＰＺＴ膜の結晶構造解析では、本実施例の点Ａ乃至Ｅ、比較例の点Ａでの結晶性が良好（ペロブスカイト構造）であるのに対し、比較例の点Ｂ乃至Ｅでの結晶性が悪化していることを確認している。
次に、半導体記憶装置の製造方法について図８乃至１３を参照して説明する。図８は半導体記憶装置の製造工程を示す図、図８（ａ）は半導体記憶装置の平面図、図８（ｂ）は図８（ａ）のＣ−Ｃ線に沿う半導体記憶装置の断面図、図８（ｃ）は図８（ａ）のＤ−Ｄ線に沿う半導体記憶装置の断面図、図９乃至１３は半導体記憶装置の製造工程を示す断面図、図９（ａ）乃至１３（ａ）は図８（ａ）のＣ−Ｃ線に沿う半導体記憶装置の断面図、図９（ｂ）乃至１３（ｂ）は図８（ａ）のＤ−Ｄ線に沿う半導体記憶装置の断面図である。
図８に示すように、例えば、Ｐ型シリコン基板１上にシリコン酸化膜などのゲート絶縁膜２、砒素をドープしたｎ型多結晶シリコン膜、窒化シリコン膜（ＳｉＮ膜）などのゲートキャップ膜を順に積層させて形成した後、通常のリソグラフィ法とＲＩＥ（Reactive Ion Etching）法によって、所定の形状に加工して、積層膜からなるゲート電極３を形成する。ゲート電極３をマスクとしてイオン注入を行い、熱処理により一対のＮ型のソース／ドレイン層５をゲート電極３のワード線方向両側のシリコン基板１表面に形成する。
ソース／ドレイン層５形成後、シリコン窒化膜（ＳｉＮ膜）などの絶縁膜を、シリコン基板１上に形成し、ＲＩＥ法を用いた異方性エッチングによって、シリコン基板１表面に堆積した絶縁膜を除去し、ゲート電極３のワード線方向側面にのみ絶縁膜を残すように加工して、側壁絶縁膜４を形成する。ゲート電極３及び側壁絶縁膜４をマスクとしてイオン注入を行い、熱処理によりＮ型のソース／ドレイン層５表面にＮ＋層６を形成し、素子分離絶縁膜で囲まれる所定の領域にＭＯＳトランジスタが形成される。
Ｎ＋層６形成後、ゲート電極３及びＮ＋層６上に金属膜（ニッケル（Ｎｉ）或いはタンタル（Ｔａ））を堆積した後、熱処理を行い、シリサイド層７を形成する。シリサイド層７形成後、シリコン基板１上全面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法等を用いて層間絶縁膜８及び９を積層形成する。例えば、ＣＭＰ（Chemical Mechanical Polishing）法によって、層間絶縁膜９を平坦研磨する。層間絶縁膜９上に、例えばスパッタリング法を用いて、酸化アルミニウム（Ａｌ２Ｏ３）膜からなる水素バリア膜１２を形成する。なお、スパッタリング法の代わりにＡＬＤ（Atomic Layer Deposition）法やＣＶＤ法等を用いてもよい。
水素バリア膜１２形成後、例えば、ＲＩＥ（Reactive Ion Etching）法により水素バリア膜１２、層間絶縁膜９、及び層間絶縁膜８を、順次、異方性エッチングし、ＭＯＳトランジスタの一方のソース／ドレイン層５にシリサイド層７が露呈するように開口部を形成する。この開口部にタングステン（Ｗ）からなるビアを埋設する（ビア１０ａ、ビア１０ｂ）。
ビア１０ａ及びビア１０ｂ形成後、同様な手法を用いて、ＭＯＳトランジスタの他方のソース／ドレイン層５にシリサイド層７を露呈するように開口部を形成し、この開口部にタングステン（Ｗ）からなるビア１１を埋設する。ここでは、ビア１０ａ及びビア１０ｂと、ビア１１とを別工程で形成しているが同時に形成してもよい。
次に、図９に示すように、スパッタ法を用いて、ビア１０ａ、ビア１０ｂ、及び水素バリア膜１２上に窒化チタンアルミニウム（ＴｉＡｌＮ）からなるバリアメタル膜１３を形成する。バリアメタル膜１３上に、ＣＶＤ法を用いてイリジウム（Ｉｒ）からなる下部電極１４を形成する。下部電極１４上に、ＣＶＤ法を用いて、例えばシリコン窒化膜（ＳｉＮ膜）からなるマスク材２１を形成する。
続いて、図１０に示すように、マスク材２１を図示しないレジスト膜をマスクにエッチングする。このレジスト膜を除去後、マスク材２１をマスクにバリアメタル膜１３表面が露呈するまで下部電極１４を四角錐台形状にエッチングする。マスク材２１を除去後、膜厚の薄い下部電極１４をＣＶＤ法を用いて形成し、下部電極１４上にＰＺＴ膜からなる強誘電体膜１５と上部電極１６を順次形成する。
ＰＺＴ膜は、溶液気化ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて形成する。なお、溶液気化は、溶液フラッシュ或いはフラッシュ気化とも呼称される。
具体的形成条件は、ＰＺＴ膜の形成時の基板温度を例えば４５０℃〜６５０℃の範囲に設定する。溶媒としてテトラヒドロフラン（THF Tetrahydrofuran）を用いる。反応ガスとして酸素（Ｏ２）を用いる。鉛（Ｐｂ）原料として鉛ビス（ジピバロイルメタナート）（Ｐｂ（ｄｐｍ）２）、ジルコニウム（Ｚｒ）原料としてジルコニウム（ジイソプロピルジピバロイルメタナート）（Ｚｒ（ｉＰｒ）２（ｄｐｍ）２）、チタン（Ｔｉ）原料としてチタン（ジイソプロピルジピバロイルメタナート）（Ｔｉ（ｉＰｒ）２（ｄｐｍ）２）をそれぞれ用いる。ソース原料として、Ｐｂ（ｄｐｍ）２／ＴＨＦ、Ｚｒ（ｉＰｒ）２（ｄｐｍ）２／ＴＨＦ、Ｔｉ（ｉＰｒ）２（ｄｐｍ）２／ＴＨＦを用いる。
なお、鉛（Ｐｂ）原料としてＰｂ（ｄｐｍ）２、ジルコニウム（Ｚｒ）原料としてＺｒ（ｉＰｒ）２（ｄｐｍ）２、チタン（Ｔｉ）原料としてＴｉ（ｉＰｒ）２（ｄｐｍ）２をそれぞれ用いているが必ずしもこれに限定されるものではない。低温成長が可能な比較的分解温度の低い他の原料を適宜用いてもよい。
ＭＯＣＶＤ法で形成した膜は、膜内部の欠陥が少なく、電極界面の欠陥も少ないことから、良好な分極特性を有するとともに、疲労特性、インプリント特性、リテンション特性などに対する信頼性もよいので、成膜にＭＯＣＶＤ法を用いることが好ましい。また、ＭＯＣＶＤ法は、電極構造に対してステップカバレッジが良好であること、組成制御性に優れること、均一な高品質膜が大面積で得られること、成膜速度が速いこと、ＰＺＴ膜の薄膜化が可能なこと（低電圧動作が可能なこと）などの利点を有することからも、ＰＺＴ膜の形成には好ましい。
ＰＺＴ膜である強誘電体膜１５の成膜後、酸化イリジウムからなる上部電極１６を、ＣＶＤ法を用いて強誘電体膜１５上に形成する。
上部電極１６形成後、上部電極１６上にＣＶＤ法を用いて層間絶縁膜１７を形成し、ＣＭＰ法を用いて、層間絶縁膜１７を平坦研磨する。周知のリソグラフィ法を用いてレジスト膜３１を層間絶縁膜１７上に形成する。
そして、図１１に示すように、レジスト膜３１をマスクにして、例えばＲＩＥ法を用いて、強誘電体キャパシタ形成領域では層間絶縁膜１７、上部電極１６、強誘電体膜１５を下部電極１４表面が露呈するように順次エッチングする。強誘電体キャパシタ間領域では層間絶縁膜１７、上部電極１６、強誘電体膜１５、下部電極１４、バリアメタル膜１３を水素バリア膜１２表面が露呈するように順次エッチングする。この結果、第１の上部電極１６ａと第２の上部電極１６ｂが分離形成される。
次に、図１２に示すように、再度ＣＶＤ法を用いて層間絶縁膜１７を形成し、ＣＭＰ法を用いて、第１の上部電極１６ａ及び第２の上部電極１６ｂ表面が露呈するように層間絶縁膜１７を平坦研磨する。周知のリソグラフィ法を用いてレジスト膜３２を形成する。
続いて、図１３に示すように、レジスト膜３２をマスクに層間絶縁膜１７をエッチングし、逆台形を有する開口部を形成する。この開口部にタングステン（Ｗ）からなるビア１８を埋設する。ビア１８形成後、酸化イリジウム（ＩｒＯ２）からなる上部電極１９を、ＣＶＤ法を用いて形成する。周知のリソグラフィ法を用いてレジスト膜３３を形成する。レジスト膜３３をマスクに上部電極１９をエッチングする。レジスト膜３３を除去後、上部電極１９がエッチングされた開口部に層間絶縁膜２０を埋設する。これ以降、図示しないが層間絶縁膜、ビア、及び配線などを形成して半導体記憶装置８０が完成する。
上述したように、本実施例の半導体記憶装置では、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１と、メモリトランジスタＴＲ１に対して、同一素子形成領域に隣接配置され、一対のソース／ドレイン層５を有し、ソース／ドレイン層５の一方がメモリトランジスタＴＲ１のソース／ドレイン層５の他方と共有されるメモリトランジスタＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とが設けられる。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。下部電極１５のビット線方向キャパシタ幅Ｗｂ１は比較例のビット線方向キャパシタ幅Ｗｂ１１よりも広い。下部電極１５のビット線方向キャパシタ間隔Ｗｂｓ１は比較例のビット線方向キャパシタ間隔Ｗｂｓ１１よりも広い。強誘電体膜１５はＰＺＴ膜からなり、溶液気化ＭＯＣＶＤ法を用いて形成される。
このため、メモリセルを微細化しても強誘電体膜の組成や結晶性を均一化でき強誘電体キャパシタの容量を一定な値にすることできる。したがって、半導体記憶装置８０の動作マージンの低下を抑制することができる。
本実施例では、下部電極１４を四角錐台形状にしているが、代わりにｎ角錐台形状（ただし、ｎは３、又は５以上の整数）、或いは円錐台形状（釣鐘状）にしてもよい。
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図１４は半導体記憶装置を示す図、図１４（ａ）は半導体記憶装置を示す平面図、図１４（ｂ）は、メモリセルの配置を説明する図である。本実施例では、１Ｔ１Ｃ型ＦｅＲＡＭに設けられる強誘電体キャパシタを四角錐台形状にし、ビット線方向の寸法をワード線方向の寸法よりも大きくし、隣接配置される強誘電体キャパシタの下部電極を共有化している。
図１４（ａ）に示すように、半導体記憶装置９０は、水平方向に素子形成領域が並列して平行に複数設けられ（１００ａ、１００ｂ、・・・）、第１の素子形成領域（ＢＬ）１００ａと第２の素子形成領域（ＢＬ）１００ｂの間には素子分離領域１０１が設けられる。半導体記憶装置９０は、垂直方向に並列配置される複数のワード線ＷＬが設けられる（ＷＬ１、ＷＬ２、ＷＬ３、・・・）。半導体記憶装置９０は、１つのメモリトランジスタと１つの強誘電体キャパシタから構成されるメモリセルがマトリックス状に配置される１Ｔ１Ｃ型ＦｅＲＡＭである。
第１の素子形成領域（ＢＬ）１００ａには、複数のメモリトランジスタが並列配置される（ＴＲ１１、ＴＲ１２、ＴＲ１３、・・・）。メモリトランジスタＴＲ１１のソース／ドレイン層５の一方上に形成される強誘電体キャパシタの第１の上部電極１６１とメモリトランジスタＴＲ１２のソース／ドレイン層５の他方上に形成される強誘電体キャパシタの第２の上部電極１６２は、実施例１と同様に下部電極及び強誘電体膜を共有している。
第２の素子形成領域（ＢＬ）１００ｂには、複数のメモリトランジスタが並列配置される（ＴＲ２１、ＴＲ２２、ＴＲ２３、・・・）。メモリトランジスタＴＲ２２のソース／ドレイン層５の一方上に形成される強誘電体キャパシタの第３の上部電極１６３とメモリトランジスタＴＲ２３のソース／ドレイン層５の他方上に形成される強誘電体キャパシタの第４の上部電極１６４は、実施例１と同様に下部電極及び強誘電体膜を共有している。
メモリトランジスタＴＲ１１とメモリトランジスタＴＲ２１がワード線ＷＬ１を、メモリトランジスタＴＲ１２とメモリトランジスタＴＲ２２がワード線ＷＬ２を、メモリトランジスタＴＲ１３とメモリトランジスタＴＲ２３がワード線ＷＬ３をそれぞれ共有している。第２の素子形成領域（ＢＬ）１００ｂに設けられる強誘電体キャパシタは、第１の素子形成領域（ＢＬ）１００ａに対して、水平方向（ビット線方向）にハーフピッチシフトして配置される。この構造により、下部電極のショートマージンを保ちながら強誘電体キャパシタの接触面積を増やすことができ、下部電極の構造を実施例１よりも高集積度化することが可能となる。
図１４（ｂ）に示すように、メモリセルＭＣ１乃至６は、同一セルサイズを有し、互いに隣接配置される。メモリセルＭＣ１は、セルの原点が左下に配置される。メモリセルＭＣ２は、メモリセルＭＣ１の右端に配置され、セルの原点が右下に配置され、メモリセルＭＣ１に対してセルパターンが水平方向に反転配置される。メモリセルＭＣ３は、メモリセルＭＣ２の右端に配置され、セルの原点が左下に配置され、メモリセルＭＣ２に対してセルパターンが水平方向に反転配置される（メモリセルＭＣ１と同一セルパターン配置）。
メモリセルＭＣ４は、メモリセルＭＣ１の下端に配置され、セルの原点が左上に配置され、メモリセルＭＣ１に対してセルパターンが垂直方向に反転配置される。メモリセルＭＣ５は、メモリセルＭＣ４の右端に配置され、セルの原点が右上に配置され、メモリセルＭＣ４に対してセルパターンが水平方向に反転配置される（メモリセルＭＣ２に対して垂直方向に反転配置される）。メモリセルＭＣ６は、メモリセルＭＣ５の右端に配置され、セルの原点が左上に配置され、メモリセルＭＣ５に対してセルパターンが水平方向に反転配置される（メモリセルＭＣ３に対して垂直方向に反転配置される）。
上述したように、本実施例の半導体記憶装置では、素子形成領域（ＢＬ）１００ａには、複数のメモリトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３、・・・が並列配置される。素子分離領域１０１で分離され、並列配置される素子形成領域（ＢＬ）１００ｂには、複数のメモリトランジスタＴＲ２１、ＴＲ２２、ＴＲ２３、・・・が並列配置される。素子形成領域（ＢＬ）１００ｂに設けられる強誘電体キャパシタは、素子形成領域（ＢＬ）１００ａに対して、水平方向（ビット線方向）にハーフピッチシフトして配置される。第１の上部電極１６１と第２の上部電極１６２は、下部電極及び強誘電体膜を共有している。第３の上部電極１６３と第４の上部電極１６４は、下部電極及び強誘電体膜を共有している。
このため、実施例１の効果の他に、下部電極のショートマージンを保ちながら強誘電体キャパシタの接触面積を増やすことができ、下部電極の構造を高集積度化することが可能となる。
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１５は半導体記憶装置を示す平面図である。本実施例では、強誘電体キャパシタの上部電極の形状を変更している。
図１５に示すように、半導体記憶装置９１は、水平方向に素子形成領域が並列して平行に複数設けられ（１００ａ、１００ｂ、・・・）、第１の素子形成領域（ＢＬ）１００ａと第２の素子形成領域（ＢＬ）１００ｂの間には素子分離領域１０１が設けられる。半導体記憶装置９１は、垂直方向に並列配置される複数のワード線ＷＬが設けられる（ＷＬ１、ＷＬ２、ＷＬ３、・・・）。半導体記憶装置９１は、１つのメモリトランジスタと１つの強誘電体キャパシタから構成されるメモリセルがマトリックス状に配置される１Ｔ１Ｃ型ＦｅＲＡＭである。
第１の素子形成領域（ＢＬ）１００ａには、複数のメモリトランジスタが並列配置される（ＴＲ１１ａ、ＴＲ１２ａ、ＴＲ１３ａ、・・・）。メモリトランジスタＴＲ１１ａのソース／ドレイン層５の一方上に形成される強誘電体キャパシタの第１の上部電極１７１とメモリトランジスタＴＲ１２ａのソース／ドレイン層５の他方上に形成される強誘電体キャパシタの第２の上部電極１７２は、実施例１と同様に下部電極及び強誘電体膜を共有している。第１の上部電極１７１は、左側が突き出た三角形状を有する。第２の上部電極１７２は、右側が突き出た三角形状を有する（第１の上部電極１７１に対して、パターンが水平方向に反転配置）。
第２の素子形成領域（ＢＬ）１００ｂには、複数のメモリトランジスタが並列配置される（ＴＲ２１ａ、ＴＲ２２ａ、ＴＲ２３ａ、・・・）。メモリトランジスタＴＲ２２ａのソース／ドレイン層５の一方上に形成される強誘電体キャパシタの第３の上部電極１７３とメモリトランジスタＴＲ２３ａのソース／ドレイン層５の他方上に形成される強誘電体キャパシタの第４の上部電極１７４は、実施例１と同様に下部電極及び強誘電体膜を共有している。第３の上部電極１７３は、左側が突き出た三角形状を有する。第４の上部電極１７４は、右側が突き出た三角形状を有する（第３の上部電極１７３に対して、パターンが水平方向に反転配置）。
メモリトランジスタＴＲ１１ａとメモリトランジスタＴＲ２１ａがワード線ＷＬ１を、メモリトランジスタＴＲ１２ａとメモリトランジスタＴＲ２２ａがワード線ＷＬ２を、メモリトランジスタＴＲ１３ａとメモリトランジスタＴＲ２３ａがワード線ＷＬ３をそれぞれ共有している。第２の素子形成領域（ＢＬ）１００ｂに設けられる強誘電体キャパシタは、第１の素子形成領域（ＢＬ）１００ａに対して、水平方向（ビット線方向）にハーフピッチシフトして配置される。この構造により、下部電極のショートマージンを保ちながら強誘電体キャパシタの接触面積を増やすことができ、下部電極の構造を実施例２よりも高集積度化することが可能となる。また、上部電極のスペースを実施例２よりも均一にすることが可能となる。
上述したように、本実施例の半導体記憶装置では、素子形成領域（ＢＬ）１００ａには、複数のメモリトランジスタＴＲ１１ａ、ＴＲ１２ａ、ＴＲ１３ａ、・・・が並列配置される。素子分離領域１０１で分離され、並列配置される素子形成領域（ＢＬ）１００ｂには、複数のメモリトランジスタＴＲ２１ａ、ＴＲ２２ａ、ＴＲ２３ａ、・・・が並列配置される。素子形成領域（ＢＬ）１００ｂに設けられる強誘電体キャパシタは、素子形成領域（ＢＬ）１００ａに対して、水平方向（ビット線方向）にハーフピッチシフトして配置される。第１の上部電極１６１と第２の上部電極１６２は、下部電極及び強誘電体膜を共有している。第３の上部電極１６３と第４の上部電極１６４は、下部電極及び強誘電体膜を共有している。第１の上部電極１６１、第２の上部電極１６２、第３の上部電極１６３、及び第４の上部電極１６４はそれぞれ三角形状を有する。
このため、実施例１の効果の他に、下部電極のショートマージンを保ちながら強誘電体キャパシタの接触面積を増やすことができ、下部電極の構造を高集積度化することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。例えば２Ｔ２Ｃ型のＦｅＲＡＭにも適用することができる。また、実施例３では、上部電極を三角形にしているが台形などにしてもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、一対のソース／ドレイン層を有する第１のメモリトランジスタと、前記第１のメモリトランジスタに対して同一素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が前記第１のメモリトランジスタのソース／ドレイン層の他方と共有される第２のメモリトランジスタと、前記第１のメモリトランジスタのソース／ドレイン層の他方と前記第２のメモリトランジスタのソース／ドレイン層の一方に、ビア及びバリアメタル膜を介して接続される第１及び第２の強誘電体キャパシタとを具備し、前記第１及び第２の強誘電体キャパシタは、前記バリアメタル膜上に設けられる下部電極と、前記下部電極を覆うように設けられる強誘電体膜とを共有し、前記第１の強誘電体キャパシタは、前記強誘電体膜上に設けられる第１の上部電極を有し、前記第２の強誘電体キャパシタは、前記強誘電体膜上に設けられ、前記第１の上部電極と離間して配置される第２の上部電極を有し、前記下部電極は、ビット線方向の寸法がワード線方向の寸法よりも大きい半導体記憶装置。
（付記１） メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、一対のソース／ドレイン層を有する第１のメモリトランジスタと、前記第１のメモリトランジスタに対して同一素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が前記第１のメモリトランジスタのソース／ドレイン層の他方と共有される第２のメモリトランジスタと、前記第１のメモリトランジスタのソース／ドレイン層の他方と前記第２のメモリトランジスタのソース／ドレイン層の一方に、ビア及びバリアメタル膜を介して接続される第１及び第２の強誘電体キャパシタとを具備し、前記第１及び第２の強誘電体キャパシタは、前記バリアメタル膜上に設けられる下部電極と、前記下部電極を覆うように設けられる強誘電体膜とを共有し、前記第１の強誘電体キャパシタは、前記強誘電体膜上に設けられる第１の上部電極を有し、前記第２の強誘電体キャパシタは、前記強誘電体膜上に設けられ、前記第１の上部電極と離間して配置される第２の上部電極を有し、前記下部電極は、ビット線方向の寸法がワード線方向の寸法よりも大きい半導体記憶装置。
（付記２） 前記強誘電体膜は、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、或いはＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）である付記１に記載の半導体記憶装置。
１ シリコン基板
２ ゲート絶縁膜
３ ゲート電極
４ 側壁絶縁膜
５ ソース／ドレイン層
６ Ｎ＋層
７ シリサイド層
８、９、１７、２０ 層間絶縁膜
１０ａ、１０ｂ、１１、１８ ビア
１２ 水素バリア膜
１３ バリアメタル膜
１４ 下部電極
１５ 強誘電体膜
１６、１９ 上部電極
１６ａ、１６１、１７１ 第１の上部電極
１６ｂ、１６２、１７２ 第２の上部電極
２１ マスク材
３１〜３３ レジスト膜
８０、８１、９０、９１ 半導体記憶装置
１００、１００ａ、１００ｂ 素子形成領域
１０１ 素子分離領域
１６３、１７３ 第３の上部電極
１６４、１７４ 第４の上部電極
ＣＡＰ１〜ＣＡＰ４ 強誘電体キャパシタ
ＭＣ１〜ＭＣ６、ＭＣ１１ メモリセル
ＴＲ１〜ＴＲ４、ＴＲ１１〜ＴＲ１３、ＴＲ１１ａ〜ＴＲ１３ａ、ＴＲ２1〜ＴＲ２３、ＴＲ２１ａ〜ＴＲ２３ａ メモリトランジスタ
Ｗｂ１、Ｗｂ１１、Ｗｂ２、Ｗｂ２１ ビット線方向キャパシタ幅
Ｗｂｓ１、Ｗｂｓ１１、Ｗｂｓ２１ ビット線方向キャパシタ間隔
ＷＬ、ＷＬ１〜３ ワード線
Ｗｗ１、Ｗｗ１１、Ｗｗ２、Ｗｗ２１ ワード線方向キャパシタ幅
Ｗｗｓ１、Ｗｗｓ１１ ワード線方向キャパシタ間隔
２ ゲート絶縁膜
３ ゲート電極
４ 側壁絶縁膜
５ ソース／ドレイン層
６ Ｎ＋層
７ シリサイド層
８、９、１７、２０ 層間絶縁膜
１０ａ、１０ｂ、１１、１８ ビア
１２ 水素バリア膜
１３ バリアメタル膜
１４ 下部電極
１５ 強誘電体膜
１６、１９ 上部電極
１６ａ、１６１、１７１ 第１の上部電極
１６ｂ、１６２、１７２ 第２の上部電極
２１ マスク材
３１〜３３ レジスト膜
８０、８１、９０、９１ 半導体記憶装置
１００、１００ａ、１００ｂ 素子形成領域
１０１ 素子分離領域
１６３、１７３ 第３の上部電極
１６４、１７４ 第４の上部電極
ＣＡＰ１〜ＣＡＰ４ 強誘電体キャパシタ
ＭＣ１〜ＭＣ６、ＭＣ１１ メモリセル
ＴＲ１〜ＴＲ４、ＴＲ１１〜ＴＲ１３、ＴＲ１１ａ〜ＴＲ１３ａ、ＴＲ２1〜ＴＲ２３、ＴＲ２１ａ〜ＴＲ２３ａ メモリトランジスタ
Ｗｂ１、Ｗｂ１１、Ｗｂ２、Ｗｂ２１ ビット線方向キャパシタ幅
Ｗｂｓ１、Ｗｂｓ１１、Ｗｂｓ２１ ビット線方向キャパシタ間隔
ＷＬ、ＷＬ１〜３ ワード線
Ｗｗ１、Ｗｗ１１、Ｗｗ２、Ｗｗ２１ ワード線方向キャパシタ幅
Ｗｗｓ１、Ｗｗｓ１１ ワード線方向キャパシタ間隔
Claims (5)
- メモリトランジスタと強誘電体キャパシタが並列接続されるメモリセルが直列に複数接続されるＴＣユニット直列型半導体記憶装置であって、
一対のソース／ドレイン層を有する第１のメモリトランジスタと、
前記第１のメモリトランジスタに対して同一素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が前記第１のメモリトランジスタのソース／ドレイン層の他方と共有される第２のメモリトランジスタと、
前記第１のメモリトランジスタのソース／ドレイン層の他方と前記第２のメモリトランジスタのソース／ドレイン層の一方に、ビア及びバリアメタル膜を介して接続される第１及び第２の強誘電体キャパシタとを具備し、
前記第１及び第２の強誘電体キャパシタは、前記バリアメタル膜上に設けられ、角錐台形状或いは円錐台形状の下部電極と、前記下部電極を覆うように設けられる強誘電体膜とを共有し、
前記第１の強誘電体キャパシタは、前記強誘電体膜上に設けられる第１の上部電極を有し、
前記第２の強誘電体キャパシタは、前記強誘電体膜上に設けられ、前記第１の上部電極と離間して配置される第２の上部電極を有する
ことを特徴とする半導体記憶装置。 - 前記下部電極は、角錐台形状或いは円錐台形状の上部と比較して水平方向に突出した顎部を有し、
前記下部電極の底部は、前記バリアメタル膜の上面を覆い、
前記バリアメタル膜の端面、前記下部電極の前記顎部の端面、及び前記強誘電体膜の端面が前記水平方向において整合していることを特徴とする請求項１に記載の半導体記憶装置。 - １つのメモリトランジスタと１つの強誘電体キャパシタから構成されるメモリセルがマトリックス状に配置される１Ｔ１Ｃ型半導体記憶装置であって、
第１の素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が隣接するメモリトランジスタのソース／ドレイン層の他方と共有される第１乃至３のメモリトランジスタと、
前記第１の素子形成領域と並列配置される第２の素子形成領域に隣接配置され、一対のソース／ドレイン層を有し、ソース／ドレイン層の一方が隣接するメモリトランジスタのソース／ドレイン層の他方と共有される第４乃至６のメモリトランジスタと、
前記第１のメモリトランジスタのソース／ドレイン層の他方と前記第２のメモリトランジスタのソース／ドレイン層の一方に、ビア及び第１のバリアメタル膜を介して接続される第１及び第２の強誘電体キャパシタと、
前記第５のメモリトランジスタのソース／ドレイン層の他方と前記第６のメモリトランジスタのソース／ドレイン層の一方に、ビア及び第２のバリアメタル膜を介して接続される第３及び第４の強誘電体キャパシタとを具備し、
前記第１及び第４のメモリトランジスタ、前記第２及び第５のメモリトランジスタ、及び前記第３及び第６のメモリトランジスタは、それぞれ同一ワード線を共有し、
前記第１及び第２の強誘電体キャパシタは、前記第１のバリアメタル膜上に設けられ、角錐台形状或いは円錐台形状の第１の下部電極と、前記第１の下部電極を覆うように設けられる第１の強誘電体膜とを共有し、
前記第１の強誘電体キャパシタは、前記第１の強誘電体膜上に設けられる第１の上部電極を有し、
前記第２の強誘電体キャパシタは、前記第１の強誘電体膜上に設けられ、前記第１の上部電極と離間して配置される第２の上部電極を有し、
前記第３及び第４の強誘電体キャパシタは、前記第２のバリアメタル膜上に設けられ、角錐台形状或いは円錐台形状の第２の下部電極と、前記第２の下部電極を覆うように設けられる第２の強誘電体膜とを共有し、
前記第３の強誘電体キャパシタは、前記第２の強誘電体膜上に設けられる第３の上部電極を有し、
前記第４の強誘電体キャパシタは、前記第２の強誘電体膜上に設けられ、前記第３の上部電極と離間して配置される第４の上部電極を有する
ことを特徴とする半導体記憶装置。 - 前記第１の下部電極は、角錐台形状或いは円錐台形状の上部と比較して水平方向に突出した顎部を有し、
前記第１の下部電極の底部は、前記第１のバリアメタル膜の上面を覆い、
前記第１のバリアメタル膜の端面、前記第１の下部電極の前記顎部の端面、及び前記第１の強誘電体膜の端面が前記水平方向において整合し、
前記第２の下部電極は、角錐台形状或いは円錐台形状の上部と比較して水平方向に突出した顎部を有し、
前記第２の下部電極の底部は、前記第２のバリアメタル膜の上面を覆い、
前記第２のバリアメタル膜の端面、前記第２の下部電極の前記顎部の端面、及び前記第２の強誘電体膜の端面が前記水平方向において整合している
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記メモリトランジスタを覆うように、層間絶縁膜上に設けられる水素バリア膜を具備することを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009282066A JP2011124447A (ja) | 2009-12-11 | 2009-12-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009282066A JP2011124447A (ja) | 2009-12-11 | 2009-12-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011124447A true JP2011124447A (ja) | 2011-06-23 |
Family
ID=44288032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009282066A Pending JP2011124447A (ja) | 2009-12-11 | 2009-12-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011124447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11978806B2 (en) | 2021-03-22 | 2024-05-07 | Kioxia Corporation | Semiconductor device and semiconductor storage device |
-
2009
- 2009-12-11 JP JP2009282066A patent/JP2011124447A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11978806B2 (en) | 2021-03-22 | 2024-05-07 | Kioxia Corporation | Semiconductor device and semiconductor storage device |
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