CN1905194A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，其能够提高其中导电塞位于电容器正下方的孔的形成精度，并且该方法包括如下步骤：在第一绝缘膜(11)中的第一和第二孔(11a，11b)内形成第一和第二导电塞(32a、32b)；在防氧化绝缘膜(14)内形成第一开口(14a)；在第一开口(14a)中形成辅助导电塞(36a)；在辅助导电塞(36a)上形成电容器(Q)；在覆盖电容器(Q)的第二绝缘膜(41)中形成第三和第四孔(41a、41b)；在第四孔(41b)下面的防氧化绝缘膜(14)中形成第二开口(14b)；在第三孔(41a)中形成第三导电塞(47a)；以及在第三孔(41a)中形成第四导电塞(47b)。

Description

半导体器件及其制造方法
相关申请的参照
本申请基于并要求2005年7月29日申请的日本在先专利申请No.2005-221010的优先权的权益，在此通过参考援引其全部内容。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
闪存和铁电存储器是公知的即使在断电时也能保存信息的非易失性存储器。
这两种存储器中的闪存具有内嵌在绝缘栅场效应晶体管(IGFET)的栅极绝缘膜中的浮动栅极，这种存储器通过积聚代表信息的电荷并将其存入浮动栅极来存储信息。但是，闪存的缺点在于，当写入或擦除信息时隧道电流需要流经栅极绝缘膜，而这需要相对较高的电压。
相反，也被称为FeRAM(铁电随机存取存储器)的铁电存储器通过利用在铁电电容器内形成的铁电膜的滞后特性来存储信息。依据电容器的上电极与下电极之间施加的电压，铁电膜被极化，并且即使电压消除时也能保持自发极化。当施加电压的极性反转时，自发极化也反转。通过将自发极化的方向描述为“1”和“0”，将信息写入铁电膜。FeRAM的优点在于，写入信息所需的电压低于向闪存写入信息的电压，并且能以比向闪存写入信息更快的速度将信息写入其中。
依据结构，将FeRAM主要分为叠置型和平面型(planer-type)。对于后者平面型FeRAM具有形成在半导体衬底上的MOS晶体管和电容器下电极，它们通过电容器上方的金属布线电连接。平面型FeRAM易于形成较大的电容器面积。
相反在叠置型FeRAM中，在连接于MOS晶体管的源极/漏极区的导电塞正上方形成电容器下电极。下电极和MOS晶体管通过导电塞电连接。这种结构使得电容器相比平面型FeRAM来说形成较小的电容器面积。因此，叠置型FeRAM有利于将来所希望的FeRAM的小型化。
在叠置型FeRAM中，为了实现所需的小型化，必须高精度地形成开口，在该开口中导电塞被嵌在电容器的正下方。改进开口的形成精度是小型化过程中很重要的因素。
上述叠置型FeRAM的例子在日本特许公开No.2001-358311和日本特许公开No.2003-68993中公开。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，其能够提高开口的形成精度，在该开口中导电塞被嵌在电容器的正下方。
根据本发明的一个方案，提供一种半导体器件，其包括：半导体衬底；第一和第二杂质扩散区，其间隔地形成在所述半导体衬底的表面层中；第一绝缘膜，形成在所述半导体衬底上方，且在所述第一和第二杂质扩散区上方分别具有第一和第二孔；第一和第二导电塞，分别形成在所述第一和第二孔中，并且分别电连接到所述第一和第二杂质扩散区；防氧化绝缘膜，形成在所述第一绝缘膜上，并在所述第一和第二导电塞上分别具有第一和第二开口；辅助导电塞，形成在所述第一开口中；电容器，通过在所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜上依次形成下电极、电容器介电膜和上电极来形成；第二绝缘膜，覆盖所述电容器，并在所述上电极上方具有第三孔，且在所述第二开口上方具有第四孔；第三导电塞，形成在所述第三孔中，并电连接到所述上电极；以及第四导电塞，形成在所述第四孔和所述第二开口中，并电连接到所述第二导电塞。
此外，根据本发明的另一方案，提供一种半导体器件的制造方法，其包括：在半导体衬底的表面层中彼此间隔地形成第一和第二杂质扩散区；在所述半导体衬底上方形成第一绝缘膜；通过图案化所述第一绝缘膜，在所述第一和第二杂质扩散区上方的所述第一绝缘膜中分别形成第一和第二孔；在所述第一和第二孔中分别形成电连接到所述第一和第二杂质扩散区的第一和第二导电塞；在所述第一绝缘膜上和所述第一、第二导电塞上形成防氧化绝缘膜；通过从所述第一导电塞上方去除所述防氧化绝缘膜，在所述第一导电塞上方的所述防氧化绝缘膜中形成第一开口；在所述防氧化绝缘膜上和所述第一导电塞上方的所述第一开口中形成导电膜；抛光所述导电膜，以从所述防氧化绝缘膜去除所述导电膜，同时在所述第一开口中留下所述导电膜作为辅助导电塞；通过在所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜上依次堆叠下电极、电容器介电膜和上电极来形成电容器；形成覆盖所述电容器的第二绝缘膜；通过图案化所述第二绝缘膜，在所述上电极和所述第二孔上方的所述第二绝缘膜中分别形成第三和第四孔，并在所述第四孔下面的所述防氧化绝缘膜中进一步形成第二开口；在所述第三孔中形成电连接到所述上电极的第三导电塞；以及在所述第四孔中和所述第二开口中形成电连接到所述第二导电塞的第四导电塞。
根据本发明，在防氧化绝缘膜的第一开口中形成辅助导电塞，并且电容器的下电极通过辅助导电塞和其下的第一导电塞电连接到所述第一杂质扩散区。由于通过仅图案化防氧化绝缘膜来形成第一开口，所以相比在防氧化膜和其下的第一绝缘膜中都形成接触孔的工艺，可以减小图案化过程中的蚀刻量。结果在本发明中，用作蚀刻掩模的抗蚀图案在蚀刻期间基本上不会变薄，因而能够高精度地形成其内形成有辅助导电塞的第一开口。
而且，在防氧化绝缘膜中形成上述第一开口的步骤中，在防氧化绝缘膜中与第一开口间隔地形成一对准开口。在这种情况下，在第一开口中形成导电膜的步骤中也在该对准开口中形成导电膜，并且在抛光导电膜的步骤中在对准开口中留下导电膜作为对准标记。
由于在防氧化绝缘膜中形成该对准开口，且其深度类似于上述第一开口也较浅，从而将填充对准开口所需的导电膜形成得较薄。因此，在抛光导电膜的步骤中能够减少将其全部表面都抛光的过度抛光量。过度抛光会导致在第一开口中的辅助导电塞的上表面上出现凹陷，并且导致在防氧化绝缘膜上出现碟形。本发明避免了需要过度抛光的情形。
此外，辅助导电塞上的电容器的下电极保持均匀的表面平坦度。从而减少了由于底层的不均匀导致的下电极的不良定向。类似地，其上的电容器介电膜的定向也通过下电极得到改进，从而在电容器的介电膜保持了良好的定向。
而且，如上所述，由于在防氧化绝缘膜中未出现碟形，因此能够保持足够厚的防氧化绝缘膜以防止氧的渗透。由此，避免防氧化绝缘膜下面的第二导电塞处于氧化气氛，从而第二导电塞不易于发生接触失败。
此外，通过形成足够厚的导电膜以完全填充上述对准开口，在对准标记的上表面上不会形成大的凹部。当导电膜太薄时，可能会使得氧渗透到导电膜，从而导致扩散。由于形成在对准标记上的导电膜不薄，即使在氧气氛中使得电容器介电膜退火，导电膜也会阻止氧，由此防止对准标记发生扩散。
根据本发明，在防氧化绝缘膜中形成内嵌有辅助导电塞的第一开口。结果，能够减少通过图案化处理形成第一开口的过程中的蚀刻量，并且能够防止用于图案化处理的蚀刻掩模在蚀刻过程中变薄。从而改进了第一开口的形成精度。
而且，在本发明中，即使与上述第一开口同时在防氧化绝缘膜中形成对准开口，用于嵌入对准开口所需的导电膜也较薄，从而减少了导电膜的过度抛光量。由此改进了辅助导电塞和防氧化绝缘膜的各自上表面的平坦度，从而能够改进电容器的下电极的定向，并且确保防氧化绝缘膜下方的第二导电塞不处于氧化气氛中。
附图说明
图1(a)-(c)是生产过程中的假定半导体器件的剖视图，其中形成晶体管和第一接触孔。
图2(a)-(c)是生产过程中的假定半导体器件的剖视图，其中形成导电塞和对准开口。
图3(a)-(c)是生产过程中的假定半导体器件的剖视图，其中形成第二接触孔和导电塞。
图4(a)、(b)是生产过程中的假定半导体器件的剖视图，其中形成电容器层、光致抗蚀剂和掩模。
图5(a)、(b)是生产过程中的假定半导体器件的剖视图，其中光致抗蚀剂和掩模被图案化。
图6(a)、(b)是生产过程中的假定半导体器件的剖视图，其中掩模、电容器和对准层被图案化。
图7(a)、(b)是生产过程中的假定半导体器件的剖视图，其中对准开口被钨膜完全填充。
图8是生产过程中的假定半导体器件的剖视图，其中对准开口被钨膜完全填充。
图9(a)-(c)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中形成第一和第二接触孔以及接触塞。
图10(a)-(c)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中完成了第一和第二接触塞，并在抗蚀图案中形成第三和第四窗口。
图11(a)-(c)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中完成了第三和第四窗口，并形成辅助接触塞和对准标记。
图12(a)、(b)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中形成电容器的各个层、掩模材料以及抗蚀剂。
图13(a)、(b)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中抗蚀剂和第二掩模材料被图案化，之后抗蚀剂被去除。
图14(a)、(b)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中第一掩模材料和电容器层被图案化，之后去除掩模材料。
图15(a)、(b)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中形成保护绝缘膜、牺牲绝缘膜和抗蚀层，并将抗蚀层图案化。
图16(a)、(b)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中形成第三孔，形成抗蚀层，并将其图案化。
图17(a)、(b)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中形成第四孔，并去除抗蚀层。
图18(a)、(b)是根据本发明第一实施例的生产过程中的半导体器件的剖视图，其中形成第三、第四接触塞和布线。
图19(a)-(c)是根据本发明第二实施例的生产过程中的半导体器件的剖视图，其中形成单层辅助导电塞。
具体实施方式
下面，参照附图详细描述本发明的实施例。
初步说明
按如下方式生产作为叠置型FeRAM的半导体器件。图1-6是生产过程中的假定半导体器件的剖视图。注意，这些图包括被指定为单元区域I的第一区(其内形成铁电电容器)和被指定为外围区域II的第二区(例如划线区)。
为了获得图1(a)所示的剖面结构，执行下述步骤。
首先，在n型或p型硅(半导体)衬底1的表面上形成用以限定晶体管有源区的沟槽。图1(a)公开了浅沟槽隔离(STI)结构，其中在衬底1内嵌二氧化硅等制成的绝缘膜作为器件隔离绝缘膜2。注意，器件隔离结构并不限于STI，也可通过LOCOS(硅的局部氧化)方法形成器件隔离绝缘膜2。
然后，将p型杂质引入硅衬底1的有源区以形成p阱3。之后，将有源区的表面热氧化以形成热氧化膜作为栅极绝缘膜4。
然后在硅衬底1的整个上表面上形成非晶或多晶硅膜。通过光刻技术将硅膜图案化以形成两个栅极5。
这两个栅极5间隔平行地排列在p阱3上，从而使得栅极5构成字线的一部分。
接下来，利用栅极5作为掩模，通过离子注入将n型杂质引入硅衬底1，以形成第一和第二源极/漏极延伸区6a、6b。
然后，在硅衬底1的整个上表面上形成绝缘膜，之后对其进行回蚀刻以在栅极5旁边形成绝缘侧壁7。例如，绝缘膜例如可以是通过CVD法形成的二氧化硅膜。
随后，利用绝缘侧壁7和栅极5作为掩模，再次执行离子注入，以将n型杂质注入硅衬底1中。结果，在两个栅极5旁边的硅衬底1的表面层中彼此间隔地形成第一和第二源极/漏极区(第一和第二杂质扩散区)8a、8b。
通过上述步骤，基于位于硅衬底1的有源区上的栅极绝缘膜4、栅极5以及第一和第二源极/漏极区8a和8b形成第一和第二MOS晶体管TR1、TR2。
接下来，通过溅射法在硅衬底1的整个上表面上形成难熔金属层比如钴层。加热难熔金属层，使其与硅发生反应，以在硅衬底1上形成难熔金属硅化物层9。在栅极5的表面层上也形成难熔金属硅化物层9，从而降低栅极5的电阻。通过湿蚀刻去除难熔金属层的未反应部分。
然后，在硅衬底1的整个上表面上形成约80nm厚的氮化硅(SiN)膜作为覆盖绝缘膜10。接下来，利用TEOS气体执行等离子体CVD法，以在覆盖绝缘膜10上形成约1100nm厚的二氧化硅膜作为第一绝缘膜11。
接下来，如图1(b)所示，通过CMP(化学机械抛光)法使得上述第一绝缘膜11的上表面抛光并平坦化。通过CMP，第一绝缘膜11在硅衬底1的平面上变为约800nm厚。
如图1(c)所示，通过光刻技术将覆盖绝缘膜10和第一绝缘膜11图案化，以在两个栅极5之间的第二源极/漏极区8b的正上方形成第一接触孔11c。
接下来，如图2(a)所示，在第一接触孔11c内形成导电第一接触塞13c。第一接触塞13c电连接到源极/漏极区8b。第一接触塞13c主要由易于氧化的钨制成。由此，在使用钨时，在加工过程中出现的氧化可能会导致接触失败。
因此，在下一步骤中，如图2(b)所示，通过等离子体CVD形成约130nm厚的氮氧化硅(SiON)膜作为防氧化绝缘膜14，以避免第一接触塞13c处于氧化气氛。
然后，通过等离子体CVD在防氧化绝缘膜14上形成约200nm厚的二氧化硅膜作为绝缘粘附膜15。
随后，如图2(c)所示，将光致抗蚀剂涂敷在绝缘粘附膜15上，并且曝光和显影光致抗蚀剂，以形成第一抗蚀图案16。第一抗蚀图案16在单元区域I中的第一源极/漏极区8a上具有孔形第一窗口16a，在外围区域II中具有宽的第二窗口16b。
然后，通过RIE(反应离子蚀刻)经第一和第二窗口16a、16b蚀刻覆盖绝缘膜10、第一绝缘膜11、防氧化绝缘膜14和绝缘粘附膜15，以在单元区域I中的绝缘膜内形成第二接触孔11d，并在外围区域II内形成对准开口11e。
开口11e用于在随后将描述的通过光刻技术形成电容器时使得曝光系统与硅衬底1对准。
在这种情况下，由于增加了防氧化绝缘膜14和绝缘粘附膜15的厚度，第二接触孔11d比第一接触孔11c更深。因此，在第二接触孔11d的蚀刻步骤中的蚀刻量大于第一接触孔11c的蚀刻量。由此，将第一抗蚀图案16暴露于RIE蚀刻气氛中较长的时间。如图2(c)所示，第一抗蚀图案16在蚀刻期间变薄，并且作为蚀刻掩模的第一抗蚀图案16在蚀刻完成时变得极薄。由于第一抗蚀图案16的这种薄化，难以高精度地形成深的第二接触孔11d。这个问题在形成微小直径的第二接触孔11d时尤为突出，因为第一抗蚀图案16在冗长的蚀刻工艺中肯定会变薄。
随后，去除第一抗蚀图案16。
接下来，如图3(a)所示，通过溅射法在硅衬底1的整个上表面上依次形成钛膜和氮化钛膜作为阻挡金属膜17。注意，可通过CVD法形成氮化钛膜。分别在上述第二接触孔11d和开口11e的内侧也形成阻挡金属膜17。
接下来，如图3(b)所示，在上述阻挡金属膜17上形成钨膜18，并利用钨膜18完全填充第二接触孔11d。
尽管在对准开口11e内也形成钨膜18，但是它并不填充该开口。这种成型工艺仅需要将钨膜形成到填充第二接触孔11d的程度。因此，在该实例中，将钨膜18形成为具有填充第二接触孔11d所需的最小厚度。利用这种成型工艺，比第二接触孔11d宽的开口11e未被钨膜18完全填充，如图3(b)和(c)所示。
随后，如图3(c)所示，通过CMP法去除绝缘粘附膜15上的多余阻挡金属膜17和钨膜18，从而使阻挡金属膜17和钨膜仅留在第二接触孔11d和开口11e内。在第二接触孔11d内的阻挡金属膜17和钨膜18被用作第二接触塞19，同时留在外围区域II内的开口11e中的膜变成对准标记20。
接下来，如图4(a)所示，通过溅射法形成约50-200nm厚(例如100nm厚)的铱膜，以制成下电极导电膜21。
随后，通过MOCVD(金属有机CVD)法在下电极导电膜21上形成约50-150nm厚(例如100nm厚)的PZT(锆钛酸铅；PbZrTiO3)膜，以制成铁电膜22。
随后，通过溅射法在铁电膜22上形成约50-200nm厚(例如100nm厚)的氧化铱(IrO2)膜，以制成上电极导电膜23。
稍后将依次叠置的下电极导电膜21、铁电膜22和上电极导电膜23图案化，以分别制成电容器下电极、电容器介电膜和电容器上电极。
接下来，如图4(b)所示，通过溅射法在上电极导电膜23上形成约200nm厚的氮化钛膜作为第一掩模材料层25。之后通过CVD法在第一掩模材料层25上形成约600nm厚的二氧化硅膜作为第二掩模材料层26。
随后，在第二掩模材料层26上涂敷光致抗蚀剂27。
接下来，将描述获得如图5(a)所示的剖面结构所需的步骤。
首先，将硅衬底1放置在曝光系统比如步进曝光机(stepper)中。由未被完全填充的对准开口11e引起的、第二掩模材料层26的表面上的凹部被光检测，从而使得曝光系统与硅衬底1对准。随后，在单元区域I中的光致抗蚀剂27在曝光系统中被曝光，然后被显影，从而形成具有平面形状的电容器的电容器抗蚀图案27a。此外，电容器抗蚀图案27a覆盖在外围区域II内的对准开口11e。
接下来，描述获得如图5(b)所示剖面结构所需的步骤。
首先，利用电容器抗蚀图案27a作为掩模蚀刻第二掩模材料层26，以形成硬掩模26a。然后去除电容器抗蚀图案27a，并且利用硬掩模26a作为掩模蚀刻第一硬掩模层25，直到仅在硬掩模26a下面留下第一掩模材料层25为止。
随后，如图6(a)所示，利用硬掩模26a作为蚀刻掩模，同时蚀刻下电极导电膜21、铁电膜22和上电极导电膜23。通过该蚀刻，在第二接触塞19正上方形成电容器Q，其由依次堆叠的下电极21a、电容器介电膜22a和上电极23a制成。
注意，下电极导电膜21、铁电膜22和上电极导电膜23在外围区域II未被蚀刻，而是留在硬掩模26a下面。
随后，如图6(b)所示，通过湿蚀刻和干蚀刻去除硬掩模26a和第一掩模材料层25。
然后，为了修复由于电容器Q形成过程中的蚀刻或溅射而对电容器介电膜22a带来的任何损坏，在氧气氛中使电容器Q退火。这种退火也被称为恢复退火。
顺便提一下，在上述实例中，由于将构成接触塞19的钨膜18形成为填充第二接触孔11d所需的最小厚度，所以钨膜18未完全填充比第二接触孔11d宽的开口11e。因此，如图6(b)所示，在开口11e中留下构成电容器Q的下电极21a的下电极导电膜21，并且来自上述恢复退火中的氧到达下电极导电膜21。
但是，由于通过覆盖率较低的溅射法形成下电极导电膜21，因此下电极在开口11e中的厚度不均匀。因此，在下电极导电膜21中出现薄部21b，并且上述氧从薄部21b渗入钨膜18。此时，相比其他金属极容易被氧化的钨膜18在薄部21b附近被氧化。从而导致被氧化的钨在由下电极导电膜21所围绕的空间中扩散。由下电极导电膜21、铁电膜22和上电极导电膜23中的任一种构成的残留膜28通过这种扩散而向周围散开。残留膜28可能导致下述步骤中进行的光刻工艺中出现器件和/或图案问题。
为了防止膜28脱落，可以利用外围区域II内的钨膜18完全填充开口11e，从而不在外围区域II内留下下电极导电膜21。
图7和图8是在钨膜18完全填充开口18e时的生产过程中假定FeRAM的剖视图。注意在图7和图8中，以相同的标号表示与图1-图6描述的那些组件相同的组件，并且随后省略其详细说明。
首先，在如上所述执行图1(a)-图3(a)描述的步骤期间，如图7(a)所示，在阻挡金属膜17上形成钨膜18，并且钨膜18均完全填充第二接触孔11d和开口11e。由于钨膜18不仅填充第二接触孔11d而且填充比孔11d宽的开口11e，因此钨膜18的厚度远大于上述实例(参见图3(b))中的钨膜的厚度。例如，钨膜18在硅衬底1上的平坦化表面上的厚度需要约为900nm。
随后，如图7(b)所示，通过CMP法去除绝缘粘附膜15上多余的阻挡金属膜17和钨膜18，以将第二接触孔11d和开口11e中留下的所述膜分别制成第二接触塞19和对准标记20。
顺便提一下，为了防止钨膜18和阻挡金属膜17留在除了第二接触孔11d和开口11e之外的部分上，在过度抛光(overpolish)的条件下，即，抛光量大于被抛光的膜的总厚度的条件下进行这种CMP。特别地，由于随着钨膜18的厚度变厚而使CMP的残留膜易于留在衬底上，因此上述过度抛光量被设定为大于其中钨膜18较薄(参见图3(c))的前述实例中的过度抛光量。
结果，如图7(b)所示，绝缘粘附膜15和防氧化绝缘膜14不必被抛光，从而在覆盖第一接触塞13c和第二接触塞19的膜中出现碟形(变薄)。因此，在其上表面上出现凹陷。
接下来，执行图4(a)-图6(b)所示的上述步骤，以在第二接触塞19上形成图8所示的电容器Q。
在该实例中，利用由钨制成的对准标记20完全填充外围区域II的开口11e，并且在其上形成下电极导电膜21以使其具有均匀的厚度。因此，即使在氧气氛中对电容器Q执行恢复退火，下电极导电膜21也会抑制氧的渗透性。由此不会形成如图6(b)所示的膜28，因而避免了由脱落的膜28导致的图案问题。
但是，如图7(b)所示，由于在CMP中向钨膜18施加的过度抛光量增大，因此在第一接触塞13c上的防氧化绝缘膜14中出现碟形。这导致在恢复退火期间，不能通过防氧化绝缘膜14来避免主要由钨制成的第一接触塞13c处于氧气氛中。因此，可能由于第一接触塞13c的氧化导致接触失败。
此外，上述CMP在电容器Q正下方的第二接触塞19的上表面上形成凹陷，由此降低了上表面的平坦度。由于凹陷带来的均匀表面平坦度的降低会减弱下电极21a中的铱的定向性。由于电容器介电膜22a的定向主要取决于下电极21a的定向，所以随着下电极21a的定向性的减弱，电容器介电膜22a的定向性也会减弱，最终损坏电容器介电膜22a的铁电特性。
鉴于这些问题，本申请的发明人实施了下述实施例。
第一实施例
图9-图18是根据本发明第一实施例的生产过程中的半导体器件的剖视图。注意在这些图中，以相同的标号表示与图1-图8中的那些组件相同的组件，并且随后省略其详细说明。
该半导体器件是堆叠型FeRAM，且以如下方式制造。
首先，以“初步说明”中描述的方式执行图1(a)和(b)的步骤。接下来，如图9(a)所示，在第一绝缘膜11上涂敷的光致抗蚀剂被曝光和显影，以形成第二抗蚀图案30。
如图中所示，在第一和第二源极/漏极区8a、8b正上方的第二抗蚀图案30中分别形成孔形第一和第二窗口30a、30b。
随后，如图9(b)所示，将例如频率为13.56MHz、功率为1Kw-2.5kW的高频电流施加到蚀刻气氛中。利用C4F8、Ar和O2的气体混合物作为蚀刻气体进行RIE，经上述第一和第二窗口30a、30b蚀刻第一绝缘膜11和覆盖绝缘膜10。从而在第一和第二源极/漏极区8a、8b上方分别形成第一和第二孔11a、11b。尽管上述蚀刻气氛的气压并不受限制，但是在该实施例中将其设为2-7Pa。
在完成蚀刻之后，去除第二抗蚀图案30。
接下来，描述获得图9(c)所示的剖面结构所需的步骤。
首先，通过溅射法在第一绝缘膜11的上表面上以及第一和第二孔11a、11b的内侧形成约30nm厚的钛膜。此外，利用例如四氯化钛气体(TiCl4)作为反应气体进行CVD，在钛膜上形成约20nm厚的氮化钛膜。氮化钛膜和上述钛膜被用作第一阻挡金属膜31。
随后，利用六氟化钨气体进行CVD，在第一阻挡金属膜31上形成钨膜32，以便利用钨膜32完全填充第一和第二孔11a、11b。
如图10(a)所示，利用浆液(研磨剂)例如Cabot微电子公司制造的W2000执行CMP法。第一绝缘膜11用作抛光停止层。通过抛光去除第一绝缘膜11上多余的第一阻挡金属膜31和钨膜32，以便在第一和第二孔11a、11b中留下这些膜作为第一和第二导电塞32a、32b。
由于以相同的工艺形成第一和第二导电塞32a、32b，所以它们的上表面高度相同。此外，第一和第二源极/漏极区8a、8b分别电连接到第一和第二导电塞32a、32b。
接下来，如图10(b)所示，利用例如硅烷(SiH4)和N2O作为反应气体进行等离子体CVD，在第一、第二导电塞32a、32b和第一绝缘膜11的各自上表面上沉积氮氧化硅膜，以形成防氧化绝缘膜14。优选地，将防氧化绝缘膜14形成得薄于第一绝缘膜11例如约130nm厚。
相比其他绝缘膜，构成防氧化绝缘膜14的氮氧化硅具有优良的防氧渗透性。因此，在两个栅极5之间形成的、主要由易于氧化的钨制成的第二导电塞32b通过该防氧化绝缘膜14而避免处于氧化气氛中。由此，可防止由于加工期间的异常氧化导致的接触失败。
此外，相比上述氮氧化硅膜，具有防氧渗透功能的绝缘膜的例子包括氮氧化硅(SiN)膜和氧化铝(Al2O3)膜。可以形成单层的各个膜作为防氧化绝缘膜14。在这种情况下，利用硅烷和氧化铝作为反应气体进行等离子体CVD法，形成氮化硅膜。此外，通过溅射法形成氧化铝膜。
随后，在上述防氧化绝缘膜14上形成约200nm厚的二氧化硅膜作为绝缘粘附膜15。尽管形成二氧化硅膜的方法不受限制，但是在本实施例中利用TEOS气体进行等离子体CVD法，形成二氧化硅膜。
然后，如图10(c)所示，在绝缘粘附膜15上涂敷光致抗蚀剂，并将光致抗蚀剂曝光和显影，以形成第三抗蚀图案33。第三抗蚀图案33在第二导电塞32a上方具有孔形第三窗口33a，并在外围区域II中具有宽于第三窗口33a的第四窗口33b。
随后，如图11(a)所示，在上述第三和第四窗口33a、33b的正下方分别蚀刻绝缘粘附膜15和防氧化绝缘膜14，以在防氧化绝缘膜14中形成第一开口14a和对准开口14c。
尽管蚀刻条件不受限制，但是在本实施例中采用C4F8、Ar和O2的气体混合物作为蚀刻气体进行RIE。
由此形成的第一开口14a的深度，等于防氧化绝缘膜14和绝缘粘附膜15的总厚度，约为330nm。这个值小于第一和第二孔11a、11b的深度(约900nm)，并且在该步骤中的蚀刻量明显小于图2(b)中的蚀刻量。因此，相比图2(b)所示的情况，第三抗蚀图案33在蚀刻期间被薄化的量较少。由此，第三抗蚀图案33在蚀刻后会留下较厚的厚度，从而以更高的精度形成第一开口14a。
随后，去除第三抗蚀图案33。
接下来，如图11(b)所示，在绝缘粘附膜15的上表面上和各开口14a、14c的内侧形成约50nm厚的氮化钛膜作为第二阻挡金属膜35。
在这种情况下，如上所述，由于第一开口14a的深度较浅(约330nm)，所以不必通过覆盖率极佳但是成本昂贵的CVD方法形成第二阻挡金属膜35。替代地，可通过低成本的溅射法形成第二阻挡膜35。但是，形成第二阻挡金属膜35的方法不限于溅射法，在某些情况下可通过CVD法形成第二阻挡金属膜35。
随后，在第二阻挡金属膜35上形成钨膜作为导电膜36，并且利用导电膜36完全填充开口14a、14c。可利用六氟化钨气体进行CVD法形成导电膜。
如上所述，由于对准开口14c的深度极浅，所以用于填充该对准开口14c所需的导电膜36可以薄于图7(a)中所述的钨膜18。在本实施例中，在绝缘粘附膜15的平面上形成约300nm薄的导电膜36。
随后，如图11(c)所示，利用绝缘粘附膜15作为抛光停止层，通过CMP法进行抛光来去除绝缘粘附膜15上多余的第二阻挡金属膜35和导电膜36。从而使得这些膜仅留在第一开口14a和对准开口14c中。对于CMP中的浆液，例如可采用Cabot微电子公司(Cabot MicroelectronicesCorporation)制造的W2000。
剩余的第二阻挡金属膜35和导电膜36分别在第一开口14a中变成电连接到第一导电塞32a的辅助导电塞36a，以及在对准开口14c中变成对准标记36c。
顺便提一下，为了防止残留的导电膜36和第二阻挡金属膜35形成在除了开口14a、14c之外的绝缘粘附膜15上，在过度抛光条件下进行CMP。特别地，将抛光量设定为大于被抛光的膜的总厚度。
注意，由于如上所述待抛光导电膜36较薄，所以将绝缘粘附膜15上的全部表面都抛光的过度抛光量能够小于图7(b)所示情况的过度抛光量。因此，不需要过度抛光。即使如上所述通过CMP进行抛光时，也会防止在辅助导电塞36a的上表面上出现凹陷，并防止在防氧化绝缘膜14或绝缘粘附膜15中出现碟形。由此，在完成CMP之后改进了绝缘粘附膜15和辅助导电塞36a的各自上表面的平坦度。
接下来，描述获得图12(a)所示剖面结构所需的步骤。
首先，通过溅射法分别在辅助导电塞36a和绝缘粘附膜15上形成具有晶体定向结构例如(111)的金属膜。定向金属膜形成下电极导电膜21。定向金属膜的例子包括铱膜。在本实施例中，将铱膜形成为50-200nm厚，优选为100nm厚。
如上所述，由于绝缘粘附膜15和辅助导电塞36a的各自上表面具有均匀的表面平坦度，就防止了由于底层的不均匀而导致下电极21的晶体定向恶化。因此，保持了下电极的定向。
接下来，通过MOCVD法在下电极导电膜21上形成50-150nm厚，优选为100nm厚的PZT膜。PZT膜形成铁电膜22。注意，形成铁电膜22的方法的例子除了MOCVD法之外，还包括溅射法和溶胶-凝胶法。此外，铁电膜22的材料不限于上述PZT。铁电膜22可由双层结构化合物，例如SrBi2Ta2O9和SrBi2(Ta，Nb)2O9、通过向PZT掺杂镧得到的PLZT或其他金属氧化物铁电物质构成。
铁电膜22的定向主要取决于下电极21的底层导电膜的定向。由于如上所述下电极导电膜21具有良好的定向性，所以铁电膜22的定向性也被改进。
随后，通过溅射在铁电膜22上形成50-200nm厚，优选为100nm厚的氧化铱(IrO2)膜。氧化铱膜形成上电极导电膜23。
然后，如图12(b)所示，通过溅射法在上电极导电膜23上形成约200nm厚的氮化钛膜作为第一掩模材料层25。并且通过CVD法进一步在其上形成约600nm厚的二氧化硅膜作为第二掩模材料层26。
随后，在掩模材料层26上涂敷光致抗蚀剂27。
顺便提一下，对准标记36c的上表面宽于辅助导电塞36a，并且略低于在其周围的绝缘粘附膜15的上表面。这归因于图11(c)所示的CMP步骤中的过度抛光。结果，在完成图12(b)的步骤之后，在外围区域II中的掩模材料层26中形成由对准标记36c导致的浅凹部(未示出)。该凹部通常较浅(约50-100nm)。
在图13(a)所示的下一步骤利用该凹部，首先，将硅衬底1放置到曝光系统(未示出)例如步进曝光机中。接下来，位于对准标记36c上的上述凹部被光检测，以便使得曝光系统与硅衬底1自动对准。
接下来，在曝光系统中曝光光致抗蚀剂27之后，将光致抗蚀剂27显影，以形成图13(a)所示的电容器抗蚀图案27a。电容器抗蚀图案27a在单元区域I中具有电容器的平面形状，并且覆盖外围区域II中的对准标记36c。
接下来，描述获得图13(b)所示剖面结构所需的步骤。
首先，利用电容器抗蚀图案27a作为蚀刻掩模，蚀刻第二掩模材料层26以形成硬掩模26a，之后将该抗蚀图案27a去除。
利用上述硬掩模26a作为掩模，蚀刻第一掩模材料层25以仅在硬掩模26a下面留下第一掩模材料层25。
随后，如图14(a)所示，利用含卤素气体的蚀刻气体，同时干蚀刻下电极导电膜21、铁电膜22和上电极导电膜23中未被硬掩模26a覆盖的部分。在进行该干蚀刻之后，在单元区域I中形成由堆叠的下电极21a、电容器介电膜22a和上电极23a构成的电容器Q，并将其电连接到辅助导电塞36a。
通过绝缘粘附膜15防止构成电容器Q的下电极21a脱落。此外，由于绝缘粘附膜15由非晶二氧化硅制成，因此其不会如结晶膜那样干扰下电极21a的定向。由此，能够适当保持下电极21所需的定向。
随后，通过湿蚀刻和干蚀刻去除硬掩模26a和第一掩模材料层25。
接下来，如图14(b)所示，为了修复电容器介电膜22a可能在图14(a)等所示的上述蚀刻步骤中受到的损坏，将硅衬底1放入熔炉中以在氧气氛中执行第一恢复退火。对于电容器介电膜22a，将这种恢复退火例如在550℃的衬底温度下执行约40分钟。
在这种情况下，由于对准标记36c几乎完全内嵌在对准开口14c中，在对准标记36c上的下电极导电膜21上不会形成图6(b)所示的薄部21b。因此，即使在氧气氛中执行恢复退火，下电极导电膜21也能阻止氧。由此，防止对准标记36c被氧化。
接下来，描述获得图15(a)所示剖面结构所需的步骤。
首先，为了避免电容器介电膜22a处于例如氢的还原气氛中，在硅衬底1的整个上表面上形成约50nm厚的、阻氢特性极佳的氧化铝膜作为电容器保护绝缘膜40。
形成电容器保护绝缘膜40的方法不受限制。注意，如果通过ALD(原子层沉积)法形成电容器保护绝缘膜40，则能够以良好的覆盖率在电容器Q的一侧形成电容器保护绝缘膜40。ALD法具有极佳的覆盖特性。由此，能够减少相邻电容器Q之间的间隔，并能实现FeRAM的进一步微型化。
接下来，利用例如硅烷作为反应气体进行HDPCVD(高密度等离子体CVD)法，在电容器保护绝缘膜40上形成第二绝缘膜41。两个相邻电容器Q之间的空间被第二绝缘膜41填充。第二绝缘膜41的厚度不受限制，在本实施例中在硅衬底1的平面上设定为约700nm。
随后，例如利用TEOS气体进行等离子体CVD法，在第二绝缘膜41上形成二氧化硅膜作为牺牲绝缘膜42。牺牲绝缘膜42在硅衬底1的平面上的厚度例如为800nm。
随后，如图15(b)所示，在利用CMP法进行抛光来使牺牲绝缘膜42和第二绝缘膜41的上表面平坦化之后，在第二绝缘膜41上涂敷光致抗蚀剂。将光致抗蚀剂曝光并显影，以在上电极23a上方形成具有孔形第五窗口43a的第四抗蚀图案43。
然后如图16(a)所示，经上述第五窗口43a蚀刻第二绝缘膜41和电容器保护绝缘膜40，以在绝缘膜40、41中形成深至上电极23a的第三孔41a。例如利用C4F8、Ar和O2的气体混合物作为蚀刻气体在2-7Pa的蚀刻气压下通过平行板式等离子体蚀刻设备进行该蚀刻。此外，对蚀刻设备的上电极施加频率为13.56MHz、功率为1kW-2.5kW的高频电流，由此等离子体激活上述蚀刻气体。
然后，在去除第四抗蚀图案43之后，为了修复到目前为止的步骤中电容器介电膜22a可能受到的损坏，将硅衬底1放入熔炉中以执行第二恢复退火。例如在550℃的衬底温度下在氧气氛中执行第二恢复退火约40分钟。
接下来，如图16(b)所示，将再次涂敷在第二绝缘膜41上的光致抗蚀剂曝光并显影，以形成第五抗蚀图案45。通过该显影在第二导电塞36b上方的第五抗蚀图案45中形成孔形第六窗口45a。
随后，如图17(a)所示，经第五抗蚀图案45中的第六窗口45a，蚀刻第二绝缘膜41、电容器保护绝缘膜40、绝缘粘附膜15和防氧化绝缘膜14。由此在第二绝缘膜41中形成第四孔41b，并在第四孔41b下面的防氧化绝缘膜14中形成第二开口14b。例如利用C4F8、Ar、O2和CO的气体混合物作为蚀刻气体通过平行板式等离子体蚀刻设备进行这种蚀刻。在该蚀刻工艺中，将气压设为2-7Pa，并将频率为13.56MHz、功率为1kW-2.5kW的高频电流施加到蚀刻设备的上电极。
由此，在上电极23a上和第二源极/漏极区8b上方与浅的第三孔41a分离地形成深的第四孔41b。该第四孔的形成防止了浅的第三孔41a下面的上电极23a暴露到蚀刻气氛中较长时间，并且抑制了其下的电容器介电膜22a的恶化。
此外，由于直到该步骤结束之前，第二源极/漏极区8b上的第二导电塞36b都被防氧化绝缘膜14覆盖，因而防止了由于构成第二导电塞36b的钨的氧化造成的接触失败。
随后，如图17(b)所示，去除第五抗蚀图案45。
接下来，描述获得图18(a)所示剖面结构所需的步骤。
首先，通过溅射法在第二绝缘膜41的上表面上和第三、第四孔41a、41b的各自内侧形成约50nm厚的氮化钛膜作为阻挡金属膜。然后在阻挡金属膜上形成钨膜。在第二绝缘膜41的平坦化的表面上钨膜的厚度足以填充第三、第四孔41a、41b，例如为300nm厚。
随后，通过CMP法去除第二绝缘膜41上多余的阻挡金属膜和钨膜，从而分别在第三和第四孔41a、41b内留下这些膜作为第三和第四导电塞47a、47b。
在这些导电塞中，第三导电塞47a电连接到上电极23a。电连接到第二导电塞36b的第四导电塞47b与第二导电塞36b一起构成位线的一部分。
接下来，描述获得图18(b)所示剖面结构所需的步骤。
首先，通过溅射法在第二绝缘膜以及第三、第四导电塞47a、47b的各自上表面上形成金属叠层膜。例如通过依次叠置约50nm厚的氮化钛膜、约360nm厚的铝膜以及约70nm厚的氮化钛膜构成该金属叠层膜。
随后，通过照相平版印刷术图案化金属叠层膜，以形成分别电连接到第三和第四导电塞47a和47b的第一层金属布线49a和位线金属焊盘49b。
之后，本实施例可包括在第一层金属布线49a和金属焊盘49b上形成第三绝缘膜的步骤，但是随后省略其详细描述。
通过到目前为止的步骤，完成根据第一实施例的半导体器件的基本结构。
根据如上所述的半导体器件的制造方法，如图18(b)所示，将电容器Q正下方的导电塞分成第一导电塞12a和辅助导电塞36a。
由于其中内嵌有辅助导电塞36a的第一开口14a形成在薄于第一绝缘膜11的防氧化绝缘膜14中，所以在图11(a)中所示的步骤中用以形成第一开口14a的蚀刻量较小。因此，第三抗蚀图案33在蚀刻期间保持接近原厚度，由于该第三抗蚀图案33可用作优良的掩模，因此在蚀刻时会以较高的精度形成第一开口14a。
此外在本实施例中，由于以与上述第一开口14a的工艺相同的工艺在防氧化绝缘膜14中形成对准开口14c，因此对准开口14c的深度可以形成得较浅，类似于第一开口14a。结果，如图11(b)所示，完全填充对准标记14c所需的导电膜36的厚度可以形成得薄于图7(a)所示的钨膜18。因此，在图11(c)所示的CMP步骤中能够减少对钨膜18的过度蚀刻量。在上述CMP步骤中，几乎不会在辅助导电塞36a的上表面上产生凹陷，并且抑制了防氧化绝缘膜14和绝缘粘附膜15出现碟形。
此外在本实施例中，在具有平坦上表面的辅助导电塞36a上形成下电极21a。由此，避免了由于底层的不均匀导致的下电极21a中的定向恶化。从而下电极21a具有所需的定向性，这种定向性改进了其上的电容器介电膜22a的定向性。因此，本实施例能提供其中电容器介电膜22a的铁电特性得到改进的高质量FeRAM。
而且如上所述，由于在防氧化绝缘膜14中不会出现碟形，所以防氧化绝缘膜14能在整个加工期间保持其防氧渗透性。结果，防止了由于构成位线一部分的第二导电塞36b的氧化造成的接触失败。
注意，尽管上述实施例的情况是第四孔41b与第二开口14b同时形成，然后如图17(a)所示对电容器介电膜22a执行第二恢复退火，但是本发明并不限于这种情况。
例如，在图17(a)所示的步骤中，可以在如下状态中执行上述恢复退火，即，利用防氧化绝缘膜14作为蚀刻停止膜形成第四孔41b，并且利用防氧化绝缘膜14覆盖第二导电塞36b。在这种情况下，在恢复退火结束之后，通过蚀刻第四孔41b下面的防氧化绝缘膜14形成第二开口14b。
第二实施例
在上述第一实施例中，如图11(b)、(c)所示，辅助导电塞36a由第二阻挡金属膜35和导电膜36的叠层膜构成。与此相对照，在本实施例中，辅助导电塞36a仅由导电膜36构成。
图19(a)-图19(c)是根据本发明第二实施例的生产过程中的半导体器件的剖视图。注意在这些图中，以相同的标号表示与第一实施例中描述的那些组件相同的组件，并且随后省略其详细说明。
为了制造根据本实施例的半导体器件，执行第一实施例中描述的图9(a)-图11(a)所示的步骤。
随后，如图19(a)所示，在绝缘粘附膜15的上表面上和各开口14a、14c中形成单层导电膜36。导电膜36完全填充各开口14a、14c。
构成导电膜36的材料不受限制，但是在本实施例中，可通过溅射法形成单层氮化钛膜或氮铝化钛膜作为导电膜36。当通过溅射法形成氮铝化钛膜作为导电膜36时，例如采用含5％铝的钛靶，并使用氮与氩的气体混合物作为溅射气体。这导致处于气相状态的靶中的钛被氮化，从而获得氮铝化钛膜。
接下来，如图19(b)所示，利用绝缘粘附膜15作为抛光停止层，通过CMP法去除绝缘粘附膜15上多余的导电膜36。在CMP中，例如采用Cabot微电子公司制造的W2000作为浆液。
第一开口14a中的导电膜36形成辅助导电塞36a，并且对准开口14c中的导电膜36变成对准标记36c。
随后，执行第一实施例中描述的图12(a)-图18(b)所示的步骤，以完成如图19(c)所示的具有电容器Q的半导体器件。
根据上述的本实施例，由于辅助导电塞36a由相比钨较不易被氧化的单层氮化钛膜或单层氮铝化钛膜制成，由此，相比其中采用钨制成辅助导电塞36a的第一实施例，塞36a具有更大的热阻。因此，即使在进行例如退火之类的热处理时，也能使辅助导电塞36a的接触特性稳定。
针对提出的实施例具体描述了上述本发明。但是本发明并不限于这些实施例。本领域的技术人员即使修改所述实施例，也能按照所附权利要求书实施本发明。

Claims (16)

1.一种半导体器件，包括：
半导体衬底；
第一和第二杂质扩散区，其间隔地形成在所述半导体衬底的表面层中；
第一绝缘膜，其形成在所述半导体衬底上方，且在所述第一和第二杂质扩散区上方分别具有第一和第二孔；
第一和第二导电塞，其分别形成在所述第一和第二孔中，并且分别电连接到所述第一和第二杂质扩散区；
防氧化绝缘膜，其形成在所述第一绝缘膜上，并在所述第一和第二导电塞上分别具有第一和第二开口；
辅助导电塞，其形成在所述第一开口中；
电容器，其通过在所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜的部分上依次形成下电极、电容器介电膜和上电极来形成；
第二绝缘膜，其覆盖所述电容器，并在所述上电极上方具有第三孔，且在所述第二开口上方具有第四孔；
第三导电塞，其形成在所述第三孔中，并电连接到所述上电极；以及
第四导电塞，其形成在所述第四孔和所述第二开口中，并电连接到所述第二导电塞。
2.如权利要求1所述的半导体器件，其中所述下电极由具有晶体定向结构的金属膜构成。
3.如权利要求2所述的半导体器件，其中所述金属膜由铱构成。
4.如权利要求1所述的半导体器件，其中所述防氧化绝缘膜薄于所述第一绝缘膜。
5.如权利要求1所述的半导体器件，其中所述第一导电塞和所述第二导电塞的上表面的高度相同。
6.如权利要求1所述的半导体器件，其中所述辅助导电塞由下述的任一种结构构成：阻挡金属膜和钨膜的叠层膜；单层氮化钛膜；以及单层氮铝化钛膜。
7.如权利要求1所述的半导体器件，其中所述防氧化绝缘膜是氮氧化硅膜、氮化硅膜和氧化铝膜中的任一种。
8.如权利要求1所述的半导体器件，其中在所述防氧化绝缘膜上形成绝缘粘附膜，并且在所述绝缘粘附膜上形成所述下电极和所述第二绝缘膜。
9.如权利要求1所述的半导体器件，其中所述第二导电塞和所述第四导电塞构成位线的一部分。
10.如权利要求1所述的半导体器件，还包括：
栅极绝缘膜，其形成在所述第一和第二杂质扩散区之间的所述半导体衬底上；以及
栅极，其形成在所述栅极绝缘膜上并构成字线的一部分。
11.一种半导体器件的制造方法，包括如下步骤：
在半导体衬底的表面层中彼此间隔地形成第一和第二杂质扩散区；
在所述半导体衬底上方形成第一绝缘膜；
通过图案化所述第一绝缘膜，在所述第一和第二杂质扩散区上方的所述第一绝缘膜中分别形成第一和第二孔；
在所述第一和第二孔中分别形成电连接到所述第一和第二杂质扩散区的第一和第二导电塞；
在所述第一绝缘膜上和所述第一、第二导电塞上形成防氧化绝缘膜；
通过从所述第一导电塞上方去除所述防氧化绝缘膜，在所述第一导电塞上方的所述防氧化绝缘膜中形成第一开口；
在所述防氧化绝缘膜上和所述第一导电塞上方的所述第一开口中形成导电膜；
抛光所述导电膜，以从所述防氧化绝缘膜去除所述导电膜，同时在所述第一开口中留下所述导电膜作为辅助导电塞；
通过在所述辅助导电塞上和位于所述第一开口周围的所述防氧化绝缘膜上依次堆叠下电极、电容器介电膜和上电极来形成电容器；
形成覆盖所述电容器的第二绝缘膜；
通过图案化所述第二绝缘膜，在所述上电极上方的所述第二绝缘膜中形成第三孔；
通过图案化所述第二绝缘膜，在所述第二孔上方的所述第二绝缘膜中形成第四孔，并在所述第四孔下面的所述防氧化绝缘膜中进一步形成第二开口；
在所述第三孔中形成电连接到所述上电极的第三导电塞；以及
在所述第四孔中和所述第二开口中形成电连接到所述第二导电塞的第四导电塞。
12.如权利要求11所述的半导体器件的制造方法，其中在形成所述防氧化绝缘膜的步骤中，将所述防氧化绝缘膜形成为薄于所述第一绝缘膜。
13.如权利要求11所述的半导体器件的制造方法，其中所述导电膜由下述的任一种结构构成：阻挡金属膜和钨膜的叠层膜；单层氮化钛膜；以及单层氮铝化钛膜。
14.如权利要求11所述的半导体器件的制造方法，其中所述防氧化绝缘膜由氮氧化硅膜、氮化硅膜和氧化铝膜中的任一种构成。
15.如权利要求11所述的半导体器件的制造方法，在形成所述防氧化绝缘膜之后，还包括在所述防氧化绝缘膜上形成绝缘粘附膜的步骤，其中
所述下电极和所述第二绝缘膜形成在所述绝缘粘附膜上。
16.如权利要求11所述的半导体器件的制造方法，其中在形成所述第四孔之后，在氧气氛中对电容器介电膜执行退火，并在所述退火之后形成所述第二开口。
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