CN1501455A - 半导体器件的制造方法 - Google Patents

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ƽ�ҺV
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Abstract

用低温处理来形成膜质量不比热氧化膜逊色的氧化膜。在除去了构成半导体晶片(2W)的衬底(2S)的有源区域上的绝缘膜后，在半导体晶片(2W)的主表面上，通过减压CVD法淀积例如氧化硅膜构成的绝缘膜(6a)。该绝缘膜(6a)是后面形成MIS·FET的栅极绝缘膜的膜。接着，对该绝缘膜(6a)在含有氧的气氛中按箭头模式的那样实施等离子体处理(氧等离子体处理)。由此，可以将CVD法形成的绝缘膜(6a)的膜质量改善为与热氧化膜形成的绝缘膜相同的膜质量。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造技术，特别涉及在构成半导体器件的绝缘膜的形成方法中采用的有效技术。
背景技术
在半导体器件中，有在同一半导体衬底上具有厚度不同的两种以上栅极绝缘膜的MIS·FET(MetalInsulator Semiconductor FieldEffect Transistor；金属-绝缘体-半导体场效应晶体管)的半导体器件。一般地，在施加相对高电压的高耐压MIS·FET中，使用具有相对厚的栅极绝缘膜的MIS·FET。
例如在闪存存储器等那样的非易失性存储器中，在进行信息写入、删除动作时，通过在被绝缘的电极(浮置电极)上存储电荷来存储信息，所以为了将该电荷注入到浮置电极中，需要例如20～26V左右的高电压。因此，在以施加了该高电压的MIS·FET为中心的栅极绝缘膜中，需要可承受施加上述高电压的、例如20～30nm左右的厚度。
关于按化学气相生长(Chemical Vapor Deposition：CVD)法来形成栅极绝缘膜的技术，例如记载在本申请人申请的1999年7月2日公开的特开平11-177047号公报上。而且，在发明人研究的下述技术中，公开了通过将CVD法形成的绝缘膜在400℃下曝露于原子状氧(O*)中，可使该绝缘膜在氟酸溶液中的腐蚀率达到热氧化膜的腐蚀率。
UCS结束纪念论文集，‘开拓半导体，面向新世纪’，2000年9月24日(星期日)～25(星期一)东京东洋饭店21，UCS半导体基础技术研究会议，p.38-51(特别参见p.49的图74)。
但是，在非易失性存储器中使用电压高，所以MIS·FET的栅极绝缘膜厚，在通过热氧化形成该膜时，元件分离部的侧壁被氧化，体积膨胀而产生大应力的结果，因在半导体衬底中产生缺陷，结的漏泄电流增加，从而存在写入电压下降，写入时间增长等元件特性受到损害的问题。
在其他方面，在浮置电极上等半导体衬底以外的部位，需要具有与热氧化膜同等膜质量的氧化硅膜，但由于基底不是半导体衬底，所以难以通过热氧化法形成高质量的氧化硅膜。
为了解决这些问题，在按CVD法来形成氧化硅膜时，由于仍然不能获得充分的膜质量，所以通过膜成形后的热处理来改善膜质量，但存在其效果不充分，难以获得接近热氧化膜的膜质量的问题。
发明内容
本发明的目的在于，在半导体器件的制造工序中，提供一种技术，不论热氧化如何都可以形成不逊色于热氧化膜的膜质量的氧化硅膜。
本发明的上述及其他目的和新的特征，可从说明书的记述和附图中变得清楚。
在本申请公开的发明中，如果简单地说明代表性的概要，则如下那样。
即，本发明对于半导体衬底上通过CVD法形成的氧化膜，在包含氧原子的低压气氛中实施等离子体处理。
此外，在包含等离子体中的离子状况下实施等离子体处理。
此外，在低压下的气氛中实施等离子体处理。
附图说明
图1是本发明人的实验结果，表示从平带电压的初始值的变化量与附加了电压应力的累积时间的函数曲线图。
图2是表示测定电流电压特性(栅极绝缘膜的漏泄电流)来取代图1的电容电压特性的结果的曲线图。
图3是在将氧等离子体处理时的压力条件改变为图1条件所获得的样品中，表示从平带电压的初始值的变化量与附加了电压应力的累积时间的函数曲线图。
图4是表示测定电流电压特性(栅极绝缘膜的漏泄电流)来取代图1的电容电压特性的结果的曲线图。
图5是在将氧等离子体处理时的压力条件改变为图1条件所获得的各种样品中，表示从平带电压的初始值的变化量与附加了电压应力的累积时间的函数曲线图。
图6是表示测定电流电压特性(栅极绝缘膜的漏泄电流)来取代图5的电容电压特性的结果的曲线图。
图7是在改变图1的氧化硅膜的厚度和应力电压的样品中，表示从平带电压的初始值的变化量与附加了电压应力的累积时间的函数曲线图。
图8是表示测定电流电压特性(栅极绝缘膜的漏泄电流)来取代图7的电容电压特性的结果的曲线图。
图9是表示比较低温下形成CVD氧化硅膜的情况和高温下情况的结果的曲线图。
图10是表示比较低温下形成CVD氧化硅膜的情况和高温下情况的结果的曲线图。
图11是在本发明一实施方式的半导体器件的制造方法中使用的一例氧等离子体处理装置的说明图。
图12是本发明一实施方式的半导体器件的制造工序中的主要部分剖面图。
图13是接续图12的半导体器件的制造工序中的主要部分剖面图。
图14是接续图13的半导体器件的制造工序中的主要部分剖面图。
图15是接续图14的半导体器件的制造工序中的主要部分剖面图。
图16是接续图15的半导体器件的制造工序中的主要部分剖面图。
图17是接续图16的半导体器件的制造工序中的主要部分剖面图。
图18是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图19是接续图18的半导体器件的制造工序中的主要部分剖面图。
图20是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图21是接续图20的半导体器件的制造工序中的主要部分剖面图。
图22是接续图21的半导体器件的制造工序中的主要部分剖面图。
图23是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图24是接续图23的半导体器件的制造工序中的主要部分剖面图。
图25是接续图24的半导体器件的制造工序中的主要部分剖面图。
图26是接续图25的半导体器件的制造工序中的主要部分剖面图。
图27是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图28是接续图27的半导体器件的制造工序中的主要部分剖面图。
图29是接续图28的半导体器件的制造工序中的主要部分剖面图。
图30是接续图29的半导体器件的制造工序中的主要部分剖面图。
图31是接续图30的半导体器件的制造工序中的主要部分剖面图。
图32是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图33是接续图32的半导体器件的制造工序中的主要部分剖面图。
图34是接续图33的半导体器件的制造工序中的主要部分剖面图。
图35是接续图34的半导体器件的制造工序中的主要部分剖面图。
图36是接续图35的半导体器件的制造工序中的主要部分剖面图。
图37是接续图36的半导体器件的制造工序中的主要部分剖面图。
图38是接续图37的半导体器件的制造工序中的主要部分剖面图。
图39是接续图38的半导体器件的制造工序中的主要部分剖面图。
图40是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图41是接续图40的半导体器件的制造工序中的主要部分剖面图。
图42是接续图41的半导体器件的制造工序中的主要部分剖面图。
图43是接续图42的半导体器件的制造工序中的主要部分剖面图。
图44是接续图43的半导体器件的制造工序中的主要部分剖面图。
图45是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图46是接续图45的半导体器件的制造工序中的主要部分剖面图。
图47是接续图46的半导体器件的制造工序中的主要部分剖面图。
图48是接续图47的半导体器件的制造工序中的主要部分剖面图。
图49是接续图48的半导体器件的制造工序中的主要部分剖面图。
图50是本发明另一实施方式的半导体器件的主要部分剖面图。
图51是图50的半导体器件的制造工序中的主要部分剖面图。
图52是本发明另一实施方式的半导体器件的主要部分剖面图。
图53是图52的半导体器件的制造工序中的主要部分剖面图。
图54是本发明另一实施方式的半导体器件的主要部分剖面图。
图55是图54的半导体器件的制造工序中的主要部分剖面图。
图56是本发明另一实施方式的半导体器件的主要部分剖面图。
图57是图56的半导体器件的制造工序中的主要部分剖面图。
图58是图56的半导体器件的接续图57的制造工序中的主要部分剖面图。
图59是图56的半导体器件的接续图58的制造工序中的主要部分剖面图。
图60是图56的半导体器件的接续图59的制造工序中的主要部分剖面图。
图61是图56的半导体器件的接续图60的制造工序中的主要部分剖面图。
图62是图56的半导体器件的制造工序中的主要部分剖面图。
图63是图56的半导体器件的接续图62的制造工序中的主要部分剖面图。
图64是图56的半导体器件的接续图63的制造工序中的主要部分剖面图。
图65是图56的半导体器件的接续图64的制造工序中的主要部分剖面图。
图66是图56的半导体器件的制造工序中的主要部分剖面图。
图67是图56的半导体器件的接续图66的制造工序中的主要部分剖面图。
图68是图56的半导体器件的接续图67的制造工序中的主要部分剖面图。
图69是用于比较不使用氧等离子体处理情况的半导体晶片的主要部分剖面图。
图70是本发明另一实施方式的半导体器件的制造工序中的主要部分剖面图。
图71是图70后的半导体器件的制造工序的主要部分剖面图。
图72是图71后的半导体器件的制造工序的主要部分剖面图。
图73是本发明另一实施方式的液晶显示装置的制造工序中的主要部分剖面图。
图74是接续图73的液晶显示装置的制造工序中的主要部分剖面图。
图75是接续图74的液晶显示装置的制造工序中的主要部分剖面图。
图76是接续图75的液晶显示装置的制造工序中的主要部分剖面图。
图77是接续图76的液晶显示装置的制造工序中的主要部分剖面图。
图78是图77的液晶显示装置的主要部分放大剖面图。
具体实施方式
在以下的实施方式中，为了简明，在需要时，分割成多个部分或实施方式来说明，除了特别明示的情况以外，它们之间不是没有关系的，存在一个是另一个的一部分或全部的变形例、细节、补充说明等关系。此外，在以下的实施方式中，在说明主要部件的数等(包括个数、数值、量、范围等)时，除了特别明示的情况和说明原理而限于特定的数情况以外，不限定于特定的数，也可以在特定的数以上。而且，在以下的实施方式中，除了特别明示的情况和原理上需要说明的情况等以外，其构成主要部件(也包括主要步骤等)不一定必须如此。同样，在以下的实施方式中，在说明构成部件等的形状、位置关系等时，除了特别明示的情况和原理性说明等情况以外，还包含实质上近似或类似其形状等情况。这种情况对于上述数值和范围也是同样。此外，一般地，在置换为特定的气体(处理气体)的反应室内，根据需要补充处理气体，同时通过高频电场等作用将气体电离而生成等离子体，在实际中不能完全用处理气体进行置换。因此，在本申请中，例如即使称为氧等离子体，也不是指完全的氧等离子体，不排除在该等离子体内包含的杂质气体(氮、二氧化碳、水蒸汽等)的存在。同样，不言而喻，不排除等离子体中包含其他稀释气体或添加气体。而且，在表现为‘氧化硅膜构成’、或‘以氧化硅膜为主要材料’或‘氧化硅膜系的’的情况下，意味着使用氧化硅膜作为主要成分。即，一般地，即使是对氧化硅膜进行成膜的处理，当然也包含杂质，不排除添加物和杂质包含于氧化硅膜构成的部件中的情况。此外，在上述表现中，还包括在氧化硅膜构成的部件的表面上形成其他材料构成的绝缘膜的叠层结构。这种结构不限于氧化硅膜，即使其他绝缘膜、例如氮化硅等也是同样。以下，根据附图详细地说明本发明的实施方式。再有，在用于说明本发明的方式的所有附图中，具有相同功能的部分附以同一标号，并省略其重复说明。此外，在实施方式中，将作为场效应晶体管的MIS·FET(包含将MOS·FET：金属-氧化物-半导体场效应晶体管作为MIS·FET的下位概念)简略为MIS，将p沟道型的MIS·FET简略为pMIS，将n沟道型的MIS·FET简略为nMIS。
(实施方式1)
本发明人对于通过CVD(化学气相淀积)法淀积的氧化硅膜(SiO2等)，在含有以氧(O2)为主要气体的气氛中实施等离子体处理(氧等离子体处理)情况下，发现等离子体中的离子、特别是氧离子(O+或O2 +)的作用在改善上述氧化硅膜的膜质量上很重要。这可假设为等离子体中的离子通过碰撞上述氧化硅膜时的物理式(机械式)的碰撞，在氧化硅膜的构成原子上产生再配置，改善氧化硅膜的膜质量。以下，根据图1～图10来说明本发明人用于验证实施方式的有效性而进行的实验结果。再有，以下将基于等离子体的原子团的氧简略为氧原子团(O*)。
在图1和图2中，首先在形成了元件分离区域的p型的硅(Si)衬底上，对于通过减压CVD(Low Pressure CVD：以下简略为LPCVD)法按二氧化硅膜换算膜厚可形成厚度4nm左右的氧化硅膜(SiO2等)，例如形成将实施了压力为67Pa的氧等离子体处理的膜作为绝缘膜的n型栅极MOS电容并作为实验样品。在这些样品中，上述氧等离子体处理的处理时间各不相同，在没有通过LPCVD法淀积的氧化硅膜(以下也称为LPCVD氧化硅膜)的硅衬底上，通过上述氧等离子体处理按照二氧化硅换算膜厚生长厚度为3～5nm左右的氧化硅膜。接着，将上述n型栅极MOS电容例如保持125℃，在栅电极上附加规定时间的固定负电压，以使该栅极绝缘膜中的电场强度达到-10MV/cm后，通过重复进行测定电容电压特性的操作，调查平带电压(VFB)的时间变化。在该实验中可知，作为上述氧化硅膜的成膜方法选择的减压CVD法是在使成膜时的压力低于大气压(常压)的状态中进行的CVD法，可形成膜质量比较好的氧化硅膜。
图1是上述平带电压的初始值(附加电压应力前的值)的变化量表示为附加了电压应力的累计时间函数的图。在没有实施上述氧等离子体处理的LPCVD氧化硅膜中，电压应力的累计时间达到1秒以前受到破坏(参照图1的+记号)。相反，在实施了氧等离子体处理的LPCVD氧化硅膜中，可知具有充分的破坏寿命。此外，可知通过氧等离子体处理平带电压的变动量减少到与热氧化膜(参照图1的黑圆记号)同等的水平。而且，对于硅衬底的氧化量按照二氧化硅换算膜厚达到5nm以上的处理时间，平带电压的变动量(ΔVFB)开始增加，所以期望氧等离子体处理在硅衬底的氧化量变至LPCVD氧化硅膜的略大于30％厚度的范围内停止。但是，即使在硅衬底上的氧化硅膜厚度变到LPCVD氧化硅膜厚度的略大于30％以上的情况下，由于平带电压的变动量也没有达到实用上有问题的水平，所以没有否定这样的氧等离子体处理的有效性。这样，本发明人首次发现通过过剩的氧等离子体处理来增加平带电压的变动量的现象，根据本发明人的研究，假设该现象如下引起：通过进行LPCVD氧化硅膜下存在的硅衬底的氧化，氧化硅膜和硅衬底的界面应力增加的结果，使载流子俘获增加。
图2表示测定电流电压特性(栅极绝缘膜的漏泄电流)来取代图1的电容电压特性的结果。一般地，通过在氧化硅膜中附加电压应力，即使对于低的(绝对值小)栅极电压，栅极绝缘膜的漏泄电流也变得明显，在非易失性存储器中产生担当信息存储的存储电荷消失的问题。图2表示例如在造成1μA/cm2的漏泄电流的栅极电压下栅极绝缘膜中感应的来自电场强度初始值的变动量。通过实施上述氧等离子体处理，上述电场强度的变化量极大地减少到与热氧化形成的氧化硅膜相同的水平。关于电场强度的变动量，在氧等离子体处理的处理时间短(图2中硅衬底的氧化量在3nm以下)时，不能完全防止电场强度的变动，但可改善到实用上没有问题的水平(参照图2的白圆记号)。因此，综合图1和图2，根据发明人的研究结果，可发现设定氧等离子体处理的处理时间，具有可在硅衬底上形成厚度与形成的LPCVD氧化硅膜厚度大致相同的氧化硅膜的效果，如果调整处理时间，可将通过氧等离子体处理形成在硅衬底上的氧化硅膜的厚度处于LPCVD氧化硅膜厚度的略低于30％～略大于30％的范围内，则具有更好的效果。
图3和图4是分别表示使上述氧等离子体处理时的压力为267Pa来替代67Pa时进行的样品作为样品，进行与上述图1和图2说明的相同的测定的结果图。从这些图可知，在氧等离子体处理压力高时，尽管通过氧等离子体处理硅衬底被氧化至与低压力相同的程度，但在短时间内产生绝缘破坏，本发明人发现LPCVD氧化硅膜的质量改变不充分。本发明人认为产生这样的差别的原因如下。即，在等离子体的压力低时，等离子体中的离子与原子团的比与高压力下的情况相比增大，但该氧等离子体中的离子(主要为氧离子(O+或O2 +，在添加氧以外的情况下，还包含基于该添加气体的离子)被加速，碰撞LPCVD氧化硅膜，因这种物理式(机械式)的碰撞，LPCVD氧化硅膜的一部分被破坏，在LPCVD氧化膜的构成原子上产生再配置，形成更稳定的结合的结果，在LPCVD氧化硅膜中形成更牢固的结构。相反，在等离子体的压力高时，由于等离子体中的离子与原子团的比与低压力情况相比下降，所以上述再配置没有充分进行，可认为不能获得充分的质量改变效果。即，可以认为氧原子团(O*或O2 *)有助于LPCVD氧化硅膜的质量改变，但本发明人发现氧原子团对于充分改善膜质量(栅极绝缘耐压)是必需的。在上述非专利文献1中，记载了‘通过将CVD氧化膜曝露在氧原子团(O*或O2 *)中，可以减小该氧化膜在氟酸溶液中的腐蚀速度’的情况，但在上述氧原子团处理中，可以预料难以改善氧化硅膜的膜质量(栅极绝缘耐压)。这样，本发明人发现在氧化膜的膜质量改善方面等离子体中的离子作用很重要，即使单纯地实施氧等离子体处理，仍难以获得充分的膜质量改善效果。
图5和图6是分别表示使用在图1和图2的氧等离子体处理中改变处理压力制成的样品进行同样的测定的结果图。这里，即使处理压力不同，但也可调整处理时间，以使硅衬底上形成的氧化硅膜的厚度按照二氧化硅换算膜厚达到4nm左右。从这些图可知，如果使氧等离子体处理的处理压力在200Pa以下，则可获得良好的质量改变效果。此外，如果处理压力在1Pa以下，则等离子体不稳定，容易受到处理室内残留气体的影响，所以在氧等离子体处理的效果或再现性上产生问题的可能性大。根据本发明人的研究，最适合等离子体处理的压力因等离子体处理装置或其他条件等产生变动而难以限定，在本发明人进行的实验中，在1Pa以上、200Pa以下的范围较好，可以例示67Pa以上、133Pa以下的范围。
下面，说明厚的LPCVD氧化硅膜与等离子体处理时间依赖性。图7和图8分别表示对于按照LPCVD法形成的厚度17nm(二氧化硅换算膜厚)左右的氧化硅膜实施等离子体处理，施加应力电压而使上述氧化硅膜中的电场达到-8.7MV/cm时的平带电压的变动量，以及漏泄电流固定的电场强度的变动量。等离子体处理的压力例如为67Pa左右。此外，图8表示漏泄电流为0.1μA/cm2的电场强度的调查结果。在这些图中，表示比较等离子体处理时的气氛为氧的情况和含有水蒸汽的氧情况下的结果。在任何一种气氛情况下，都是随着处理量增加，电压应力造成的特性变动减少。在图7和图8中，等离子体处理的硅衬底上的氧化量都比CVD法形成后的氧化硅膜薄，在这样的处理范围中，改善效果随着处理量而增加方面，与上述图1和图2的情况相同。由于图8所示的电场强度变化为负，所以漏泄电流因电压应力而难以流过。从减少漏泄电流的观点来看，期望变动大，但在用于非易失性存储器的隧道氧化膜等时，造成写入和删除的速度下降的问题。
下面说明氧等离子体处理时的与气氛的关系。关于气氛，特别涉及上述图7所示的平带电压的变动，与氧气氛相比，含有水分的氧气氛可获得更良好的结果。
下面说明与CVD氧化硅膜的膜质量的关系。图9和图10表示比较在低温下形成CVD氧化硅膜的情况和在高温下形成CVD氧化硅膜的情况的结果。在低温下的膜形成中，例如在反应气体上使用原硅酸四乙酯(Tetra Ethyl Ortho Silicate：TEOS、Si(OC2H5)4)在680℃下进行。在高温下的膜形成中，例如使用含有单硅烷(SiH4)和N2O的混合气体在800℃下进行。再有，在图1～图8中，都使用高温形成的氧化硅膜。
在图9和图10中，按CVD法形成的氧化硅膜的厚度有所不同，在低温形成时为5nm左右，在高温形成时为4nm左右，而通过氧等离子体处理使硅衬底上形成的氧化硅膜的厚度与各自的膜厚一致。在低温下进行基于CVD法的膜形成时，基于电压应力的平带电压没有多大改善(参照图9的四边形记号)，为了实现本实施方式的目的，可知最好使用高温形成的氧化硅膜(参照图9的三角形记号)。
作为氧化硅膜的成膜方法，在使用原子层生长CVD(AtomicLayer Deposition：ALD)取代普通的LPCVD法时，可得到不劣于高温形成情况下的结果。此外，在采用上述原子层生长CVD法的情况下，根据用途，也可以不实施上述氧等离子体处理。
在图9和图10中，还表示不使用等离子体而实施普通的热氧化处理情况下的结果。在这种热氧化处理的情况下，也调整处理时间，以使硅衬底上形成的氧化硅膜的厚度与CVD法形成的氧化硅膜的厚度相等。这种情况的热氧化处理的气氛是水分和氧的混合气体。从这些图可知，尽管热氧化处理有提高绝缘耐压的效果，但在防止平带电压变动和对应于规定的漏泄电流的电场强度变动的效果上差，本实施方式的氧等离子体处理具有以往没有的效果。
图11表示在本实施方式的氧等离子体处理中使用的等离子体处理装置1的一例。等离子体处理装置1包括高频电源1a、匹配器1b、天线1c、反应槽1d、处理台1e、反应气体导入口1f和排气口1g。高频电源1a例如具有可产生2.45GHz的高频电磁波的构造。高频电源1a产生的高频电磁波通过匹配器1b，传送到设置在反应槽1d外部的天线1c。天线1c例如采用RLSA(Radial Line SlotAntenna：辐射线槽天线)方式的天线，具有可对反应槽1d内发射圆极化高频电磁波的构造。通过从该天线1c发射到反应槽1d内的微波，在处理台1e上的半导体晶片2W的主表面和天线1c之间的反应槽1d内形成生成等离子体PL的结构。为了将等离子体激励部和等离子体空间分离，将半导体晶片2W配置在等离子体激励部的扩散等离子体区域。由此，可以进行不依赖于半导体晶片2W主表面图形的具有表面均匀性的处理。在本装置中，照射到半导体晶片2W的主表面上的离子能量为1eV以下。因此，可不在半导体晶片2W的主表面上产生损伤。在处理台1e中设置加热器，使等离子体处理中的半导体晶片2W的温度例如可达到400℃左右。包含以氧(O2)为主要气体的处理气体通过反应气体导入口1f供给到反应槽1d内的半导体晶片2W的主表面上方。以面对半导体晶片2W来配置喷淋板，也可通过该喷淋板向半导体晶片2W的主表面均匀地供给处理气体。使用后的处理气体通过半导体晶片2W周边的排气口1g被均匀地排气。
下面，根据图12～图17来说明本实施方式的半导体器件的制造方法的一例。图12～图17是本实施方式1的半导体器件的制造工序中的半导体晶片2W的主要部分剖面图。再有，标号A1表示薄膜形成区域，A2表示厚膜形成区域，A3表示分离区域。
首先，如图12所示，在构成平面略圆形状的半导体晶片2W的p型单晶硅(Si)构成的半导体衬底(以下称为衬底)2S的主表面(器件形成面)的分离区域A3中，例如形成浅沟型的元件分离部(Shallow Groove Isolation：SGI或Shallow Trench Isolation：STI)3。接着，在被衬底2S的主表面的元件分离部3包围的有源区域上，例如通过热氧化法形成氧化硅膜构成的绝缘膜4。该绝缘膜4在后述的离子注入处理时具有保护半导体晶片2W的功能。然后，通过绝缘膜4在衬底2S中，分别以各自的抗蚀剂图形为掩模进行用于形成p阱PWL和n阱NWL的离子注入，而且，分别以各自的抗蚀剂图形为掩模进行用于形成具有调节阈值电压作用的半导体区域5a、5b的离子注入。
接着，在含有氟酸的溶液中除去绝缘膜4后，如图13所示，在半导体晶片2W的主表面上，例如通过LPCVD法淀积氧化硅膜构成的绝缘膜6a，以按照二氧化硅换算膜厚达到20nm左右的厚度。该绝缘膜6a是后面作为栅极绝缘膜的绝缘膜。该绝缘膜6a的淀积时的处理温度例如为800℃左右。接着，在将半导体晶片2W容纳于等离子体处理装置1后，对半导体晶片2W的主表面上的绝缘膜6a实施如图13箭头模式表示那样的上述氧等离子体处理。氧等离子体处理时的半导体晶片2W的温度例如是400℃左右的低温。而且，氧等离子体处理时的处理气体例如使用氧(O2)等主要气体和氩(Ar)等这样的稀释气体的混合气体(O2/Ar)。此时的氧流量例如为10cc/min左右，氩流量例如为1000～2000cc/min左右。即，氧流量＜稀释气体流量。根据本发明人的实验，如果氧流量过大(例如200cc/min左右)，则与上述压力高的情况同样，可发现栅极绝缘耐压的不良发生率增加。这里，添加稀释气体的原因在于，通过在处理气体中添加比要激励(离子化或原子团化)的分子(这里为氧分子，称为对象分子)容易激励的分子(这里为氩分子，成为添加分子)，可以提高对象分子的激励效率，可以提高处理效率。
而且，假设添加分子自身产生的物理性碰撞(例如喷镀)也有助于LPCVD氧化硅膜的膜质量改善。但是，处理气体不限定于上述气体。例如，也可以是臭氧(O3)的单体气体、氧(O2)的单体气体、水蒸气(H2O)、NO的单体气体或N2O的单体气体。此外，处理气体也可以是氢(H2)和氧的混合气体(在等离子体中形成H2O)、水蒸气(H2O)和氧的混合气体、NO气体和氧的混合气体或N2O和氧的混合气体。此外，也可以是通过惰性气体(氦(He)、氩、氪(Kr)或氙(Xe))稀释上述单体气体或混合气体的气体。根据本发明人的研究，从LPCVD氧化硅膜的膜质量改善的观点来看，作为处理气体种类的有效性具有以下那样的顺序。即，(H2/O2/Ar)＝(H2/O2/Kr)＝(H2/O2/He)＝(H2O/O2/Ar)＝(H2O/O2/Kr)＝(H2O/O2/He)＝(H2O/Ar)＝(H2O/Kr)＝(H2O/He)＞(O3/Ar)＝(O3/Kr)＝(O3/He)＞(O2/Ar)＝(O2/Kr)＝(O2/He)＞O3＞O2＞NO＞N2O。再有，从现有的臭氧发生装置产生的臭氧浓度为10％，其余的90％为氧，所以没有将臭氧和氧的混合气体作为处理气体来例示，但不排除臭氧和氧的混合气体。此外，氧等离子体处理时的处理室内的压力如上述那样。
通过实施这样的氧等离子体处理，如上述那样，通过等离子体中的离子和原子团的作用，可以将LPCVD法形成的绝缘膜6a的膜质量改善至与热氧化法形成的氧化硅膜相同的膜质量。此外，由于对半导体晶片2W主表面的氧等离子体中的离子照射能量比较低(几eV左右)，所以对半导体晶片2W的主表面和绝缘膜6a的损伤小，可进行绝缘膜6a的改善处理。
接着，如图14所示，在薄膜形成区域A1中有开口部，形成可覆盖厚膜形成区域A2和其周边的分离区域A3的至少一部分的抗蚀剂图形(以下称为抗蚀剂图形)PR1后，在含有氟酸的溶液中除去从该抗蚀剂图形PR1中露出的上述绝缘膜6a。在没有被抗蚀剂图形PR1覆盖的分离区域3中形成绝缘膜6a，所以可以降低或防止露出的元件分离部3的嵌入绝缘膜的上部在上述腐蚀处理时被除去而产生凹陷。如果元件分离部3凹陷，则元件分离部3的沟的上部侧面衬底2S露出，在该露出部中，在后续热氧化处理中仅形成厚度8nm左右的薄的热氧化膜。之后，在因元件分离部3的凹陷露出的沟的上部侧面的衬底2S中，没有注入用于阈值电压调整的杂质。因此，如果栅电极重叠在该沟的上部侧面上，则MIS的阈值电压下降，截止电流增加的结果，产生MIS的开关特性恶化的问题。相反，在本实施方式中，由于可减少或防止元件分离部3的上部凹陷，所以可极大地改善MIS的开关特性。
接着，在通过研磨法除去抗蚀剂图形PR1后，进行清洗处理。这里，绝缘膜6a如上述那样用LPCVD法形成，但在本实施方式1中，通过对绝缘膜6a实施氧等离子体处理，将绝缘膜6a的膜质量改善至与热氧化膜相同的程度，从而在上述抗蚀剂图形除去后的清洗处理时，可以降低或防止成为后面厚膜形成区域的MIS的栅极绝缘膜的绝缘膜6a被腐蚀，并且降低或防止其受到损伤。这样，在元件分离部3中形成具有与热氧化膜同等膜质量的绝缘膜6a，在降低元件分离部3的嵌入绝缘膜的脱落量，防止MIS开关特性的异常方面，具有重要的作用。
接着，例如对半导体晶片2W实施热氧化处理，以按照二氧化硅换算膜厚在衬底2S的露出面上可形成厚度8nm左右的氧化硅膜。由此，如图15所示，在薄膜形成区域A1中，例如按照二氧化硅换算膜厚形成厚度8nm左右的氧化硅膜构成的绝缘膜7a。此时，同时在厚膜形成区域A2中，在绝缘膜6a连接的衬底2S的界面上，例如按照二氧化硅换算膜厚形成厚度5nm左右的氧化硅膜构成的绝缘膜7b。即，通过上述热氧化处理，厚膜形成区域A2的衬底2S上的绝缘膜6a、7b的总厚度例如按照二氧化硅换算膜厚达到25nm左右。绝缘膜7a是薄膜形成区域A1的MIS的栅极绝缘膜，绝缘膜6a、7b的叠层膜是厚膜形成区域A2的MIS的栅极绝缘膜。
接着，如图16所示，形成栅电极8a和间隔绝缘膜9。薄膜形成区域A1和厚膜形成区域A2的栅电极8a通过光刻(以下称为平版印刷)技术和干法腐蚀技术对相同的多晶硅膜构图来形成。间隔绝缘膜9例如由氧化硅膜沟槽，用与栅电极8a的构图相同的工序进行构图。然后，以各自的抗蚀剂图形为掩模进行用于形成杂质浓度相对低的半导体区域10a、11a的离子注入。半导体区域10a例如导入磷(P)或砷(As)而形成n型，半导体区域11b例如导入硼(B)或二氟化硼(BF2)而形成p型。然后，在半导体晶片2W的主表面上，例如通过CVD法淀积氧化硅膜构成的绝缘膜后，通过对其进行基于各向异性腐蚀的反向腐蚀，在栅电极8a和间隔绝缘膜9的侧面形成边壁12。然后，将各自的抗蚀剂图形作为掩模来进行用于形成杂质浓度相对高的半导体区域10b、11b的离子注入。半导体区域10b例如导入硼或二氟化硼而形成p+型。这样，形成具有LDD(轻掺杂漏)结构的用于源极和漏极的半导体区域10a、10b、11a、11b，并在薄膜形成区域A1中，例如形成nMISQn，在厚膜形成区域A2中例如形成pMISQp。nMISQn由相对低的电源电压驱动，示例了要求相对快的工作速度的MIS，pMISQp由相对高的电源电压驱动，示例了不需要高速工作的MIS。但是，这是示例，既有在薄膜形成区域A1中形成pMIS的情况，又有在厚膜形成区域A2中形成nMIS的情况。
接着，如图17所示，在半导体晶片2W的主表面上，通过CVD法或涂敷法淀积例如氧化硅膜构成的绝缘膜13a后，在这样的绝缘膜13a中形成可露出半导体区域10b、11b或栅电极8a的一部分的接触孔14。然后，在半导体晶片2W的主表面上，在淀积例如氮化钛(TiN)等构成的相对薄的导体膜后，在其上淀积钨等构成的相对厚的金属膜，通过腐蚀法或CMP(化学机械抛光)法除去这些叠层膜，以使这些叠层膜仅残留在接触孔14内，从而在接触孔14内形成栓塞15a。然后，在半导体晶片2W的主表面上，通过溅射法等淀积例如铝(Al)或铝合金构成的金属膜后，通过平版印刷技术和干法腐蚀技术对其进行构图，从而形成布线16a。这样，在同一衬底2S上完成配有栅极绝缘膜的厚度不同的nMISQn和pMISQp的半导体器件。
这样，在本实施方式1中，基于LPCVD法的氧化硅膜带来的栅极绝缘可靠性(栅极绝缘耐性)的恶化通过上述氧等离子体处理被改善至没有问题的水平。而且，由于形成厚的栅极绝缘膜而不使衬底2S过氧化，所以与以往相比可极大减少元件分离部3的沟侧壁的氧化量，可以将结晶缺陷的数目减少至没有问题的程度。此外，可在比较低的温度条件(800℃以下)下进行厚膜形成区域A2的MIS的栅极绝缘膜的成膜和提高质量，所以可以降低或防止已经导入衬底2S的杂质的再扩散，可以使这种杂质浓度分布更接近期望的状态。此外，由于对半导体晶片2W的主表面的氧等离子体中的离子照射能量比较低(几eV左右)，所以对半导体晶片2W的主表面和绝缘膜6a的损伤小，可进行绝缘膜6a的改善处理。而且，可以将元件分离部3的嵌入绝缘膜的厚度大致维持在栅极氧化膜形成工序前的值上，所以与以往相比可减少元件分离部3的嵌入绝缘膜的脱落量，其结果，还可极大地改善MIS的开关特性的异常。因此，可以提高半导体器件的可靠性和性能。
如果上述氧等离子体处理是轻度的，则可言而喻，由于膜整体没有改变质量，所以不能获得充分的绝缘可靠性，而在过度进行处理时，根据本发明人的研究可知，有时也导致绝缘性的恶化。因此，在本实施方式中，不在衬底2S的主表面上形成任何膜而进行氧等离子体处理时，最好使衬底2S的主表面上形成的氧化硅膜的厚度(二氧化硅换算膜厚)与淀积了厚度20nm左右(二氧化硅换算膜厚)的氧化硅膜(绝缘膜6a)相同。
(实施方式2)
在实施方式2中，通过图18和图19来说明也利用CVD氧化膜来形成薄膜形成部的栅极绝缘膜情况的一例。图18和图19是实施方式2的半导体器件的制造工序中的半导体晶片2W的主要部分剖面图。
首先，在经过上述实施方式1的图12所示的除去绝缘膜4的工序后，如图18所示，在半导体晶片2W的主表面上，例如通过LPCVD法淀积氧化硅膜构成的绝缘膜6b，以使其厚度按二氧化硅换算膜厚达到16nm左右，而且对该绝缘膜6b实施与上述图13说明的同样的氧等离子体处理。由此，可将用LPCVD法形成的绝缘膜6b的膜质量改善至与热氧化法形成的氧化硅膜相同的膜质量。
接着，与上述实施方式1的绝缘膜6a同样，在形成薄膜形成区域A1中有开口部，并可覆盖厚膜形成区域A2和其周边的分离区域A3的至少一部分的抗蚀剂图形后，在含有氟酸的溶液中除去从该抗蚀剂图形中露出的上述绝缘膜6b。这种情况下，还在没有被抗蚀剂图形PR1覆盖的分离区域3中形成绝缘膜6a，可以减少或防止露出的元件分离部3的嵌入绝缘膜的上部在上述腐蚀处理时被除去而产生凹陷，所以可极大地改善MIS的开关特性。接着，在绝缘膜6b的构图时，通过研磨法等除去用作掩模的抗蚀剂图形后，进行清洗处理。这种情况也与上述实施方式1同样，绝缘膜6b经氧等离子体处理被改变为与热氧化膜相同的质量，所以在除去上述抗蚀剂图形后的清洗处理时，可以抑制或防止作为后面厚膜形成区域的MIS的栅极绝缘膜的绝缘膜6b被腐蚀，或受到损伤。然后，在半导体晶片2W的主表面上，通过LPCVD法等淀积例如氧化硅膜构成的绝缘膜6c，以使其厚度按照二氧化硅换算膜厚达到8nm左右。这种情况下，绝缘膜6c也淀积在分离部3上，所以即使因上述绝缘膜6b的构图或抗蚀剂图形的清洗处理造成元件分离部3上部被略微除去凹陷，该凹陷也可被绝缘膜6c嵌入。因此，就进一步改善MIS的开关特性。然后，对绝缘膜6c，如图18的箭头模式的那样，实施与上述图13说明的相同的氧等离子体处理。由此，可将LPCVD法形成的绝缘膜6c的膜质量改善至与热氧化法形成的氧等离子体相同的膜质量。此外，可在比较低的温度条件下进行绝缘膜6c的成膜和改善质量，所以可以减少或防止已经导入衬底2S的杂质的再扩散，可以进一步使其杂质浓度分布达到期望的状态。而且，对半导体晶片2W主表面的氧等离子体中的离子照射能量比较低(几eV左右)，所以可进行绝缘膜6c的改善处理。通过这些处理，可以提高元件的可靠性和性能。氧等离子体处理后的厚膜形成区域A2的绝缘膜总厚度按二氧化硅换算膜厚为25nm左右。以后，与上述实施方式1同样，如图19所示，完成在同一衬底2S中配有栅极绝缘膜厚度不同的nMISQn和pMISQp的半导体器件。薄膜形成区域A1的nMISQn的栅极绝缘膜主要由LPCVD法形成的绝缘膜6c构成，其栅极绝缘膜的厚度例如按二氧化硅换算膜厚为8～9nm左右。厚膜形成区域A2的pMISQp的栅极绝缘膜主要由LPCVD法形成的绝缘膜6b、6c的叠层膜构成，其栅极绝缘膜的厚度例如按二氧化硅换算膜厚为25nm左右。
这样，在实施方式2中除了可获得上述实施方式1的效果以外，还可获得以下效果。即，由于元件分离部3的沟侧壁几乎没有氧化，所以与实施方式1相比，可进一步减少结晶缺陷。此外，元件分离部3的嵌入绝缘膜的厚度比栅极绝缘膜形成工序前的值增加，与上述实施方式1相比，可以进一步减小其嵌入绝缘膜的落入量，所以可以使MIS的开关特性更接近正常。
(实施方式3)
在实施方式3中，通过图20～图22来说明利用上述氧等离子体处理来形成薄膜形成区域的栅极绝缘膜情况的一例。图20～图22是实施方式3的半导体器件制造工序中的半导体晶片2W的主要部分剖面图。
首先，在经过上述实施方式1的图12所示的除去绝缘膜4的工序后，如图20所示，在半导体晶片2W的主表面上，例如通过LPCVD法淀积氧化硅膜构成的绝缘膜6d，以使其厚度按二氧化硅换算膜厚达到24nm左右。接着，在形成薄膜形成区域A1中有开口部的抗蚀剂图形后，将其作为腐蚀掩模，在含有氟酸的溶液中除去上述绝缘膜6d。然后，在除去抗蚀剂图形并进行了清洗后，如图20箭头模式地所示，实施上述氧等离子体处理。由此，如图21所示，在薄膜形成区域A1露出的衬底2S的主表面上，例如形成其厚度按二氧化硅换算膜厚为8nm左右的氧化硅膜构成的绝缘膜17a。此时，作为厚膜形成区域A2的栅极绝缘膜的绝缘膜6d可以与上述实施方式1、2同样改善其膜质量。而且，可在比较低的温度条件下进行绝缘膜6d的成膜和改善质量，所以可使已经导入衬底2S的杂质浓度分布进一步达到期望的状态。此外，可以使对半导体晶片2W主表面的氧等离子体中的离子照射能量比较低(几eV左右)，所以对半导体晶片2W的主表面和绝缘膜6d的损伤小，可进行绝缘膜6d的改善处理。由此，可以提高元件的可靠性和性能。通过上述氧等离子体处理而形成在厚膜形成区域A2中的栅极绝缘膜的厚度几乎没有增加，最终例如按二氧化硅换算膜厚达到25nm左右。
然后，与上述实施方式1同样，如图22所示，完成在同一衬底2S中配有栅极绝缘膜厚度不同的nMISQn和pMISQp的半导体器件。薄膜形成区域A1的nMISQn的栅极绝缘膜主要由氧等离子体处理形成的绝缘膜17a构成，其栅极绝缘膜的厚度例如按二氧化硅换算膜厚为8nm左右。厚膜形成区域A2的pMISQp的栅极绝缘膜主要由LPCVD法形成的绝缘膜6d和氧等离子体处理形成的绝缘膜的叠层膜构成，其栅极绝缘膜的厚度例如按二氧化硅换算膜厚为25nm左右。
在实施方式3中，可以获得与上述实施方式1同样的效果。特别是在实施方式3中，与上述实施方式1、2不同，尽管在通过LPCVD法形成氧化硅膜后没有实施氧等离子体处理，但也获得不逊色于热氧化膜的绝缘可靠性。这是因为用于形成薄膜形成区域A1的氧等离子体处理在上述实施方式1、2中LPCVD氧化硅膜形成之后进行，具有氧等离子体处理的作用。但是，在除去保护厚膜形成区域A2的氧化硅膜(实施方式3的绝缘膜6d)的抗蚀剂图形时，大多进行多少会腐蚀衬底的氧化硅膜的清洗处理，所以就实现实施方式的目的来说，为了防止该腐蚀造成的衬底的氧化硅膜的损伤，与上述实施方式1、2同样，最好在上述抗蚀剂图形形成前，对氧化硅膜(绝缘膜6d)实施十分轻度的氧等离子体处理，改善该氧化硅膜(绝缘膜6d)的表面区域的膜质量。
(实施方式4)
在实施方式4中，通过图23～图26来说明具有在厚膜形成区域的栅极绝缘膜上形成保护膜工序的半导体器件的制造方法的一例。图23～图26是实施方式4的半导体器件制造工序中的半导体晶片2W的主要部分剖面图。
首先，如图23所示，与上述实施方式1同样，在经过半导体晶片2W的主表面上淀积绝缘膜6a，并对该绝缘膜6a实施氧等离子体处理的工序(参照图13)后，在绝缘膜6a上，通过LPCVD法形成例如氧化硅膜构成的绝缘膜6e，例如使其按二氧化硅换算膜厚达到13nm左右。接着，如图24所示，形成薄膜形成区域A1中有开口部，可覆盖厚膜形成区域A2和其周边的分离区域A3的至少一部分的抗蚀剂图形PR1。在实施方式4中，抗蚀剂图形PR1的平面形状与上述实施方式1相同，但这里的抗蚀剂图形PR1不与后面的栅极绝缘膜6a直接接触，在与其上的绝缘膜6e直接接触的状态下形成。因此，可以抑制或防止抗蚀剂图形PR1污染栅极绝缘膜(绝缘膜6a)，所以可以提高厚膜形成区域A2的MIS的可靠性和性能。然后，在含有氟酸的溶液中除去从该抗蚀剂图形PR1中露出的上述绝缘膜6e、6a。在这些绝缘膜6a、6e的构图处理时，与上述实施方式1同样，由于在元件分离部3中形成绝缘膜6a，所以可以抑制或防止露出的元件分离部3的嵌入绝缘膜的上部在上述腐蚀处理时被除去并产生凹陷，可极大地改善MIS的开关特性。
接着，通过研磨法等如图25所示那样除去抗蚀剂图形PR1。此时，根据实施方式4，在作为后面栅极绝缘膜的绝缘膜6a上形成绝缘膜6e，可以保护下层的绝缘膜6a，所以可以抑制或防止抗蚀剂图形PR1除去时绝缘膜6a被腐蚀或受到损伤。因此，可以提高厚膜形成区域A2的MIS的可靠性和性能。然后，在进行清洗的同时，在含有氟酸的溶液中除去上述绝缘膜6e。此时，在没有残存绝缘膜6e的范围内使下层绝缘膜6a的腐蚀量达到最小限度，对确保厚膜形成区域A2的绝缘可靠性是重要的。绝缘膜6a、6e都是用LPCVD法形成的氧化硅膜，但相对于绝缘膜6a通过氧等离子体处理，其膜质量改善到与热氧化膜相同的程度来说，绝缘膜6e没有实施氧等离子体处理，所以腐蚀率相对快。即，绝缘膜6a、6e原来是相同的LPCVD氧化硅膜，但腐蚀选择比大。因此，在实施方式4中，在绝缘膜6e的腐蚀时，可使绝缘膜6a的腐蚀量或损伤达到最小限度。再有，与绝缘膜6a相比，如果在低温下进行绝缘膜6e的淀积，则可以进一步提高腐蚀选择比，所以进一步降低绝缘膜6a的腐蚀量或损伤。
然后，与上述实施方式1同样，对半导体晶片2W实施热氧化处理，以使例如厚度按二氧化硅换算膜厚为8nm左右的氧化硅膜形成在露出的衬底2S的主表面上。由此，如图26所示，在薄膜形成区域A1中，例如形成厚度按二氧化硅换算膜厚为8nm左右的氧化硅膜构成的绝缘膜7a。此时，同时在厚膜形成区域A2中绝缘膜6a连接的衬底2S的界面中，例如形成厚度按二氧化硅换算膜厚为5nm左右的氧化硅膜构成的绝缘膜7b。这样完成与上述图17同样的半导体器件。
不用说，形成具有这样保护功能的绝缘膜6e，在本申请的其他实施方式中也具有同样的效果。但是，在上述实施方式3中，在形成上述绝缘膜6e时，在形成上述绝缘膜6d后，对该绝缘膜6d进行上述氧等离子体处理是重要的。由此，可以使除去绝缘膜6e时的绝缘膜6a的腐蚀造成的膜厚减少和损伤达到最小限度。
(实施方式5)
在实施方式5中，通过图27～图31来说明按CVD法形成厚膜形成区域的栅极绝缘膜时，分多次进行其绝缘膜的淀积处理，具有在每次其淀积处理中实施氧等离子体处理的工序的一例。图27～图31是实施方式5的半导体器件制造工序中的半导体晶片2W的主要部分剖面图。
首先，在经过上述实施方式1的图12所示的除去绝缘膜4的工序后，如图27所示，在半导体晶片2W的主表面上，通过LPCVD法淀积例如氧化硅膜构成的绝缘膜6f，以使其厚度按二氧化硅换算膜厚达到10nm左右。接着，通过对绝缘膜6f实施上述氧等离子体处理，与上述实施方式1～4同样，将绝缘膜6f的膜质量改变为与热氧化膜相等的程度。然后，如图28所示，在绝缘膜6f上再次通过LPCVD法淀积例如氧化硅膜构成的绝缘膜6g，以使其厚度按二氧化硅换算膜厚达到10nm左右后，通过对绝缘膜6g实施上述氧等离子体处理，与上述实施方式1～4同样，将绝缘膜6g的膜质量改变为与热氧化膜相等的程度。这样，在厚膜形成区域A2中形成用于栅极绝缘膜形成的期望厚度的绝缘膜6f、6g的叠层膜。
接着，如图29所示，与上述实施方式1同样，在绝缘膜6g上形成抗蚀剂图形后，在含有氟酸的溶液中除去从该抗蚀剂图形中露出的上述绝缘膜6g、6f。此时，与上述实施方式1同样，可以减少或防止元件分离部3的嵌入绝缘膜上部凹陷，所以可极大地改善MIS的开关特性。接着，在通过研磨法除去抗蚀剂图形PR1后，进行清洗处理。此时，与上述实施方式1同样，通过将绝缘膜6g、6f的膜质量改善至与热氧化膜相同的程度，可以抑制或防止作为后面厚膜形成区域的MIS的栅极绝缘膜的绝缘膜6f、6g被腐蚀或受到损伤。此外，与上述实施方式1同样，可以减少或防止元件分离部3的嵌入绝缘膜上部凹陷，所以可极大地改善MIS的开关特性。
接着，与上述实施方式1同样，通过对半导体晶片2W实施热氧化处理，以使例如厚度按二氧化硅换算膜厚为8nm左右的氧化硅膜形成在衬底2S的露出面上，从而如图30所示，在薄膜形成区域A1中，形成例如厚度按二氧化硅换算膜厚为8nm左右的氧化硅膜构成的绝缘膜7a，同时在厚膜形成区域A2中，在绝缘膜6f接触的衬底2S的界面中，形成例如厚度按二氧化硅换算膜厚为5nm左右的氧化硅膜构成的绝缘膜7b。即，通过上述热氧化处理，厚膜形成区域A2的衬底2S上的绝缘膜6f、6g、7b的总厚度例如按二氧化硅换算膜厚为25nm左右。绝缘膜7a是薄膜形成区域A1的MIS的栅极绝缘膜，绝缘膜6f、6g、7b的叠层膜是厚膜形成区域A2的MIS的栅极绝缘膜。以下，与上述实施方式1～4同样，如图31所示，在绝缘膜7a和绝缘膜6f、6g、7b上形成栅电极8a，制造半导体器件。
在上述实施方式1中，有图13所示的氧等离子体处理效果没有充分作用于CVD氧化硅膜(绝缘膜6a)的下层部的情况，虽说绝缘可靠性(栅极绝缘耐压等)提高，但存在比热氧化膜差的情况。相反，在实施方式5中，分两次进行LPCVD氧化硅膜的淀积，在每次其淀积工序中进行氧等离子体处理，所以膜的整体完全改变质量，可以获得接近热氧化膜的绝缘可靠性(栅极绝缘耐压等)。此外，在氧等离子体处理的条件顺序中，如果分三次以上进行LPCVD氧化硅膜的淀积，则可进一步提高绝缘可靠性(栅极绝缘耐压等)。
(实施方式6)
在实施方式6中，通过图32～图39来说明作为非易失性信息存储装置，例如在具有辅助栅极(Assist Gate：AG)的AND型闪存存储器的制造方法中采用本发明情况的一例。图32～图39是实施方式6的AND型闪存存储器的制造工序中的半导体晶片2W的主要部分剖面图。标号MCA表示存储器单元阵列。
首先，如图32所示，在构成半导体晶片2W的p型衬底2S中，在存储器单元阵列MCA中形成n型的嵌入区域DNWL后，在半导体晶片2W的主表面的分离区域A3中形成沟型的元件分离部3。接着，与上述实施方式1同样，分别以各自的抗蚀剂图形为掩模，通过离子注入法在衬底2S中形成p阱PWL1、PWL2和n阱NWL1、NWL2。接着，与上述实施方式1同样，以各自的抗蚀剂图形为掩模，通过离子注入法在衬底2S中形成用于阈值电压调整的半导体区域5a、5b、5c、5d、5e。然后，在露出衬底2S的主表面的有源区域后，在半导体晶片2W的主表面上，通过LPCVD法等淀积例如氧化硅膜构成的绝缘膜6a，使其厚度按二氧化硅换算膜厚达到20nm左右。然后，如图33所示，与上述实施方式1同样，对绝缘膜6a实施氧等离子体处理。这里，在图11所示的等离子体处理装置1中，使处理室满足保持例如100Pa左右压力的含有氧的气氛，在该处理室内，通过导入例如2.45GHz的电磁波来产生等离子体。通过这样的氧等离子体处理，可以将绝缘膜6a的膜质量改善到与热氧化膜相同。而且，如上所述，由于可进行低能量的处理，所以衬底2S和绝缘膜6a通过氧等离子体处理没有受到损伤。
接着，如图34所示，在半导体晶片2W的主表面上，通过光刻技术形成可覆盖厚膜形成区域A2和其周边的分离区域A3、露出薄膜形成区域A1和存储器单元阵列MCA的抗蚀剂图形PR2后，以其为掩模除去从该抗蚀剂图形露出的绝缘膜6a。接着，在通过研磨法除去抗蚀剂图形PR2后，对半导体晶片2W实施清洗处理。这种情况与上述实施方式1同样，将绝缘膜6a的膜质量改善到与热氧化膜相同的程度，所以可以抑制或防止研磨和清洗中绝缘膜6a受到的大的损伤。此外，与上述实施方式1同样，可以抑制或防止元件分离部3的嵌入绝缘膜上部因清洗处理产生凹陷。然后，与上述实施方式1同样，通过对半导体晶片2W实施热氧化处理，以使厚度例如按二氧化硅换算膜厚为8nm的氧化硅膜形成在衬底2S的露出面上，如图35所示，在露出的衬底2S的主表面上形成绝缘膜7a。此时，与上述实施方式1同样，在厚膜形成区域A2的绝缘膜6a下层的衬底2S上也形成薄的绝缘膜。然后，如图36所示，在半导体晶片2W的主表面上，例如一边掺杂磷(P)，一边通过CVD法淀积厚度100nm左右的氧化硅膜构成的导体膜8后，通过CVD法在其上淀积间隔绝缘膜9，使其厚度例如按二氧化硅换算膜厚达到200nm左右。然后，通过光刻技术和干法腐蚀技术对存储器单元阵列MCA的导体膜8和间隔绝缘膜9进行构图，形成作为辅助栅电极的栅电极8b后，例如通过从面对半导体晶片2W主表面的斜方向离子注入磷或砷，在衬底2S中形成n型半导体区域20。
接着，在半导体晶片2W的主表面上，通过CVD法等淀积例如氧化硅膜构成的绝缘膜后，通过对其进行各向异性干法腐蚀，在栅电极8b和间隔绝缘膜9的侧面形成侧壁12a。接着，在存储器单元阵列MCA中，除去衬底2S上残存的氧化硅膜后，通过热氧化法在衬底2S上形成氧化硅膜构成的绝缘膜，以使厚度例如按二氧化硅换算膜厚达到8nm左右。然后，在半导体晶片2W的主表面上，通过CVD法等淀积掺杂了磷的多晶硅膜构成的绝缘膜后，选择性除去除了存储器单元阵列MCA以外区域的上述导体膜。然后，在半导体晶片2W的主表面上涂敷有机树脂膜后，形成覆盖除了存储器单元阵列MCA以外区域的抗蚀剂图形，以可残留在彼此相邻的栅电极8b来腐蚀从该抗蚀剂图形露出的有机树脂膜。然后，在以残留的有机树脂膜为掩模，腐蚀从其露出的上述n型多晶硅膜构成的导体膜后，在相互相邻的栅电极8b间，自匹配地形成作为电荷存储层的浮置栅电极21a。由此，由于可以减小浮置栅电极21a的组合裕度，所以可进行存储器单元的微细化。此外，通过将浮置栅电极21a不平坦地形成剖面V字状，可以增大浮置栅电极21a的表面积，而不导致增大半导体晶片2W的主表面内的占有面积。
接着，在半导体晶片2W的主表面上，通过LPCVD法淀积例如氧化硅膜构成的绝缘膜后，对该绝缘膜实施上述氧等离子体处理。接着，在该绝缘膜上，通过LPCVD法淀积例如氮化硅(SixNy)构成的绝缘膜后，通过LPCVD法在其上淀积例如氧化硅膜构成的绝缘膜，而且对该绝缘膜实施上述氧等离子体处理。这样，形成具有用氧化硅膜夹置氮化硅膜的叠层结构的层间膜22a。根据这样的层间膜22a的形成方法，可以大幅度提高层间膜22a的绝缘破坏寿命。此外，由于可进行层间膜22a的薄膜化，所以可以提高耦合比，可推进低电压下对存储器单元的信息写入和删除动作。作为氧等离子体处理时间，如果通过上述氧等离子体处理在衬底2S上形成的氧化硅膜的厚度在以LPCVD氧化硅膜的厚度为中心的上下30％以内，则是有效的。上述层间膜22a的有效膜厚按二氧化硅换算膜厚例如为14nm左右。然后，如图37所示，在半导体晶片2W的主表面上，通过CVD法等从下层起顺序地淀积例如氧化硅膜构成的导体膜23、例如钨硅化物等那样的硅化物膜24、氧化硅膜构成的绝缘膜25。接着，在绝缘膜25上形成抗蚀剂图形后，以其为掩模对绝缘膜25进行构图。然后，在除去上述抗蚀剂图形后，以残留的绝缘膜25的图形为掩模，通过干法腐蚀除去从其露出的硅化物膜24和导体膜23，如图38所示，形成控制栅电极26。这样，形成在存储器单元阵列MCA中有辅助栅极(AG)的多个存储器单元MC。此外，除去除了存储器单元阵列MCA以外区域的绝缘膜25、硅化物膜24、导体膜23和层间膜22a。
接着，通过光刻技术和干法腐蚀技术对存储器单元阵列MCA以外的区域的间隔绝缘膜9和导体膜8进行构图，形成栅电极8a和间隔绝缘膜9后，与上述实施方式1同样，以各自抗蚀剂图形为掩模，通过离子注入形成用于源极和漏极的杂质浓度相对低的半导体区域10a、11a、27a、28a。半导体区域27a例如导入硼(B)或二氟化硼(BF2)形成为p型，半导体区域28a例如导入磷(P)或砷(As)形成为n型。接着，如图39所示，与上述实施方式1同样，在栅电极8a和间隔绝缘膜9的侧面形成侧壁12后，分别以各自的抗蚀剂图形为掩模，通过离子注入法形成用于源极和漏极的杂质浓度相对高的半导体区域10b、11b、27b、28b。半导体区域27b例如导入硼(B)或二氟化硼(BF2)形成为p+型，半导体区域28b例如导入磷(P)或砷(As)形成为n+型。这样，在形成具有LDD(轻掺杂漏)结构的用于源极和漏极的半导体区域10a、10b、11a、11b、27a、27b、28a、28b的薄膜形成区域A1中，例如形成nMISQn和pMISQp1，在厚膜形成区域A2中，例如形成nMISQn1和pMISQp。nMISQn和pMISQp1以相对低的电源电压驱动，例示了要求工作速度相对快的MIS，nMISQn1和pMISQp以相对高的电源电压驱动，例示了不要求高速工作的MIS。然后，在半导体晶片2W上，通过CVD法淀积例如氮化硅膜构成的绝缘膜30后，通过CVD法在其上淀积与上述实施方式1同样的绝缘膜13a，形成接触孔14，形成栓塞15a，形成布线16a。然后，依次重复进行两次氧化硅膜构成的绝缘膜的淀积、基于化学机械研磨(化学机械抛光：CMP)法的平坦化、通孔的形成、栓塞的形成、布线的形成，形成三层的布线层，而且通过形成保护膜、进行氢气氛中的退火、基于光刻技术和干法腐蚀技术形成用于键合焊盘的开口部，完成具有辅助栅极的AND型闪存存储器。
实施方式6的AND型闪存存储器的存储器单元阵列MCA共有相互相邻的存储器单元MC的用于源极和漏极的n型半导体区域20，是所谓虚拟接地的，在各存储器块中有选择晶体管。选择出的存储器单元(以下称为选择单元)MC的写入栅极和作为非选择单元的元件分离栅极的栅电极8b(辅助栅电极)也被平行于数据线地配置。栅电极8b夹置在浮置栅电极21a之间，在选择晶体管的附近相互连接。作为辅助栅电极的栅电极8b下的绝缘膜厚度例如按二氧化硅换算膜厚为8～9nm左右。浮置栅电极21a下的隧道绝缘膜厚度例如按二氧化硅换算膜厚为8～9nm左右。
对存储器单元MC的信息写入方式采用基于固定电荷注入写入的热电子方式。即，将充电到源极线上的电荷作为某个固定沟道电流流过，写入浮置栅电极21a，采用所谓的源极侧(source side)热电子注入方式。在这种写入时，在选择字线上例如施加13V左右的电压，在数据线上例如施加5V左右的电压，在一个栅电极8b上例如施加0.6V左右的电压。在此期间，面对选择出的栅电极8b夹置浮置栅电极21a的相邻的非选择栅电极8b例如固定为0V，可控制该存储器单元MC中的沟道形成。即，作为辅助栅极的栅电极8b不仅作为写入栅极，而且还具有作为场隔离栅极的功能。由此，在存储器单元阵列MCA内，可以不需要沟隔离，所以可缩小数据线间的间隔。根据上述电压施加条件，选择出的栅电极8b下的沟道弱反转，与其相邻的浮置栅电极21a下的沟道完全耗尽，所以在栅电极8b和与其相邻的浮置栅电极21a的边界部产生大的电压降结果，该边界部的沟道横方向电流增大，高效率地产生热电子。在实施方式6的存储器单元MC的结构中，例如即使将沟道电流降低至100nA左右，也可获得10μs左右的写入上充分的30pA的注入电流。即，在相当于100nA沟道电流的、对栅电极8b的0.6V电压下，可用10μs进行信息的写入。根据该单元特性计算的芯片写入速度为20MB/s。此外，注入效率为3×10-4左右，与NOR型存储器一般使用的漏极侧热电子注入相比，可获得大两个数量级以上的值。这样，在实施方式6的闪存存储器中，通过对作为辅助栅电极的栅电极8b进行用于写入栅极的源极侧热电子注入，可实现低沟道电流下10μs的单元写入。由此，可实现20MB/s的芯片写入速度。而且，通过作为辅助栅电极的栅电极8b的场隔离和浮置栅电极的自匹配形成处理，可以将存储器单元面积例如缩小到0.104μm2(二值)、0.052μm2(多值)。再有，通过在选择字线上施加负电压，通过从浮置栅电极21a向衬底2S的F-N隧道释放来进行存储器单元MC的信息删除。
根据实施方式6，可以获得与上述实施方式1～5同样的效果。例如，栅极绝缘膜6a的可靠性(栅极绝缘耐压)不逊色于热氧化膜。因此，可以提高存储器周边的高耐压的nMISQn1和pMISQp的可靠性。而且，可以大幅度降低衬底2S中的结晶缺陷的产生。因此，可以提高闪存存储器的工作可靠性和良品率。此外，可以降低元件分离部3的嵌入绝缘膜的落入，所以可以抑制或防止元件特性异常。而且，通过氧等离子体处理，可以大幅度提高层间膜22a的绝缘寿命。可进行基于层间膜22a的膜质量提高的薄膜化，从而可提高耦合比，可对存储器单元MC进行低电压下的信息写入和删除动作。
(实施方式7)
在实施方式7中，用图40～图44来说明作为非易失性信息存储装置，例如将在F-MONOS(金属-氧化物-氮化物-氧化物半导体)型的闪存存储器的制造方法中采用本发明情况的一例。图40～图44是实施方式7的闪存存储器的制造工序中的半导体晶片2W的主要部分剖面图。
首先，如图40所示，与上述实施方式6同样，在半导体晶片2W的p型衬底2S中形成n型的嵌入区域DNWL，在半导体晶片2S的主表面中形成沟型的元件分离部3，分别以各自的抗蚀剂图形为掩模，通过离子注入法在衬底2S中形成p阱PWL1和n阱NWL1。接着，作为用于阈值电压调整的杂质，例如通过离子注入砷，形成半导体区域5f。该半导体区域5f用于使MONOS型的存储器单元为损耗型。然后，在露出衬底2S的主表面的有源区域后，在半导体晶片2W的主表面上，通过LPCVD法淀积例如氧化硅膜构成的绝缘膜后，对该绝缘膜实施上述氧等离子体处理。接着，在该绝缘膜上，通过LPCVD法淀积例如氮化硅(SixNy)构成的绝缘膜后，再对该绝缘膜实施上述氧等离子体处理。这样，形成具有可用氧化硅膜夹置氮化硅膜的叠层结构的绝缘膜31。利用这样的氧等离子体处理方法，可以大幅度提高绝缘膜31的绝缘破坏寿命的该绝缘膜31的氮化硅膜是电荷存储层，并且具有作为离散电荷俘获部件的功能，以该氮化硅膜或该膜与其上下氧化硅膜的界面或其两者中的俘获能级，可俘获形成信息的电荷。绝缘膜31的有效厚度例如为15nm左右。
接着，在半导体晶片2W的主表面上，通过CVD法等从下层起依次淀积例如多晶硅膜构成的导体膜和氧化硅膜构成的绝缘膜。接着，在通过光刻技术和干法腐蚀技术对该绝缘膜进行构图后，除去在绝缘膜构图中使用的抗蚀剂图形，进而以该构图过的绝缘膜为掩模，通过干法腐蚀技术对下层的导体膜进行构图，如图41所示，在存储器单元阵列MCA中形成栅电极32a和间隔绝缘膜33。栅电极32a是存储器栅电极。接着，在除去从栅电极32a露出的绝缘膜31后，按照CVD法淀积例如氧化硅膜构成的绝缘膜，通过对其反向腐蚀，在栅电极32a和间隔绝缘膜33的侧面中形成侧壁12b。接着，与上述实施方式6同样，分别以各自的抗蚀剂图形为掩模，通过离子注入法在薄膜形成区域A1的衬底2S中形成p阱PWL2和n阱NWL2。接着，作为控制栅电极下的用于阈值电压调整的杂质，例如离子注入二氟化硼，形成半导体区域5g。然后，在半导体晶片2W的主表面上，通过LPCVD法等淀积例如氧化硅膜构成的相对厚的绝缘膜6a后，对该绝缘膜6a如图41箭头模式所示那样实施上述等离子体处理。该绝缘膜6a主要作为厚膜形成区域A2的高耐压系的MIS的栅极绝缘膜。通过对绝缘膜6a实施上述氧等离子体处理，可以在温度比较低的条件(例如0～400℃)中将绝缘膜6a的可靠性提高到与热氧化膜相等的程度。然后，通过光刻技术和含有氟酸溶液中的湿法腐蚀技术，对绝缘膜6a进行构图，以使其可残留在存储器单元阵列MCA的一部分和厚膜形成区域A2中。接着，与上述实施方式1、6同样，通过对半导体晶片2W实施热氧化处理，如图43所示，在衬底2S的露出面中，形成例如氧化硅膜构成的相对薄的绝缘膜7a。然后，在半导体晶片2W的主表面上，通过CVD法淀积例如掺杂磷(P)的多晶硅膜构成的导体膜后，通过使用光刻技术和干法腐蚀技术对其进行构图，如图44所示，形成控制栅电极8c和栅电极8a。
接着，露出存储器单元阵列MCA，以可覆盖除此以外的抗蚀剂图形为掩模，例如通过将砷进行离子注入，在衬底2S中形成源极用的n型半导体区域35。接着，与上述实施方式1同样，分别以各自的抗蚀剂图形为掩模，通过离子注入法形成杂质浓度相对低的半导体区域10a、11a、27a、28a。接着，与上述实施方式1同样，在栅电极8a的侧面形成侧壁12后，分别以各自的抗蚀剂图形为掩模，通过离子注入法形成杂质浓度相对高的半导体区域10b、11b、27b、28b、36。这样，在存储器单元阵列MCA中形成存储器单元MC1。存储器单元MC1有选择MIS(包含控制栅电极8c)、存储器MIS(包含栅电极32a)。然后，在衬底2S、栅电极8a、32a和控制栅电极8c的露出面中，例如形成钴硅化物(CoSix)等硅化物层37后，在半导体晶片2W的主表面上，从下层起通过CVD法依次淀积例如氮化硅膜等构成的薄的绝缘膜38和厚的绝缘膜13a。在此之后，与上述实施方式1、6同样，制造闪存存储器。
对存储器单元MC1的信息写入方式例如采用源极侧热电子注入方式。在写入信息时，通过在选择MIS的控制栅电极8c上例如施加电源电压VCC，在选择MIS的漏极(半导体区域36、10a)上例如施加电源电压VCC或0V电压，在存储器MIS的源极(半导体区域35、36)上例如施加6V左右的电压，在存储器MIS的栅电极32a上例如施加10V左右的电压，在存储器单元阵列MCA的p阱PWL上例如施加0V电压，向绝缘膜31注入沟道产生的热电子，从而写入信息。
在删除信息时，例如在控制栅电极8c、选择MIS的漏极(半导体区域36、10a)和存储器MIS的源极(半导体区域35、36)上例如施加0V电压，在存储器MIS的栅电极32a上例如施加12V左右电压，将绝缘膜31中的电子通过隧道释放而放出到栅电极32a侧，从而删除信息。再有，作为其他删除方式，有以下方法：将绝缘膜31中的电子隧道释放到衬底(P阱PWL1或源极35、36)中的方法，或将空穴从源极35、36侧注入到绝缘膜31中的方法。
而且，在读出信息时，通过在控制栅电极8c和选择MIS的漏极(半导体区域36、10a)上，例如施加电源电压VCC，在存储器MIS的栅电极32a和存储器MIS的源极(半导体区域35、36)上例如施加0V左右电压，在使存储器单元MC1的选择MIS(控制栅电极8c侧)导通时，根据存储器MIS(栅电极32a侧)的阈值电压状态，根据是否流过规定的电流，来读出存储信息。
在实施方式7的闪存存储器中，由于以绝缘膜31的氮化硅膜中或该膜与氧化硅膜的界面或以其两者的俘获能级离散地存储形成信息的电荷，所以数据保持的可靠性良好。因此，可以将绝缘膜31的氮化硅膜的上下氧化硅膜薄膜化，实现写入和删除动作的低电压化。特别是在本实施方式中，可通过氧等离子体处理来提高氮化硅膜之上的氧化硅膜的膜质量，即使该氧化硅膜比以往薄，也可以确保数据保持的可靠性，所以可进一步推进低电压工作。此外，通过使用缝隙栅极型单元，以源极侧注入方式向绝缘膜31的氮化硅膜注入热电子的电子注入效率高，可进行高速、低电流的写入。此外，写入和删除动作的控制简单，所以可使周边电路规模小。
再有，不言而喻，对于构成具有叠层结构的绝缘膜31的氧化硅膜内，形成于氮化硅膜下的情况来说，即使在通过普通的热氧化形成时，也可以实现本发明的目的。
(实施方式8)
在实施方式8中，用图45～图49来说明作为非易失性信息存储装置，例如在F-MONOS型的闪存存储器的制造方法中采用本发明情况的另一例。图45～图49是实施方式8的闪存存储器的制造工序中的半导体晶片2W的主要部分剖面图。
首先，如图45所示，在半导体晶片2W的p型衬底2S中形成n型的嵌入区域DNWL、沟型的元件分离部3、p阱PWL1、PWL2、n阱NWL1、NWL2和用于阈值电压调整的半导体区域5g后，通过LPCVD法形成例如氧化硅膜构成的绝缘膜6a，使其厚度按二氧化硅换算膜厚为16nm左右。该绝缘膜6a成为后面高耐压MIS的栅极绝缘膜。接着，与上述实施方式1～7同样，对该绝缘膜6a，通过如图45箭头模式所示那样实施氧等离子体处理，将绝缘膜6a的膜质量改善到与热氧化膜同等程度。接着，如图46所示，为了使绝缘膜6a残留在厚膜形成区域A2和其周边的分离区域A3中，在对绝缘膜6a构图后，通过对半导体晶片2W实施热氧化处理，在薄膜形成区域A1和存储器单元阵列MCA的衬底2S的露出面中，形成例如氧化硅膜构成的绝缘膜7a，使其厚度按二氧化硅换算膜厚为3.7nm左右。然后，在半导体晶片2W的主表面上按CVD法淀积多晶硅膜40，使其厚度为100nm左右后，在薄膜形成区域A1的nMIS形成区域和厚膜形成区域A2的多晶硅膜40中注入磷或砷离子并实施热处理。使薄膜形成区域A1的pMIS形成区域的多晶硅膜40为本征半导体。然后，在半导体晶片2W的主表面上，按CVD法淀积例如氧化硅膜构成的间隔绝缘膜9后，对间隔绝缘膜9和多晶硅膜(导体膜8)进行构图，而且，如图47所示，在存储器单元阵列MCA中通过离子注入形成用于阈值电压调整的半导体区域5h。该半导体区域5h是用于控制存储器用的栅电极下的阈值电压等的区域。
接着，在半导体晶片2W的主表面上形成上述绝缘膜31。与上述实施方式7同样，绝缘膜31由叠层膜构成，按LPCVD法从下层起顺序淀积氧化硅膜、氮化硅膜和氧化硅膜。在实施方式8中，绝缘膜31的氮化硅膜具有作为离散电荷俘获部件的功能，以该氮化硅膜中或该膜与其上下的氧化硅膜的截面或其两者的俘获能级，可俘获形成信息的电荷。在实施方式8中，与上述实施方式7同样，在绝缘膜31的形成处理时，在淀积有助于信息存储的氮化硅膜的上下氧化硅膜后，通过实施上述氧等离子体处理，将其上下的氧化硅膜的膜质量改善到与热氧化膜同等程度。因此，可获得与实施方式7同样的效果。接着，在选择性除去薄膜形成区域A1、厚膜形成区域A2和其周边的分离区域A3的绝缘膜31和间隔绝缘膜9后，在半导体晶片2W的主表面上通过CVD法淀积多晶硅膜。然后，在该淀积的多晶硅膜中，在存储器单元阵列MCA、薄膜形成区域A1的nMIS形成区域和厚膜形成区域A2中离子注入磷或砷，在薄膜形成区域A1的pMIS形成区域中离子注入硼或二氟化硼后，通过实施热处理，使多晶硅膜形成为导体膜。该热处理时，从薄膜形成区域A1的pMIS形成区域的上层多晶硅膜将杂质的硼热扩散到下层的多晶硅膜40中。然后，在该导体膜上淀积间隔绝缘膜，对其构图以使其残留在形成存储器单元阵列MCA以外的栅电极的区域后，以间隔绝缘膜为掩模，通过各向异性的干法腐蚀法反向腐蚀其下层的导体膜。由此，如图48所示，在存储器单元阵列MCA中形成以上述导体膜形成的栅电极32a，在除此以外的区域中形成由多晶硅膜40和导体膜32的叠层膜形成的栅电极8a和其上的间隔绝缘膜41。然后，使存储器单元阵列MCA露出，以可覆盖其以外的抗蚀剂图形为掩模，例如通过离子注入砷，在衬底2S中形成n型的半导体区域35。
接着，如图49所示，在除去存储器单元阵列MCA的多晶硅膜40的一部分并形成控制栅电极40后，例如提高离子注入砷，形成n型的半导体区域42，形成存储器单元MC2。存储器单元MC2有选择MIS(包含控制栅电极40)和存储器MIS(包含栅电极32a)。接着，与上述实施方式7同样，在形成半导体区域10a、11a、27a、28a后，形成侧壁12、半导体区域10b、11b、27b、28b、n+型的半导体区域42b、硅化物层37、绝缘膜13a。在此之后，由于与实施方式7相同，所以省略说明。
对存储器单元MC2的信息写入方式，例如通过将沟道中产生的热电子注入到绝缘膜31中来写入信息。
在删除信息时，例如通过将衬底2S的热空穴注入到绝缘膜31中来删除信息。在该存储器单元MC2的情况下，删除方式分为上述隧道删除方式和BTBT(带间隧穿)热空穴注入删除方式两种。在隧道删除方式中，在栅电极32a上施加正电压或负电压，使绝缘膜31中的氮化硅膜的上下氧化硅膜形成隧道，将注入到绝缘膜31中的氮化硅膜中的电子向栅电极32a或衬底2S抽去来进行删除。另一方面，在BTBT热空穴注入删除方式中，在源极和栅电极32a之间施加高电压，将通过BTBT产生的热空穴注入到绝缘膜31中的氮化硅膜中来进行删除。
而且，在读出信息时，例如在使控制栅电极40a导通时，根据存储器MIS(栅电极32a侧)的阈值电压状态，按照是否流过规定的电流，读出存储信息。
在实施方式8中，也可获得与上述实施方式1～7同样的效果。对于构成具有叠层结构的绝缘膜31的氧化硅膜内，形成于氮化硅膜下的情况来说，即使在通过普通的热氧化形成时，也可以实现本发明的目的，这方面与上述实施方式7相同。
(实施方式9)
在实施方式9中，通过图50和图51来说明在非易失性存储器的另一存储器单元结构中采用本发明情况的例子。图50是实施方式9的非易失性存储器的存储器单元MC3的主要部分剖面图，图51是图50的存储器单元MC3的制造工序中的半导体晶片2W的主要部分剖面图。
如图50所示，实施方式9的非易失性存储器的存储器单元MC3包括：形成于衬底2S中的用于源极和漏极的一对n型半导体区域44；在这一对n型半导体区域44之间形成于衬底2S的主表面上的绝缘膜45；形成于该绝缘膜45上的多个纳米(ナノ)结晶46；淀积在绝缘膜45上以覆盖该纳米结晶46的层间膜47；以及形成于层间膜47上的控制栅电极48。
在上述n型半导体区域44中，例如导入磷或砷。上述绝缘膜45例如由氧化硅膜构成，这里通过热氧化法来形成。上述纳米结晶46例如由平面略圆形状的直径几nm的单晶硅构成，例如通过CVD法来形成。该纳米结晶46是具有与一般的非易失性存储器的浮置栅电极相同功能的部分，是可捕获担当信息保持功能的电荷的部分。各纳米结晶46以物理分离状态形成。在这样的存储器单元MC3结构中，即使在信息保持时有泄漏路径，也仅损失一部分电荷，所以数据保持性良好。因此，可以提高作为闪存存储器的可靠性。而且，在信息的删除和写入时，特性在多个纳米结晶46间被平均，所以不易受到纳米结晶46的直径或绝缘膜等结构偏差、或概率性的动作的影响。因此，可以提高闪存存储器的良品率。上述层间膜47例如由氧化硅膜构成，例如通过LPCVD法形成。在实施方式9中，对层间膜47实施上述氧等离子体处理。即，如图51所示，在半导体晶片2W的主表面的绝缘膜45上形成多个纳米结晶46后，按LPCVD法淀积可覆盖它们的层间膜47，而且，如图51箭头模式所示那样，对层间膜47实施上述氧等离子体处理。由此，可将层间膜47的膜质量(绝缘耐压)改善到与热氧化膜同等程度。CVD法形成的氧化硅膜一般来说膜质量不充分，所以如果不进行任何处理，则不能实现层间膜47的绝缘耐压，所以必须增厚层间膜47，而如果增厚层间膜47，则导致耦合比的下降。为了改善膜质量，还考虑实施热处理，但为了获得充分的效果，需要在氧化性气氛下，在高温下进行长时间热处理，存在纳米结晶被氧化，在其表面上形成膜质量差的绝缘膜的问题。此外，尽管实施了长时间的热处理，但仍存在层间膜47的膜质量比热氧化膜差的问题。相反，在实施方式9中，将纳米结晶的氧化量抑制得少，照样可以改善层间膜47的膜质量，可以提高耦合比。因此，可推进低电压下的对存储器单元MC3的信息写入和删除动作。上述控制栅电极48例如由低电阻的多晶硅膜构成。在该多晶硅膜的表层中，通过形成例如钴硅化物层，可实现低电阻化。
(实施方式10)
在实施方式10中，通过图52和图53来说明例如在MIS电容中使用本发明情况的例子。图52是实施方式10的MIS电容C1的主要部分剖面图，图53是图52的MIS电容C1的制造工序中的半导体晶片2W的主要部分剖面图。
图52所示的实施方式10的MIS电容C1例如是构成闪存存储器的升压电路的集成电路元件，包括形成于衬底2S中的一对半导体区域50、形成于衬底2S上的绝缘膜6h、以及形成于该绝缘膜6h上的电容栅电极51。半导体区域50相当于引出MIS电容C1的电极部分，如果衬底2S的阱WL为n型则形成为n型，如果阱WL为p型则形成p型。被该半导体区域50夹置的衬底2S部分成为MIS电容C1的一个电极。绝缘膜6h是MIS电容C1的电容绝缘膜，例如由LPCVD法形成的氧化硅膜等构成。在实施方式10中，对该绝缘膜6h实施上述氧等离子体处理。即，如图53所示，在按LPCVD法在半导体晶片2W的主表面上淀积绝缘膜6h后，如图53箭头模式所示那样，对绝缘膜6h实施上述氧等离子体处理。由此，可以将绝缘膜6h的膜质量(绝缘耐压)改善到与热氧化膜同等程度。由此，可提高MIS电容C1的性能和可靠性。上述电容栅电极51是形成MIS电容C1的另一电极的部分，例如由电阻低的多晶硅膜构成。在该多晶硅膜的表层中，例如通过形成钴硅化物层，也可实现低电阻化。
(实施方式11)
在实施方式11中，通过图54和图55来说明例如在MIM电容中使用本发明情况的例子。图54是实施方式11的MIM电容C2的主要部分剖面图，图55是图54的MIM电容C2的制造工序中的半导体晶片的主要部分剖面图。
图54所示的实施方式11的MIM电容C2包括形成于绝缘膜13×1上的第1电极53a、形成于其上的电容绝缘膜54、形成其上的第2电极55a。第1电极53a、第2电极55a例如由氮化钛等导体膜构成。电容绝缘膜54例如有在氧化硅膜构成的绝缘膜54a上淀积例如氮化硅膜构成的绝缘膜54b的叠层膜结构。在实施方式11中，对该绝缘膜54a实施上述氧等离子体处理。即，如图55所示，在按LPCVD法在用于第1电极形成的导体膜53上淀积绝缘膜54a后，如图55箭头模式所示那样，对绝缘膜54a实施上述氧等离子体处理。由此，可将绝缘膜54a的膜质量(绝缘耐压)改善到与热氧化膜同等程度，所以可提高MIM电容C2的性能和可靠性。在没有实施氧等离子体处理时，为了确保膜质量(绝缘耐压)，需要增厚电容绝缘膜(这里特别指绝缘膜54a)。相反，在实施方式11中，由于膜质量提高，所以可以使绝缘膜54a的厚度例如达到4nm左右那样薄。其结果，可增大MIM电容C2的容量。因此，可将电容绝缘膜54作为氧化硅膜的单层膜。这种情况下，通过对作为电容绝缘膜54的氧化硅膜实施氧等离子体处理，可以改善膜质量，由于该膜薄，所以可增大容量。当然，通过形成对电容绝缘膜54实施了氧等离子体处理的氧化硅膜和介电常数比氧化硅膜大的例如上述氮化硅膜的叠层膜，可以进一步增大电容量。再有，上述绝缘膜13×1例如由氧化硅膜构成，在其上形成可覆盖MIM电容C2的例如氧化硅膜构成的绝缘膜13×2。在绝缘膜13×2和电容绝缘膜54中形成使第1电极53a的一部分露出的通孔TH1。在该通孔TH1内形成栓塞15b，与第1电极53a电连接。在绝缘膜13×2中形成使第2电极55a的一部分露出的通孔TH2。在该通孔TH2内形成栓塞15c，与第2电极55a电连接。这些栓塞15b、15c例如由铝构成，与绝缘膜13×2上的布线16n电连接。该MIM电容C2被配置在靠近上层(相对于接近外部端子(键合焊盘)的高度)。
(实施方式12)
在实施方式12中，通过图56～图69来说明上述氧等离子体处理的另一应用场所。
图56表示实施方式12的半导体器件的主要部分剖面图。在衬底2S中形成p阱PWLx和n阱NWLx。在被元件分离部3包围的p阱PWLx的有源区域中形成nMISQnx。nMISQnx包括具有LDD结构的用于源极和漏极的n型半导体区域10x、栅极绝缘膜7c和栅电极8a。另一方面，在被元件分离部3包围的n阱NWLx的有源区域中形成pMISQpx。pMISQpx包括具有LDD结构的用于源极和漏极的p型半导体区域11x、栅极绝缘膜7c和栅电极8a。通过这样的nMISQnx和pMISQpx来形成CMIS(互补MIS)电路。在这样的衬底2S的主表面上，淀积例如氧化硅膜构成的相对薄的绝缘膜38a，以覆盖nMISQnx和pMISQpx。在绝缘膜38a上，形成用于层间绝缘膜的绝缘膜13a～13e和第1～第3层布线16a～16c。绝缘膜13a～13e例如由氧化硅膜构成。绝缘膜13b以在绝缘膜13b1的凹部可嵌入绝缘膜13b2那样来形成。绝缘膜13d同样以在绝缘膜13d1的凹部可嵌入绝缘膜13d2那样来形成。例如通过CMP法使各绝缘膜13a～13e的上表面平坦。上述第2层布线16b通过通孔TH3内的栓塞15b与第1层布线16a电连接。最上布线层的第3层的布线16c通过通孔TH4内的栓塞15c与第2层的布线16b电连接。第1～第3层的布线16a～16c例如从下层起顺序叠层氮化钛(TiN)、钛(Ti)、铝(Al)、钛、氮化钛。而且，栓塞15b、15c形成与上述栓塞15a同样的结构。最上面的第3层的布线16c被表面保护膜13f覆盖。表面保护膜13f例如重叠绝缘膜13f1～13f3。最下面的绝缘膜13f1由例如氮化硅膜构成，其上的绝缘膜13f2例如由氮化硅膜构成，而最上面的绝缘膜13f3例如由聚酰胺树脂等构成。在一部分表面保护膜13f中，开口可露出布线16c的一部分的开口部57。从开口部57露出的布线16c的一部分成为外部端子58。在外部端子58中，焊接键合线或焊盘电极。
在实施方式12中，对该半导体器件的元件分离部3、绝缘膜38a、绝缘膜13a、13c、13e、13f1的表面实施氧等离子体处理。以下，通过图57～图68来说明各部分。图57～图68是图56的半导体器件的制造工序中的半导体晶片2W的主要剖面图。图69是表示用于比较的不使用本实施方式的氧等离子体处理情况下产生问题的半导体晶片的主要部分剖面图。
首先，通过图57～图61来说明元件分离部3。如图57所示，在半导体晶片2W的主表面中，按热氧化法形成例如氧化硅膜构成的绝缘膜59，使其按二氧化硅换算膜厚达到20nm左右后，通过LPCVD法等在其上淀积例如氮化硅膜构成的绝缘膜60，使其达到130nm左右。接着，在以抗蚀剂图形为掩模，通过腐蚀法对绝缘膜60进行构图后，除去该抗蚀剂图形。接着，以残留的绝缘膜60作为腐蚀掩模，通过对从该绝缘膜60露出的绝缘膜59和衬底2S进行腐蚀，在衬底2S中形成从衬底2S的主表面向厚度方向延伸的沟3a。然后，在进行清洗处理后，通过热氧化处理，在沟3a内形成厚度按二氧化硅换算膜厚达到10nm左右的氧化硅膜后，在半导体晶片2W的主表面上，通过LPCVD法淀积例如氧化硅膜构成的绝缘膜61，使其嵌入沟3a。然后，通过CMP法进行研磨，如图58所示那样使绝缘膜61的上表面平坦，形成用绝缘膜61嵌入沟3a的元件分离部3。
在该阶段中，在有源区域中绝缘膜60与研磨处理前相比变薄。然后，通过湿法腐蚀等相对于绝缘膜59选择性除去上述绝缘膜60后，如图58箭头模式所示的那样，对半导体晶片2W的主表面实施所述氧等离子体处理。由此，可以改善元件分离部3的表面膜质量。即，元件分离部3的表层部分达到与热氧化膜同等程度的膜质量。此外，如上述那样，氧等离子体处理可在低损伤下进行处理，所以有源区域没有受到损伤，但在该阶段中，由于在有源区域中残留绝缘膜59，所以也没有受到损伤。接着，如图60所示，通过腐蚀除去如图59所示的衬底2S上残留的绝缘膜59。此时，由于一般来说膜质量不充分，所以如果不进行任何处理，则在除去热氧化法形成的膜质量良好的氧化硅膜构成的绝缘膜59时，CVD法形成的氧化硅膜构成的元件分离部3被大幅度地腐蚀，在元件分离部3的上表面中会形成凹陷。如上所述，该凹陷导致MIS的开关特性恶化。相反，在实施方式12中，元件分离部3的上表面通过氧等离子体改善到与热氧化膜同等程度，所以可除去绝缘膜59而没有大的凹陷。因此，可以提高nMISQnx和pMISQpx的可靠性和特性。然后，如图61所示，在衬底2S的露出面中，通过热氧化法形成所述用于保护的绝缘膜4，有利于以后的处理。
下面，通过图62～图65来说明上述绝缘膜38。如图62所示，在半导体晶片2W的主表面上，通过LPCVD法淀积例如氧化硅膜构成绝缘膜，以覆盖nMISQnx和pMISQpx后，如图62箭头模式所示那样，实施所述氧等离子体处理。由此，可将绝缘膜38a改善到与热氧化膜同等程度。接着，如图63所示，在半导体晶片2W的主表面上通过绝缘膜38a利用LPCVD法等淀积绝缘膜13a后，在其上表面上形成用于形成接触孔的抗蚀剂图形PR2。然后，如图64所示，以抗蚀剂图形PR2为腐蚀掩模，在绝缘膜13a中形成平面大致圆形状的接触孔14。此时，在实施方式12中，由于将绝缘膜38a的膜质量改善到与热氧化膜同等程度，所以与LPCVD法形成的绝缘膜13a相比，可以使绝缘膜38a的腐蚀速度慢。由此，例如即使在接触孔14的一部分平面地偏离重叠元件分离部3的位置形成的情况下，也不会过多地除去从该接触孔14露出的元件分离部3。而且，可以不过多地除去从接触孔14的底部露出的衬底2S。通过实施后续的腐蚀处理，如图65所示，形成接触孔14。一般地，绝缘膜38a使用与绝缘膜13a材料不同的氮化硅膜，通过提高其腐蚀选择比来形成接触孔14，以避免上述问题。但是，在使用氮化硅膜的情况下，氮化硅膜的介电常数与氧化硅膜相比约大两倍，所以布线电容增大。相反，在实施方式12中，作为绝缘膜38a的材料，使用氧化硅膜，所以可降低布线电容，有利于提高半导体器件的工作速度。
下面，通过图66～图69来说明具有层间绝缘膜功能的上述绝缘膜13a、13c、13e。再有，这里对绝缘膜13a、13c、13e的氧等离子体处理几乎相同，所以说明对绝缘膜13a的氧等离子体处理，省略对绝缘膜13c、13e的氧等离子体处理。
如图66所示，在绝缘膜13a的接触孔14内，如上述实施方式1说明的那样，按CMP法形成栓塞15a后，对绝缘膜13a的上表面(即，研磨面)实施上述氧等离子体处理。由此，可在比较低的温度条件下将绝缘膜13a的上层部的膜质量改善到与热氧化膜同等程度。此外，在通过CMP处理被研磨的绝缘膜13a的上表面中存在不饱和键，有不稳定的状态情况，但在实施方式12中，通过氧等离子体处理，可以使该绝缘膜13a的上表面稳定。在没有按CMP法形成栓塞15a情况下(即，在形成接触孔14后，淀积布线导体膜，对其用光刻技术和干法腐蚀技术进行构图来形成布线的情况)，如图67所示，也可以在淀积绝缘膜13a后实施氧等离子体处理。
接着，如图68所示，通过清洗除去形成在栓塞15a上的金属氧化膜后，在绝缘膜13a上形成布线16a，而且在淀积绝缘膜13b、13c后，在绝缘膜13c上形成通孔形成用的抗蚀剂图形PR3。然后，以该抗蚀剂图形为腐蚀掩模，通过腐蚀除去从其露出的绝缘膜13c、13b，形成可露出布线16a的一部分的通孔TH3。在图68中，例示了用于说明对绝缘膜13a的氧等离子体处理效果的通孔TH3的平面位置偏移的情况。在实施方式12中，绝缘膜13a的上表面通过氧等离子体处理而改变质量，所以与CVD法形成的绝缘膜13b、13c相比，绝缘膜13a的腐蚀速度慢。即，可以使绝缘膜13a具有腐蚀塞的功能。因此，例如即使在因通孔TH3的位置偏移使绝缘膜13a从通孔TH3的底面露出的情况下，也可以抑制或防止从该通孔TH3露出的绝缘膜13a、38a、9、12被腐蚀的不良情况。图69例示用于比较对绝缘膜13a和绝缘膜38a没有实施氧等离子体处理的情况。从通孔TH3露出的绝缘膜13a、38a、9、12被腐蚀，通孔TH3直至达到衬底2S和栅电极8a。如果照样在通孔TH3内形成栓塞，则衬底2S、栅电极8a和布线16a通过栓塞电连接。
下面，通过图56来说明上述表面保护膜13f的绝缘膜13f1。在实施方式12中，在按LPCVD法淀积表面保护膜13f的绝缘膜13f1后，对该绝缘膜13f1实施与上述同样的氧等离子体处理。由此，可在温度比较低的条件下将绝缘膜13f1的膜质量改善到与热氧化膜同等程度。表面保护膜13f是半导体芯片的最上面的绝缘膜，在阻止污染物质和水分侵入方面是重要的膜。由于CVD法形成的氧化硅膜有膜质量不充分的情况，所以从污染物质和水分的侵入观点来看，有不充分的情况。相反，在实施方式12中，通过对表面保护膜13f的绝缘膜13f1实施氧等离子体处理，可以改善其膜质量，所以可以提高阻止污染物质和水分的侵入的能力。因此，可提高半导体器件的工作可靠性和寿命。
(实施方式13)
实施方式13的半导体器件例如是具有沟道栅极结构的n沟道型的功率  MIS·FET(Power Metal Insulator Semiconductor FieldEffect Transistor：功率晶体管)的半导体器件。以下，通过图70～图72来说明实施方式13的半导体器件的制造方法的一例。
图70是表示实施方式13的半导体器件的制造工序中的主要部分剖面图。衬底2S具有通过外延法在例如n+型的半导体层2S1上淀积n-型半导体层2S2的结构，是所谓的外延晶片(半导体晶片2W)。半导体层2S1、2S2例如由单晶硅(Si)构成。半导体层2S1的杂质浓度例如为2.0×1019cm-3左右，半导体层2S2的杂质浓度例如为1.0×1016cm-3左右。在半导体层2S2中形成p-型的半导体区域(阱)63。该半导体区域63是形成多个功率MIS·FET(以下称为功率MIS)沟道的区域。半导体区域63例如通过将硼(B)从半导体层2S2的主表面至半导体层2S2的厚度方向的中间位置形成分布而形成。半导体区域63中的杂质的峰值浓度例如为1×1016cm-3～1×1018cm-3左右。此外，在半导体层2S2中，在半导体区域63的外周端中，形成p型的半导体区域(阱)64。在该半导体区域64中，例如含有硼。此外，在半导体层2S2的主表面的分离区域中，通过LOCOS(硅的局部氧化)法等形成例如由氧化硅(SiO2)构成的元件分离部3。元件分离部3也可以是上述那样的沟型的部(沟道隔离)。被该元件分离部3包围的有源区域成为功率MIS形成区域。在该有源区域中，形成多个沟65。各沟65设置在每个单元中，从剖面观察时，从半导体层2S2的主表面延伸到半导体层2S2的深度方向的中间位置，从平面观察的情况下，沿规定方向延伸。在该沟65的内壁面和沟65的开口周边的半导体层2S2上表面中，形成例如氧化硅膜构成的栅极绝缘膜66。栅极绝缘膜66形成例如在热氧化法形成的氧化硅膜上叠层LPCVD法淀积的氧化硅膜的叠层结构。在沟型的功率MIS的情况下，如果仅用热氧化膜形成栅极绝缘膜66，则有时产生结晶缺陷的问题，所以不能用热氧化膜形成栅极绝缘膜66的全部。因此，用热氧化膜和CVD膜的叠层膜形成栅极绝缘膜66。在实施方式13中，在形成这样的栅极绝缘膜66后，如图70箭头模式的那样，实施与上述同样的氧等离子体处理。由此可将栅极绝缘膜66的整体膜质量(栅极绝缘耐压)在比较低的低温条件下改善到与热氧化膜同等的程度。因此，可以提高功率MIS的特性。由于温度比较低，所以可以抑制或防止结晶缺陷或杂质再分布的问题。此外，由于氧等离子体处理是低能量下的处理，所以在栅极绝缘膜66和衬底2S主表面上不产生损伤。再有，在沟65的相邻间的半导体层2S2中，形成源极用的n型半导体区域67a。该半导体区域67a例如通过将砷(As)形成从半导体层2S2的主表面至半导体区域63的深度方向中间位置的分布而形成，在形成上述沟65前已经形成。半导体区域67a中的杂质的峰值浓度例如为1×1018～1×1020cm-3左右。
图71表示图70后的半导体器件的制造工序中的主要部分剖面图。在该阶段中，在上述栅极绝缘膜66上，形成功率MIS的沟道型的栅电极68。栅电极68例如由电阻低的多晶硅膜构成，剖面形成T字状。即，栅电极68具有：在沟65内部通过栅极绝缘膜66嵌入的第1部分68a；以及与该第1部分68a连接，突出到沟65的外部，并且宽度大于沟65的宽度尺寸(短方向尺寸)的第2部分68b。此外，在功率MIS形成区域的外周中，栅极引出布线68L通过栅极绝缘膜66和元件分离部3形成在半导体层2S2的主表面上。栅极引出布线68L与各栅电极68一体地形成并电连接。在这样的栅电极68和栅极引出布线68L上，构图并淀积例如氧化硅膜构成的间隔绝缘膜9。这里，首先在图71的衬底2S的主表面上形成覆盖源极区域以外的区域的抗蚀剂图形后，将其作为掩模，通过在衬底2S的主表面中例如离子注入砷，从而在栅电极68的相邻间的半导体层2S2的表层中形成源极用的n型半导体区域(第2半导体区域)67。接着，在半导体晶片2W的半导体层2S2的主表面上，通过CVD法淀积例如氧化硅膜构成的绝缘膜69后，在形成可露出除其以外的抗蚀剂图形的状态下，通过各向异性的干法腐蚀对半导体晶片2W的上述绝缘膜69实施反向腐蚀。由此，在功率MIS形成区域中，在各栅电极68和间隔绝缘膜9的侧面中形成边壁69a，在功率MIS形成区域的周边形成绝缘膜69b。
图72表示图71之后的半导体器件的制造工序中的主要部分剖面图。在该阶段中，以间隔绝缘膜9、边壁69a和绝缘膜69b为腐蚀掩模，通过干法腐蚀对从其中露出的半导体层2S2部分进行腐蚀，从而形成沟70。在剖面观察各时，沟70从半导体层2S2的主表面延伸到半导体区域63的深度方向的中间位置，在从平面观察时沿规定的方向延伸。然后，以80keV、3×1015cm-2向半导体层2S2离子注入例如二氟化硼(BF2)，在沟70的底部形成p+型的半导体区域71。接着，通过湿法腐蚀处理，将边壁69a和间隔绝缘膜9的外周部分稍稍除去一些，扩大沟70上方的开口后，在绝缘膜69b中开口接触孔14，使栅极引出布线68L的一部分露出。然后，在半导体晶片2W的主表面上，通过溅射法淀积例如设计上厚度为50nm左右的钛(Ti)等那样的高熔点金属膜构成的导体膜72。该导体膜72具有提高其后淀积的铝膜的浸润性的功能和抑制或防止铝和硅的反应的功能。接着，在半导体晶片2W的主表面上，通过溅射法淀积例如铝等构成的导体膜73后，利用光刻技术和干法腐蚀技术对导体膜72、73进行构图，从在半导体晶片2W的主表面上形成栅电极74G和源电极74S。栅电极74G通过接触孔14与栅极引用布线68L电连接，源电极74S通过沟70与半导体层2S2的半导体区域63、67、71电连接。这样，制造具有高性能的功率MIS的半导体器件。
(实施方式14)
在实施方式14中，通过图73～图78来说明例如在液晶显示装置(LCD：Liquie Crystal Display)的制造方法中采用本发明的情况的一例。图73～图77是实施方式14的液晶显示装置的制造工序中的主要部分剖面图，图78是图77的主要部分剖面图。
首先，如图73所示，在构成阵列衬底的透明的玻璃衬底76a的主表面(装置形成面)上，通过溅射法等淀积例如钽(Ta)-钼(Mo)合金等这样的导体膜后，利用光刻技术和腐蚀技术对其构图，从而形成栅电极77。接着，在玻璃衬底76a的主表面上，通过等离子体CVD法等淀积例如氧化硅膜构成的绝缘膜78，以覆盖栅电极77。该绝缘膜78是形成具有作为写入图像数据的开关元件功能的TFT(薄膜晶体管)的栅极绝缘膜的膜。然后，在实施方式14中，对该绝缘膜78如图73箭头模式的那样实施所述氧等离子体处理。由此，可以改善绝缘膜78的膜质量(栅极绝缘耐压)。因此，可以使绝缘膜78薄，所以可提高上述TFT的工作性能。此外，由于可以提高绝缘膜78的膜质量，所以可提高TFTQL的寿命。而且，构成液晶显示装置的玻璃衬底年在过高的温度下进行处理，但根据实施方式14的氧等离子体处理，可在温度比较低的条件下(0～400℃)进行绝缘膜78的质量改善处理，在玻璃衬底76a中不产生不良情况，所以适合于液晶显示装置的制造条件。作为栅极绝缘膜的变形例，例如洋可以如下那样。即，也可以通过对栅电极77的表面进行阳极氧化，在栅电极77的表面中形成例如氧化钽(TaOx)等那样的绝缘膜后，用CVD法淀积上述氧化硅膜构成的绝缘膜，通过对该氧化硅膜实施氧等离子体处理，形成栅极绝缘膜。由此，可以提高栅极绝缘膜的介电常数，所以即使栅极绝缘膜的膜厚比较厚，也可提高TFT的工作性能。
接着，如图74所示，形成例如非晶硅(a-Si)等构成的半导体层79，在其上形成氮化硅膜等构成的绝缘膜80，淀积源极和漏极布线形成用的导体膜81。半导体层79例如也可以由多晶硅膜形成。接着，对导体膜81进行构图，如图75所示，形成源极和漏极使用的布线81a并形成TFTQL后，淀积例如氧化硅膜构成的保护膜82，在其一部分中形成接触孔83。然后，在玻璃衬底76a的主表面上，淀积例如ITO(铟和锡的氧化物)等构成的透明导体膜后，通过对其进行构图，如图76所示，形成像素电极(构成像素的电极)84。然后，如图77和图78所示，在玻璃衬底76a和玻璃衬底76b双方的主表面上，涂敷例如聚酰亚胺树脂等构成的取向膜85，进而实施取向膜处理后，将双方的玻璃衬底76a、76b通过隔板86和密封粘结剂87粘结在在其对置面间。然后，利用在两个玻璃衬底76a、76b的对置面间的毛细管现象等填充液晶材料后，在玻璃衬底76a、76b的背面粘结偏振板88a、88b，制造液晶板89。玻璃衬底是构成滤色器衬底的透明衬底，在其主表面上重复构图RGB(红、绿、蓝)三色的着色层(滤色器)90形成在面对作为阵列衬底的玻璃衬底76a的各像素电极84的位置。
这样，根据实施方式14，可提高液晶显示装置的TFTQL的性能和寿命。
以上，根据实施方式具体地说明了本发明人提出的发明，但本发明不限定于上述实施方式，在不脱离其主要精神的范围内可进行各种变更。
例如，在上述实施方式1～13中，作为绝缘膜的形成方法，说明了采用LPCVD法的情况，但并不限于此，例如对等离子体CVD法形成的氧化硅膜构成的绝缘膜，通过实施氧等离子体处理，可改善其绝缘膜的膜质量。
此外，在上述实施方式1～14中，说明了通过对氧化硅膜实施氧等离子体处理，来改善该氧化硅膜的膜质量的情况，但不限于此，例如通过对氮氧化硅(SiON)或氮化硅膜进行氧等离子体处理，也可以改善各个绝缘膜的膜质量(绝缘耐压)。此外，通过对从氧化硅膜、氮氧化硅膜或氮化硅膜中选择出的两种以上的绝缘膜的叠层膜实施氧等离子体处理，也可以改善各个叠层膜的膜质量(绝缘耐压)。此时，也可在每次淀积各膜时实施氧等离子体处理。
而且，在进行氧等离子体处理时等离子体气氛具有氧化作用更好，作为导入等离子体处理室的气体，含有水蒸气、N2O、NO或O2两种以上的分子时取代氧分子，不用说，可获得同样的效果。此外，在含有氧分子和氢分子时，与含有水蒸气的情况同样，与仅含有氧分子或氧分子和惰性分子的情况相比，可获得膜质量可在短时间内改善的效果。再有，在导入等离子体处理室中的气体含有氧分子和氮分子时，与氧化硅膜的质量改善同时进行氮化，还可获得减少随着电压应力的平带电压和漏泄电流的变动的效果，所以根据需要，如果使用含有氧分子和氮分子的混合气体，则具有更好的效果。
在以上说明中，主要说明了将本发明人提出的发明应用于作为其背景的使用领域的闪存存储器、具有CMIS电路或功率MIS电路的半导体器件的制造方法和液晶显示装置的制造方法的情况，但并不限于此，例如还可应用于具有DRAM(动态随机存取存储器)或SRAM(静态随机存取存储器)等这样的存储器电路的半导体器件、具有微处理器等那样的逻辑电路的半导体器件或在同一半导体衬底中设置存储器电路和逻辑电路的混载型的半导体器件等这样的其他半导体器件的制造方法。此外，也可以应用于微型机的制造方法。
此外，也可以应用于具有LCD驱动器那样的高耐压MISFET的半导体器件的制造方法。再有，在具有高耐压MISFET的半导体器件中，可以将CVD法形成的高耐压MISFET的厚的栅极绝缘膜形成为膜质量不逊色于在低温处理中通过热氧化膜形成处理获得的热氧化膜的氧化膜。
产业上的可利用性
在本申请公开的发明中，如果简单地说明可通过代表性的发明所获得结果，则如下那样。
即，对半导体衬底上通过CVD法淀积的氧化膜，通过在含有氧原子的气氛中实施等离子体处理，可不利用热氧化来形成膜质量不逊色于热氧化膜的氧化硅膜，所以可提高具有该氧化硅膜的半导体器件的可靠性。

Claims (41)

1.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法淀积由氧化硅膜、氮化硅膜或氮氧化硅膜的单体膜构成的绝缘膜，或由从这些单体膜中选择出的两种或两种以上的膜的叠层膜构成的绝缘膜的工序；以及
(b)对所述绝缘膜，在含有氧原子的气氛中实施等离子体处理的工序。
2.如权利要求1所述的半导体器件的制造方法，其中，通过所述等离子体处理形成在半导体衬底上的氧化硅膜的厚度在以按照所述化学气相生长法形成的绝缘膜厚度的60％作为下限，以所述绝缘膜厚度的140％作为上限的范围内。
3.如权利要求1所述的半导体器件的制造方法，其中，通过原子层生长法来形成按照所述化学气相生长法形成的绝缘膜。
4.如权利要求1所述的半导体器件的制造方法，其中，所述等离子体处理是以包含氧原子的离子作为主体的等离子体处理。
5.如权利要求1所述的半导体器件的制造方法，其中，所述等离子体处理时的处理室内的压力在1Pa以上、200Pa以下。
6.如权利要求1所述的半导体器件的制造方法，其中，所述气氛含有水。
7.如权利要求1所述的半导体器件的制造方法，其中，所述气氛含有惰性气体，该惰性气体的流量大于所述含有氧原子的气体的流量。
8.如权利要求1所述的半导体器件的制造方法，其中，基于所述化学气相生长法的成膜温度在700℃以上。
9.一种半导体器件的制造方法，包括：在半导体衬底上，通过化学气相生长法淀积由氧化硅膜、氮化硅膜或氮氧化硅膜的单体膜构成的绝缘膜，或由从这些单体膜中选择出的两种或两种以上的膜的叠层膜构成的绝缘膜的工序；以及
对所述绝缘膜，重复进行两次或两次以上在含有氧原子的气氛中实施等离子体处理的工序。
10.如权利要求9所述的半导体器件的制造方法，其中，所述等离子体处理是以含有氧原子的离子为主体的等离子体处理。
11.如权利要求1或9所述的半导体器件的制造方法，其中，所述等离子体处理在等离子体中的离子比例大于原子团比例的状况下进行。
12.如权利要求1或9所述的半导体器件的制造方法，其中，具有在所述半导体衬底上形成具有厚度不同的栅极绝缘膜的场效应晶体管的工序，实施所述等离子体处理的绝缘膜是形成相对厚的栅极绝缘膜的膜。
13.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法来淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜，在含有氧原子的气氛中实施等离子体处理的工序；以及
(c)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序。
14.如权利要求13所述的半导体器件的制造方法，其中还包括：
(d)在所述(c)工序后，通过对所述半导体衬底至少实施热氧化处理，在所述半导体衬底的薄膜形成区域中形成相对薄的绝缘膜的工序；以及
(e)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
15.如权利要求13所述的半导体器件的制造方法，其中，在所述相对厚的绝缘膜的构图工序中，形成该厚的绝缘膜，使其残留在与厚膜形成区域相邻的分离区域中。
16.如权利要求15所述的半导体器件的制造方法，其中，包括在所述分离区域中形成沟型分离部的工序。
17.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法来淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜，在含有氧原子的气氛中实施等离子体处理的工序；
(c)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(d)在所述半导体衬底上，通过化学气相生长法淀积由氧化硅膜、氮化硅膜或氮氧化硅膜的单体膜构成的绝缘膜、或由从这些单体膜中选择出的两种或两种以上的膜的叠层膜构成的绝缘膜的相对薄的绝缘膜的工序；
(e)对于所述相对薄的绝缘膜，在含有氧原子的气氛中实施等离子体处理的工序；以及
(f)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
18.如权利要求17所述的半导体器件的制造方法，其中，所述相对薄的绝缘膜被形成为覆盖半导体衬底的分离区域。
19.如权利要求18所述的半导体器件的制造方法，其中，具有在所述分离区域中形成沟型分离部的工序。
20.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法来淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜，在含有氧原子的气氛中实施等离子体处理的工序；
(c)在所述(a)和(b)工序后的半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的牺牲绝缘膜的工序；
(d)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜和牺牲绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(e)在除去所述(d)工序时用作腐蚀掩模的抗蚀剂膜时，选择性除去所述牺牲绝缘膜的工序；
(f)在所述半导体衬底上的薄膜形成区域中形成相对薄的绝缘膜的工序；以及
(g)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
21.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法来淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(c)对所述半导体衬底和所述相对厚的绝缘膜，通过在含有氧原子的气氛中实施等离子体处理，在所述半导体衬底的薄膜形成区域中形成氧化硅膜构成的相对薄的绝缘膜的工序；以及
(d)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
22.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的绝缘膜的工序，以及对该淀积的绝缘膜，重复进行两次或两次以上在含有氧原子的气氛中实施等离子体处理的工序来形成叠层膜的工序；
(b)对所述叠层膜进行构图，以使用所述叠层膜形成的相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(c)在所述半导体衬底上的薄膜形成区域中形成相对薄的绝缘膜的工序；以及
(d)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
23.一种半导体器件的制造方法，包括在构成非易失性存储器单元的第一栅电极和第二栅电极之间依次形成第一氧化硅膜、氮化硅膜、第二氧化硅膜时，通过化学气相生长法来淀积所述第一氧化硅膜和第二氧化硅膜的至少一个的工序；
所述第一或第二氧化硅膜的淀积处理后，在含有氧原子的气氛中实施等离子体处理。
24.一种半导体器件的制造方法，包括在构成非易失性存储器单元的栅电极和半导体衬底之间依次形成第一氧化硅膜、氮化硅膜、第二氧化硅膜时，通过化学气相生长法来淀积所述第一氧化硅膜和第二氧化硅膜的至少一个的工序；
所述第一或第二氧化硅膜的淀积处理后，对所述第一或第二氧化硅膜，在含有氧原子的气氛中实施等离子体处理。
25.如权利要求24所述的半导体器件的制造方法，其中，所述氮化硅膜是离散式电荷捕获部件。
26.一种半导体器件的制造方法，包括：
(a)在半导体衬底上形成元件的工序；
(b)在所述半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的层间绝缘膜的工序；
(c)对所述层间绝缘膜，在含有氧原子的气氛中实施等离子体处理的工序；以及
(d)在所述层间绝缘膜上形成布线的工序。
27.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法淀积由氧化硅膜、氮化硅膜或氮氧化硅膜的单体膜构成的绝缘膜，或由从这些单体膜中选择出的两种或两种以上的膜的叠层膜构成的绝缘膜的工序；以及
(b)对所述绝缘膜，在含有氧原子的气氛中，在压力为1～200Pa的条件下实施等离子体处理的工序。
28.如权利要求27所述的半导体器件的制造方法，其中，通过所述等离子体处理形成在半导体衬底上的氧化硅膜的厚度在以所述化学气相生长法形成的绝缘膜厚度的60％为下限，以所述绝缘膜厚度的140％为上限的范围内。
29.如权利要求27所述的半导体器件的制造方法，其中，通过原子层生长法来形成按照所述化学气相生长法形成的绝缘膜。
30.一种半导体器件的制造方法，包括：在半导体衬底上，通过化学气相生长法淀积由氧化硅膜、氮化硅膜或氮氧化硅膜的单体膜构成的绝缘膜，或由从这些单体膜中选择出的两种或两种以上的膜的叠层膜构成的绝缘膜的工序；以及对所述绝缘膜，重复进行两次或两次以上在含有氧原子的气氛中，在压力为1～200Pa的条件下实施等离子体处理的工序。
31.如权利要求27或30所述的半导体器件的制造方法，其中，具有在所述半导体衬底上形成有厚度不同的栅极绝缘膜的场效应晶体管的工序，所述绝缘膜是形成相对厚的栅极绝缘膜的膜。
32.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜，在含有氧原子的气氛中，在压力为1～200Pa的条件下实施等离子体处理的工序；以及
(c)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序。
33.如权利要求32所述的半导体器件的制造方法，其中包括：
(d)在所述(c)工序后，通过对所述半导体衬底至少实施热氧化处理，在所述半导体衬底的薄膜形成区域中形成相对薄的绝缘膜的工序；以及
(e)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
34.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜，在含有氧原子的气氛中，在压力1～200Pa的条件下实施等离子体处理的工序；
(c)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(d)在所述半导体衬底上，通过化学气相生长法淀积由氧化硅膜、氮化硅膜或氮氧化硅膜的单体膜构成的绝缘膜，或由从这些单体膜中选择出的两种或两种以上的膜的叠层膜构成的相对薄的绝缘膜的工序；
(e)对所述相对薄的绝缘膜，在含有氧原子的气氛中，在压力1～200Pa的条件下实施等离子体处理的工序；以及
(f)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
35.如权利要求34所述的半导体器件的制造方法，其中，所述相对薄的绝缘膜被形成为覆盖所述半导体衬底的分离区域。
36.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜，在含有氧原子的气氛中，在压力1～200Pa的条件下实施等离子体处理的工序；
(c)在所述(a)和(b)工序后的半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的牺牲绝缘膜的工序；
(d)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜和牺牲绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(e)在除去所述(d)工序时用作腐蚀掩模的抗蚀剂膜时，选择性除去所述牺牲绝缘膜的工序；
(f)在所述半导体衬底上的薄膜形成区域中形成相对薄的绝缘膜的工序；以及
(g)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
37.一种半导体器件的制造方法，包括：
(a)在半导体衬底上，通过化学气相生长法淀积氧化硅膜构成的相对厚的绝缘膜的工序；
(b)对所述相对厚的绝缘膜进行构图，以使所述相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(c)对所述半导体衬底和所述相对厚的绝缘膜，通过在含有氧原子的气氛中，在压力1～200Pa的条件下实施等离子体处理，在所述半导体衬底的薄膜形成区域中形成氧化硅膜构成的相对薄的绝缘膜的工序；以及
(d)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
38.一种半导体器件的制造方法，包括：
(a)在半导体衬底上通过化学气相生长法淀积氧化硅膜构成的绝缘膜的工序，以及对该淀积的绝缘膜，在含有氧原子的气氛中，在压力1～200Pa的条件下通过重复进行两次或两次以上实施等离子体处理工序，形成叠层膜的工序；
(b)对所述叠层膜进行构图，以使所述叠层膜形成的相对厚的绝缘膜残留在所述半导体衬底上的至少厚膜形成区域中的工序；
(c)在所述半导体衬底上的薄膜形成区域中形成相对薄的绝缘膜的工序；以及
(d)在所述厚膜形成区域和薄膜形成区域中形成栅电极的工序。
39.一种半导体器件的制造方法，包括在构成非易失性存储器单元的第一栅电极和第二栅电极之间形成绝缘膜时，在依次形成第一氧化硅膜、氮化硅膜、第二氧化硅膜时，通过化学气相生长法淀积所述第一氧化硅膜和第二氧化硅膜的至少一个的工序，
所述第一或第二氧化硅膜的淀积处理后，对所述第一或第二氧化硅膜，在含有氧原子的气氛中，在压力1～200Pa的条件下实施等离子体处理。
40.一种半导体器件的制造方法，包括在构成非易失性存储器单元的栅电极和半导体衬底之间，在依次形成第一氧化硅膜、氮化硅膜、第二氧化硅膜时，通过化学气相生长法淀积所述第一氧化硅膜和第二氧化硅膜的至少一个的工序，
所述第一或第二氧化硅膜的淀积处理后，对所述第一或第二氧化硅膜，在含有氧原子的气氛中，在压力1～200Pa的条件下实施等离子体处理。
41.如权利要求40所述的半导体器件的制造方法，其中，所述氮化硅膜是离散的电荷捕获部件。
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