CN1667830A - 非易失存储器和非易失存储器制造方法 - Google Patents

非易失存储器和非易失存储器制造方法 Download PDF

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CN1667830A
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Abstract

一种非易失存储器件，包括在半导体衬底中形成的源极和漏极区，以及在半导体衬底中的源极区和漏极区之间的沟道区上形成的绝缘膜。非易失存储器件还包括在沟道区上形成的储存电荷的介质膜，以及在介质膜上形成的控制栅极。在沟道区中的压缩应力等于或小于50MPa。

Description

非易失存储器和非易失存储器制造方法
技术领域
本发明涉及非易失存储器件和非易失存储器件制造方法，具体涉及改善了存储单元的保持特性的非易失存储器件和非易失存储器件制造方法。
背景技术
非易失存储器件已知具有只要不擦掉或重写数据，即使关闭电源，曾经存储的数据也不会被擦除的非易失特性。作为非易失存储器件的单元结构，一个晶体管类型的存储单元结构是已知的。在该单元结构的情况下，在半导体衬底上形成的栅极绝缘膜上形成电荷储存膜和控制栅极，以具有依次层叠的结构。存储在电荷储存膜中的电荷对应于存储的数据。一个晶体管类型的存储单元结构以电荷储存膜的结构为基础分类。即，当电荷储存膜具有在引入杂质的半导体区域上形成层间绝缘膜的结构时，该结构被称作浮栅型单元。当具有许多电荷俘获中心的绝缘膜和层间绝缘膜依次层叠时，该结构被称作MONOS(金属氧化物-氮化物-氧化物半导体)型单元。而且，当电荷储存膜具有层间绝缘膜和包含半导体微粒的绝缘膜依次层叠的结构时，该结构被称作纳米晶体型单元。包含半导体微粒的绝缘膜还包含金属微粒。而且，当电荷储存膜由铁电物质或由铁电物质膜和金属电极的层叠膜形成时，该结构被称作MF(M)IS(金属-铁电-(金属)-绝缘体-半导体)型单元。在采用MFMIS型单元的非易失存储器件的情况下，包括在电荷存储层中的铁电物质的自发极化方向对应于要存储的数据。
在这些具有一个晶体管型存储单元结构的非易失存储器件中，通常通过使用在单元结构周围的半导体衬底上形成的层叠结构的源极、漏极和控制栅极并通过控制流过源极和漏极之间的沟道区的电流进行数据写入或读出。因此，为了改善具有该结构的非易失存储器件的性能和可靠性，必需完全控制在非易失存储器件的制造工艺中沟道区和栅极绝缘膜的物理特性。
而且，根据增加存储器件的容量和减小存储器的尺寸的要求，寻求存储单元的小型化。根据该要求，由于器件隔离引起的应力影响沟道区。在通过浅沟槽器件隔离的情况下，嵌入沟槽的绝缘膜沿平行于衬底表面的方向对沟道区施加压缩应力。当强压缩应力加到沟道区时，电子的迁移性减小。在这种情况下，因为存储单元的电流导通/截止比减小，所以必须增加通过栅极氧化膜取出或注入到电荷存储膜的电荷数量。如果要取出或注入到电荷存储层的电荷数量增加，则栅极氧化膜急剧恶化，导通电流减小并且存储单元的保持特性下降。由于在浅沟槽中的器件隔离引起的压缩应力类似地加到除沟道区之外的栅极绝缘膜。当强压缩应力加到栅极氧化膜时，存在于栅极氧化膜中的电子陷阱的激活能减小。这意味着在电子陷阱中俘获的电子容易放电，因此，晶体管的阈值电压容易变化。这是保持特性降低的因素。
虽然上面介绍了沟道区和栅极绝缘膜上的压缩应力的影响，但是拉伸应力也影响存储单元。当强压缩应力加到沟道区和栅极绝缘膜时，存在于栅极绝缘膜与半导体衬底之间的界面中的悬挂键与氢原子之间的耦合容易断开。因此，在强压缩应力下，与没有应力的情况相比，在栅极绝缘膜与半导体衬底之间的界面中的界面能级(interfacelevels)的数量增加。这意味着通过在强压缩应力下界面能级的恢复，晶体管的阈值电压的变化变大。因此，强压缩应力是保持特性降低的因素之一。
这样，为了抑制保持特性降低并实现高可靠性的非易失存储器件，需要减小在沟道区中的半导体衬底应力的绝对值的技术。这种技术使增加存储单元电流的导通/截止比以抑制栅极绝缘膜的恶化并保持存储单元的特性成为可能。结果，能够改善重写操作的次数和实现适于多值存储器的单元特性。
结合以上介绍，在日本未决专利申请(JP-A-Heisei 8-31962)中公开了非易失半导体存储器的制造方法。在该常规例子中，目的是形成层间绝缘膜而不使栅极绝缘膜恶化。常规例子的非易失半导体存储器具有通过栅极绝缘膜在第一导电类型的半导体衬底上形成的浮栅电极。通过层间绝缘膜在浮栅电极上形成控制栅极电极，从而控制栅极电极的至少一部分层叠在浮栅电极上。在半导体衬底中彼此分离地形成第二导电类型的源极和漏极区。作为层间绝缘膜，通过化学气相淀积方法形成单层氧化物硅膜。在该常规例子中，介绍了因为层间绝缘膜的应力缓和，而减小了栅极氧化膜的恶化。
发明内容
本发明的一个目的是提供一种可以抑制在沟道区中的半导体衬底的应力的绝对值的非易失存储器件，以及非易失存储器件的制造方法。
本发明的另一个目的是提供一种可以改善存储单元的电流导通/截止比的非易失存储器件，以及非易失存储器件的制造方法。
本发明的再一个目的是提供一种可以抑制栅极氧化膜的恶化的非易失存储器件，以及非易失存储器件的制造方法。
本发明的又一个目的是提供一种可以保持存储单元的特性并增加重写操作的次数的非易失存储器件，以及非易失存储器件的制造方法。
本发明的又另一个目的是提供一种可以得到适于多值存储器的特性的非易失半导体存储器，以及非易失存储器件的制造方法。
在本发明的一个方面中，非易失存储器件包括在半导体衬底中形成的源极和漏极区，以及在半导体衬底中的源极区和漏极区之间的沟道区上形成的绝缘膜。非易失存储器件还包括在沟道区上形成的储存电荷的介质膜，以及在介质膜上形成的控制栅极。在沟道区中的压缩应力等于或小于50MPa。
这里，在沟道区中的拉伸应力最好等于或小于50MPa。
而且，控制栅极具有从介质膜的一侧开始依次层叠的导电半导体膜和金属膜的层叠结构。在这种情况下，金属膜包含从由钨、钽、钼、氮化钨、氮化钽和氮化钼构成的组中挑选出来的至少一种材料。
而且，半导体衬底的至少一部分具有层叠结构，其中从半导体衬底的表面的一侧开始依次层叠硅区域和硅锗区域。
而且，源极区和漏极区中的至少一个包含添加碳的硅区域和添加碳的硅锗区域中的一种。
而且，介质膜包括半导体薄膜。
而且，介质膜包括包含电荷俘获中心的电荷存储绝缘膜。在这种情况下，电荷存储绝缘膜由从氮化硅、氧化铝、铝氧氮化物、氧化铪、铪氧氮化物、硅铪氧化物、硅铪氧氮化物、氧化锆、锆氧氮化物、硅锆氧化物和硅锆氧氮化物构成的组中挑选出来的材料形成。
而且，介质膜包括散布半导体颗粒的电荷存储绝缘膜。
而且，介质膜包括铁电膜。
而且，介质膜具有从绝缘膜的一侧开始依次层叠的金属膜和铁电膜的层叠结构。
而且，非易失存储器件还包括覆盖绝缘膜和控制栅极的第一层间绝缘膜。在这种情况下，第一层间绝缘膜具有拉伸应力。而且，第一层间绝缘膜由从SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜构成的组中选择的至少一种膜组成。
而且，非易失存储器件还包括形成为覆盖介质膜和控制栅极的侧表面并在侧壁绝缘膜的底部接触绝缘膜的侧壁绝缘膜。侧壁绝缘膜包括平行于绝缘膜形成的第一绝缘膜，和平行于侧表面形成的第二绝缘膜。第一绝缘膜最好具有拉伸应力。在这种情况下，第一绝缘膜最好包含SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一种。
而且，非易失存储器件还包括在半导体衬底中形成的器件隔离部分。在这种情况下，器件隔离部分包括包含氮化硅膜的沟槽。
在本发明的另一个方面中，通过在半导体衬底上形成绝缘膜；通过在半导体衬底的沟道区上的绝缘膜上形成上部结构；以及通过在半导体衬底中形成源极区和漏极区，从而源极区和漏极区中的每一个接触沟道区，并且源极区和漏极区彼此远离，来实现非易失存储器件的制造方法。上部结构包括储存电荷的介质膜和依次层叠的控制栅极。通过从介质膜的一侧开始依次形成导电半导体膜和金属膜作为控制栅极实现形成上部结构，从而在形成非易失存储器件之后，在沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
这里，金属膜由从钨、钽、钼、氮化钨、氮化钽和氮化钼构成的组中挑选出来的至少一种材料形成。
在本发明的另一个方面中，通过在半导体衬底上形成依次层叠的硅锗膜和硅膜的层叠结构；通过在层叠结构上形成绝缘膜；通过在半导体衬底的沟道区上形成依次层叠的介质膜和控制栅极的上部结构，以覆盖绝缘膜；以及通过在半导体衬底中形成源极区和漏极区，从而源极区和漏极区中的每一个接触沟道区，并且源极区和漏极区彼此远离，来实现非易失存储器件的制造方法。  形成层叠结构，从而在形成非易失存储器件之后，在沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
在本发明的另一个方面中，通过在半导体衬底上形成绝缘膜；通过在半导体衬底的沟道区上形成依次层叠的介质膜和控制栅极的上部结构，以覆盖绝缘膜；通过在要在半导体衬底中形成的源极区和漏极区的至少一部分中形成添加碳的硅锗膜和添加碳的硅膜中的一种；以及通过在半导体衬底中形成源极区和漏极区，从而源极区和漏极区中的每一个接触沟道区，并且源极区和漏极区彼此远离，来实现非易失存储器件的制造方法。形成添加碳的硅锗膜和添加碳的硅膜中的每一个，从而在形成非易失存储器件之后，在沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
在本发明的另一个方面中，通过在半导体衬底中形成器件隔离部分；通过在除器件隔离部分以外的半导体衬底的一部分上形成绝缘膜；通过在半导体衬底的沟道区上形成覆盖绝缘膜的依次层叠的电荷存储膜、第二绝缘膜和控制栅极的上部结构；以及通过在半导体衬底中形成源极区和漏极区，从而源极区和漏极区中的每一个接触沟道区，并且源极区和漏极区彼此远离，来实现非易失存储器件的制造方法。通过形成包含氮化硅膜的沟槽结构的器件隔离部分，来实现形成器件隔离部分，从而在形成非易失存储器件之后，在沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
在本发明的另一个方面中，通过在半导体衬底上形成绝缘膜；通过在半导体衬底的沟道区上形成依次层叠的介质膜和控制栅极上部结构，以覆盖绝缘膜；通过在半导体衬底中形成源极区和漏极区，从而源极区和漏极区中的每一个接触沟道区，并且源极区和漏极区彼此远离，以及通过形成第一绝缘膜，以覆盖绝缘膜和上部结构，来实现非易失存储器件的制造方法，从而在形成非易失存储器件之后，在沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
这里，在温度等于或高于600℃的条件下，通过采用含硅烷的和二氯甲硅烷作为源气体的CVD方法形成第一绝缘膜，实现形成第一绝缘膜。
这里，在温度等于或高于600℃的条件下，通过采用一甲基硅烷(monomethylsilane)和肼(hydrazine)作为源气体的CVD方法形成第一绝缘膜，实现形成第一绝缘膜。
而且，通过还包括形成第二绝缘膜以覆盖绝缘膜和上部结构；以及除去第二绝缘膜的除上部结构的侧表面以外的部分；以及在侧表面上形成侧壁绝缘膜，来实现该方法。侧壁绝缘膜具有拉伸应力。在这种情况下，第一绝缘膜和侧壁绝缘膜中的至少一种最好由从SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜构成的组中挑选出来的至少一种膜形成。
而且，通过形成半导体薄膜作为电荷存储膜实现形成上部结构。
而且，通过形成包含电荷俘获中心的电荷存储绝缘膜作为介质膜可以实现形成上部结构。在这种情况下，通过形成从由氮化硅、氧化铝、铝氧氮化物、氧化铪、铪氧氮化物、硅铪氧化物、硅铪氧氮化物、氧化锆、氮化锆、硅锆氧化物和硅锆氮化物构成的组中挑选出来的至少一种材料的电荷存储绝缘膜，可以实现形成电荷存储绝缘膜。
而且，通过形成其中散布半导体颗粒的电荷存储绝缘膜作为介质膜，可以实现形成上部结构。
而且，通过形成铁电膜作为介质膜可以实现形成上部结构。
而且，通过从绝缘膜的一侧开始依次形成金属膜和铁电膜作为介质膜，可以实现形成上部结构。
而且，通过还包括以与上部结构自对准的方式形成器件隔离部分，可以实现该方法。
附图说明
图1A示出了根据本发明第一实施例的非易失存储器件的结构的剖面图；
图1B是沿图1A的线A-A′的非易失存储器件的剖面图；
图2A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图2B是沿图2A的线A-A′的非易失存储器件的剖面图；
图3A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图3B是沿图3A的线A-A′的非易失存储器件的剖面图；
图4A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图4B是沿图4A的线A-A′的非易失存储器件的剖面图；
图5A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图5B是沿图5A的线A-A′的非易失存储器件的剖面图；
图6A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图6B是沿图6A的线A-A′的非易失存储器件的剖面图；
图7A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图7B是沿图7A的线A-A′的非易失存储器件的剖面图；
图8A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图8B是沿图8A的线A-A′的非易失存储器件的剖面图；
图9A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图9B是沿图9A的线A-A′的非易失存储器件的剖面图；
图10A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图10B是沿图10A的线A-A′的非易失存储器件的剖面图；
图11A是在根据本发明第一实施例的制造方法中非易失存储器件的剖面图；
图11B是沿图11A的线A-A′的非易失存储器件的剖面图；
图12A示出了根据本发明第二实施例的非易失存储器件的结构剖面图；
图12B是沿图12A的线A-A′的非易失存储器件的剖面图；
图13A是在根据本发明第二实施例的制造方法中非易失存储器件的剖面图；
图13B是沿图13A的线A-A′的非易失存储器件的剖面图；
图14A是在根据本发明第二实施例的制造方法中非易失存储器件的剖面图；
图14B是沿图14A的线A-A′的非易失存储器件的剖面图；
图15A是在根据本发明第二实施例的制造方法中非易失存储器件的剖面图；
图15B是沿图15A的线A-A′的非易失存储器件的剖面图；
图16A是根据本发明第三实施例的非易失存储器件的结构剖面图；
图16B是沿图16A的线A-A′的非易失存储器件的剖面图；
图17A是在根据本发明第三实施例的制造方法中非易失存储器件的剖面图；
图17B是沿图17A的线A-A′的非易失存储器件的剖面图；
图18A示出了根据本发明第四实施例的非易失存储器件的结构剖面图；
图18B是沿图18A的线A-A′的非易失存储器件的剖面图；
图19A是在根据本发明第四实施例的制造方法中非易失存储器件的剖面图；
图19B是沿图19A的线A-A′的非易失存储器件的剖面图；
图20A是在根据本发明第四实施例的制造方法中非易失存储器件的剖面图；
图20B是沿图20A的线A-A′的非易失存储器件的剖面图；
图21A是在根据本发明第四实施例的制造方法中非易失存储器件的剖面图；
图21B是沿图21A的线A-A′的非易失存储器件的剖面图；
图22A是在根据本发明第四实施例的制造方法中非易失存储器件的剖面图；
图22B是沿图22A的线A-A′的非易失存储器件的剖面图；
图23A示出了根据本发明第五实施例的非易失存储器件的结构剖面图；
图23B是沿图23A的线A-A′的非易失存储器件的剖面图；
图24A示出了根据本发明第六实施例的非易失存储器件的结构剖面图；
图24B是沿图24A的线A-A′的非易失存储器件的剖面图；
图25A示出了根据本发明第七实施例的非易失存储器件的结构剖面图；
图25B是沿图25A的线A-A′的非易失存储器件的剖面图；
图26A示出了根据本发明第八实施例的非易失存储器件的结构剖面图；
图26B是沿图26A的线A-A′的非易失存储器件的剖面图；
图27A是在根据本发明第八实施例的制造方法中非易失存储器件的剖面图；
图27B是沿图27A的线A-A′的非易失存储器件的剖面图；
图28A是在根据本发明第八实施例的制造方法中非易失存储器件的剖面图；
图28B是沿图28A的线A-A′的非易失存储器件的剖面图；
图29A是在根据本发明第八实施例的制造方法中非易失存储器件的剖面图；
图29B是沿图29A的线A-A′的非易失存储器件的剖面图；
图30A是在根据本发明第八实施例的制造方法中非易失存储器件的剖面图；
图30B是沿图30A的线A-A′的非易失存储器件的剖面图；
图31A是在根据本发明第八实施例的制造方法中非易失存储器件的剖面图；
图31B是沿图31A的线A-A′的非易失存储器件的剖面图；
图32A是在根据本发明第八实施例的制造方法中非易失存储器件的剖面图；
图32B是沿图32A的线A-A′的非易失存储器件的剖面图；
图33A是在根据本发明第八实施例的制造方法中非易失存储器件的剖面图；
图33B是沿图33A的线A-A′的非易失存储器件的剖面图；
图34示出了存储单元的电压和电流之间的关系图；
图35示出了沟道区8的压缩应力与栅极电压的阈值变化之间的关系图；
图36示出了栅极电压的阈值的分布图；
图37A示出了根据本发明第五实施例的非易失存储器件的修改的结构的剖面图；以及
图37B是沿图37A的线A-A′的非易失存储器件的修改的剖面图。
具体实施方式
下文中，将参考附图详细介绍非易失存储器件和非易失存储器件的制造方法。
[第一实施例]
首先，下面将介绍根据本发明第一实施例的非易失存储器件。
图1A示出了根据本发明第一实施例的非易失存储器件的结构的剖面图。图1B是沿图1A的线A-A′的非易失存储器件的剖面图。非易失存储器件具有半导体衬底10、栅极绝缘膜11、浮栅16、层间绝缘膜22、控制栅极26和器件隔离绝缘部分20。这里，将介绍半导体衬底10的导电类型为P型的情况。但是，同样适用于N型半导体衬底。
参考图1B，半导体衬底10在半导体衬底10的表面侧中具有用N型杂质掺杂的深N型阱(N阱)13和用P型杂质掺杂的P型阱(P阱)14。在P阱14中提供N型源极27和漏极28，以接触半导体衬底10的表面。沿横向在源极27和漏极28之间的区域为非易失存储器件的沟道区8。它们之间的距离为，例如，150nm。
作为第一绝缘膜的栅极绝缘膜11由二氧化硅形成，以覆盖沟道区8以及源极27和漏极28中的每一个的至少一部分。栅极绝缘膜11的膜厚度为10nm，从而电荷可以隧穿。
作为电荷存储膜的浮栅16由多晶硅形成，以覆盖在沟道区8上的栅极绝缘膜11。浮栅16的膜厚度为250nm。浮栅16具有150nm×150nm的平面尺寸。
形成作为第二绝缘膜的层间绝缘膜22，以覆盖浮栅16。层间绝缘膜22由氧氮化硅(SiON)或者二氧化硅、氮化硅和二氧化硅的层叠膜形成，并且膜厚度为30nm。
形成控制栅极26，以覆盖多晶硅层间绝缘膜22。控制栅极26具有多晶硅膜24和金属膜25。形成多晶硅膜24以覆盖多晶硅层间绝缘膜22，并且具有100nm的膜厚度。形成金属膜25以覆盖多晶硅膜24，并具有150nm的膜厚度。金属膜25对沟道区8施加拉伸应力，以缓和沟道区8的压缩应力。金属膜25由钨、钽、钼或者它们中任何一个的氮化物形成。也可以由它们或者层叠膜的组合形成。
能够通过调整膜厚度或膜的材料来调整金属膜25的拉伸应力到所希望的值。通过调整钨等或者它们中任何一个的氮化物的组分，能够得到希望的拉伸应力。例如，钨等与其它导电物质的比例等于90∶10。由此，能够根据压缩应力缓和沟道区8的压缩应力。
参考图1A，在半导体衬底10上形成将相邻器件彼此分开的器件隔离沟槽19，并且二氧化硅的元件隔离绝缘部分20填满它们。器件隔离绝缘部分20为STI(浅沟槽隔离)。器件隔离绝缘部分20的深度比N阱13深。
下面将介绍具有上述结构的非易失存储器件的特性。图34示出了存储单元的电压和电流之间的关系图。纵轴表示漏极电流I，其中ON水平线对应于导通电流，OFF水平线对应于截止电流。横轴表示加到控制栅极的电压VCG。虚线示出了沟道区8的应力高的情况。实线示出了沟道区8的应力低的情况。词语″擦除″表示擦除数据的情况。词语″写入″示出了写入数据的情况。
在图34中，当沟道区8的应力较小时，电压VCG的阈值的变化ΔVTM2(实线)与当应力较大时的电压VCG的阈值的变化ΔVTM1(虚线)相比较小。通过以下公式示出了由于数据的重写引起的从沟道区8到浮栅16移动的电荷ΔQ。
ΔQ＝CFG*ΔVTM
其中CFG是由浮栅16、栅极绝缘膜11和沟道区8形成的电容。即，由于应力减小，阈值的变化ΔVTM减小，例如从ΔVTM1到ΔVTM2。在这种情况下，由以上公式可见，每次重写数据时要取出或者注入到栅极绝缘膜11的电荷量变小。因此，抑制了栅极氧化膜的恶化，并且抑制了导通电流的恶化和保持特性的恶化。
图35示出了沟道区8的压缩应力与栅极电压的阈值变化之间的关系图。纵轴是由于栅极电压的阈值的变化的VTM偏移(V)(在上述情况中的ΔVTM)，横轴是沟道区8的压缩应力(MPa)。在这种情况下，负号表示压缩应力。由图35可以看出，随着沟道区8的压缩应力减小，VTM偏移(ΔVTM)减小。为了得到限制上述恶化的效果，最好在存储单元的设计中减小VTM偏移到0.5V或更低。在这种情况下，应该理解的是必需将沟道区8的压缩应力设置为大约50MPa或更小。此外，更优选将VTM偏移设置为0.3V或更小。在这种情况下，压缩应力减小到大约20MPa或更小。
另一方面，当沟道区8的拉伸应力较大时，存在在二氧化硅膜与硅膜之间的界面能级处氢原子的结合变弱从而容易产生界面能级的问题，如在J.APPL.Phys，Vol.77，PP.699-705(1995)中由J.T.Yount等人介绍的。在快闪存储器的情况下，在隧道膜与硅膜之间的界面，界面能级的产生和恢复起因栅极电压的阈值变化。因此，当拉伸应力较大时，快闪存储器的保持特性也下降。虽然对于更好的保持特性，沟道区8的拉伸应力的上限并不总是清楚的，但是发现至少对于具有+50MPa或更小的元件可以得到更好的保持特性，更优选具有+20MPa的元件。这里，加号表示拉伸应力。因此最好沟道区8具有+50MPa或更小的拉伸应力，以便得到更好的保持特性。更优选拉伸应力为+20MPa或更小。
由上述结果，最好沟道区8的应力P满足-50MPa(压缩)≤P≤50MPa(拉伸)的关系。更优选应力P满足-20Mpa(压缩)≤P≤+20MPa(拉伸)的关系。
而且，如上所述ΔVTM的减小对于多值存储单元是有效的。图36示出了栅极电压的阈值的分布图。显示在图右侧的″数据″表示要储存的数据，并且纵轴表示对应于数据的阈值电压VTM。横轴表示电压VTM的频率。对应于每个数据的阈值电压VTM随着电压VTM的VTM偏移(ΔVTM)更小而分布在更窄的范围中。图36示出了全部可以储存的四个数据类型，作为例子。但是，如果VTM偏移进一步减小，则能够存储更多的数据类型。
接着，下面将介绍在本发明第一实施例中的非易失存储器件的制造方法。图2A和2B到图11A和11B示出了在本发明的非易失存储器件的制造方法中的步骤的剖面图。但是，在图2A到11A与图2B到11B之间的关系与图1A与1B(沿线A-A′的剖面图)之间的关系相同。而且，图1A和1B也适当地用于介绍。
首先，如图2A和2B所示，通过热氧化方法形成栅极绝缘膜11a，其具有10nm的膜厚度，并覆盖表面已经清洁的半导体衬底10。
接着，如图3A和3B所示，N型杂质通过栅极绝缘膜11a离子注入到半导体衬底10中。随后，通过热处理形成深N阱13。然后，P型杂质通过栅极绝缘膜11a离子注入到半导体衬底10中。由此，通过热处理形成P阱14。
接着，如图4A和4B所示，通过CVD(化学气相淀积)方法形成多晶硅膜以具有250nm的膜厚度，并覆盖栅极绝缘膜11a。在多晶硅膜上通过CVD方法形成氮化硅膜以具有150nm的膜厚度。随后，通过光刻和蚀刻技术构图氮化硅膜和多晶硅膜成为存储单元的形状。由此，形成氮化硅膜17和浮栅16。
接着，如图5A所示，通过光刻和蚀刻技术以与氮化硅膜17和浮栅16自对准的方式形成器件隔离沟槽(沟槽)19。沟槽19的深度比深N阱13更深。通过上述蚀刻工艺，栅极绝缘膜11a成为栅极绝缘膜11。在这种情况下，如图5B所示，沿图5B的方向没有形成器件隔离沟槽19。
接着，如图6A和6B所示，通过高密度等离子体CVD方法形成二氧化硅膜20d，填充器件隔离沟槽19并覆盖氮化硅膜17和浮栅16的周围和上部。随后，对二氧化硅膜20d进行CMP(化学机械抛光)方法，从而露出氮化硅17的表面，并且二氧化硅膜20d的表面变平。
接着，如图7A和7B所示，通过湿蚀刻技术除去浮栅16上的氮化硅膜17。
接着，如图8A和8B所示，通过各向异性刻蚀技术使二氧化硅膜20d低于浮栅16。由此，形成器件隔离绝缘部分20。随后，通过CVD方法形成氧氮化硅膜22a，其具有30nm的膜厚度，并覆盖器件隔离绝缘部分20、浮栅16和栅极绝缘膜11。
接着，如图9A和9B所示，通过CVD方法形成多晶硅膜24a，其具有100nm的膜厚度，并覆盖氧氮化硅膜22a。随后，通过磁控溅射方法形成钨膜25a，以覆盖多晶硅膜。钨膜25a对半导体衬底10施加拉伸应力。通过使用上述拉伸应力能够控制沟道区的应力。通过改变淀积速率、溅射时的衬底温度和膜厚度，应力值被控制为所希望的值。
接着，如图10A和10B所示，通过光刻和蚀刻构图氧氮化硅膜22a、多晶硅膜24a和钨膜25a，形成多晶硅层间绝缘膜22、多晶硅膜24和金属膜25。
如图11A和11B所示，通过利用多晶硅膜24和栅极绝缘膜作为掩模，离子注入N型杂质。随后，通过热处理形成源极27和漏极28。
通过上述制造方法能够制造在图1A和1B中所示的沟道区8中具有较小应力的非易失存储器件。
根据本发明，能够缓和沟道区的应力并改善在沟道区中电子的迁移性。因此，改善了存储单元的导通/截止比，从而能够改善每次数据重写时从浮栅取出或注入到浮栅中的电荷数量。由此，能够减少栅极绝缘膜(隧道氧化膜)的恶化。另外，通过缓和在栅极绝缘膜(隧道氧化膜)与沟道区之间的界面处的应力，可以抑制由重写操作产生的界面能级的增加。由此，能够抑制导通电流的恶化。因此，能够在非易失存储器件中抑制由于写入操作或擦除操作的重写操作的重复引起的导通电流的减小和保持特性的恶化。
[第二实施例]
下面将参考附图介绍根据本发明第二实施例的非易失存储器件。
图12A示出了根据本发明第二实施例的非易失存储器件的结构剖面图，图12B是沿图12A中的线A-A′的非易失存储器件的剖面图。在第二实施例中的非易失存储器件具有半导体衬底10、栅极绝缘膜11、浮栅16、多晶硅层间绝缘膜22、控制栅极26和器件隔离绝缘部分20。这里，将介绍半导体衬底10的导电类型为P型的情况。但是，同样适用于N型。
在图12B中，半导体衬底10在半导体衬底10的表面侧上具有用N型杂质掺杂的深N阱13和用P型杂质掺杂的P阱14。在P阱14中形成N型源极27和漏极28，以接触半导体衬底10的表面。沿横向在源极27和漏极28之间的区域为非易失存储器件的沟道区8。它们之间的距离为150nm。
作为第一绝缘膜的栅极绝缘膜11由二氧化硅形成，以覆盖沟道区8、源极27和漏极28中的每一个的至少一部分。膜厚度为10nm，从而电荷可以隧穿。
作为电荷存储膜的浮栅16由多晶硅形成，以覆盖沟道区8上的栅极绝缘膜11。膜厚度为250nm。浮栅16具有150×150nm的平面尺寸。
形成作为第二电荷存储膜的多晶硅层间电荷存储膜22，以覆盖浮栅16。多晶硅层间绝缘膜22由氧氮化硅或二氧化硅、氮化硅和二氧化硅的层叠膜形成。膜厚度为30nm。
控制栅极26由多晶硅形成，以覆盖多晶硅层间绝缘膜22。膜厚度为200nm。
在图12A中，在半导体衬底10上形成器件隔离沟槽19，用于邻近器件的彼此分隔，并且用器件隔离绝缘部分20填充器件隔离沟槽19。器件隔离绝缘部分20具有膜结构(filmed structure)的STI(浅沟槽隔离)结构，该膜结构由从器件隔离沟槽19的侧壁开始依次形成的二氧化硅膜20a、氮化硅膜20b和二氧化硅膜20c组成。器件隔离绝缘部分20的深度比深N阱13更深。二氧化硅膜20a和氮化硅20b的厚度分别为10nm和3nm。通过使用具有膜结构的STI结构，能够控制沟道区的应力。
具有膜结构的STI结构通过调整STI结构的膜的厚度、膜形成的条件和器件隔离沟槽19的深度的组合，能够减小要加到沟道区8的应力。而且，通过调整器件隔离绝缘部分20的组分，能够减小加到沟道区8的应力。
在图34到36中所示的特性与第一实施例的相同，省略了它们的介绍。
接着，下面将介绍根据本发明第二实施例的非易失存储器件制造方法。图2A和2B到图5A和5B、图19A和19B到图21A和21B以及图9A和9B到图11A和11B示出了在本发明第二实施例中的非易失存储器件制造方法的步骤的剖面图。图12A和图12B之间的关系与剖面与沿线A-A′的剖面的关系相同。而且，图12A和12B也适当地用于介绍。
首先，用与第一实施例的非易失存储器制造方法中相同的方法形成图2A和2B到图5A和5B中所示的器件隔离沟槽19。
接着，如图13A和13B所示，通过热氧化方法氧化器件隔离沟槽19的内壁和浮栅16的外壁，形成二氧化硅膜20a，其具有10nm的厚度。随后，通过等离子体CVD方法形成氮化硅膜20b，其具有3nm的厚度。而且，通过高密度等离子体CVD方法形成二氧化硅膜20c，以嵌入剩余的器件隔离沟槽19。随后，通过CMP方法抛光氮化硅膜20b和二氧化硅膜20c，直到露出氮化硅膜17的表面。与普通STI结构的情况相比，具有该膜结构的STI结构加到沟道区的压缩应力较小。因此，能够得到更好的保持特性。而且，根据氮化硅膜20b的厚度或二氧化硅膜20a的氧化条件能够控制加到沟道区的应力。
接着，如图14A和14B所示，通过湿蚀刻除去在浮栅16上的氮化硅膜17的一部分和氮化硅膜20b的一部分。
接着，如图15A和15B所示，通过各向异性刻蚀技术调节二氧化硅膜20a和二氧化硅膜20c的高度到氮化硅膜20b的高度。由此，完成器件隔离绝缘部分20。随后，通过CVD方法形成氧氮化硅膜22a，以覆盖器件隔离绝缘部分20、浮栅16和栅极绝缘膜11。硅氧氮化物膜22a的膜厚度为30nm。
接着，根据参考图9A和9B到图11A和11B介绍的非易失存储器件的制造方法形成上部结构、源极27和漏极28。在这种情况下，当形成上部结构时，形成金属膜25的步骤并不总是必需的。而且，该步骤可以是形成硅和金属的复合薄膜的步骤。
能够根据上述制造方法制造在沟道区8中具有小应力的在图12A和12B的非易失存储器件。而且，在第二实施例中，还能够得到与在第一实施例中介绍的相同的优点。
[第三实施例]
接着，下面将参考附图介绍根据本发明第三实施例的非易失存储器件。
图16A示出了在本发明第三实施例中的非易失存储器件的结构剖面图。图16B是沿图16A的线A-A′的非易失存储器件的剖面图。非易失存储器件具有半导体衬底10、栅极绝缘膜11、浮栅16、层间绝缘膜22、控制栅极26和器件隔离绝缘部分20。这里，将介绍半导体衬底10为P型的情况。但是，同样适于N型的情况。
参考图16B，半导体衬底10包括从衬底10的表面开始依次形成的硅膜10a和硅锗膜10b的膜结构。在制造非易失存储器件之前的硅膜10a受到来自硅锗膜10b的拉伸应力并且在制造非易失存储器件的时候产生的压缩应力被抵消。由此，能够控制沟道区8的应力。而且，半导体衬底10在半导体衬底10的表面侧上具有用N型杂质掺杂的深N阱13和用P型杂质掺杂的P阱14。在P阱14中形成N型源极27和漏极28，以接触半导体衬底10的表面。在源极27和漏极28之间的区域为非易失存储器件的沟道区8。它们之间的距离为150nm。
通过调整硅锗膜10b和硅膜10a的膜厚度以及膜形成条件，具有膜结构的半导体衬底10可以调节加到沟道区8的应力。
作为第一绝缘膜的栅极绝缘膜11由二氧化硅形成，以覆盖沟道区8、源极27和漏极28中的每一个的至少一部分。栅极绝缘膜11的膜厚度为10nm，从而电荷可以隧穿。
作为电荷存储膜的浮栅16由多晶硅形成，以覆盖沟道区8上的栅极绝缘膜11。浮栅16的膜厚度为250nm。浮栅16具有150×150nm的平面尺寸。
形成作为第二绝缘膜的层间绝缘膜22，以覆盖浮栅16。层间绝缘膜22的材料是二氧化硅或二氧化硅、氮化硅和二氧化硅的层叠膜。层间绝缘膜22的膜厚度为30nm。
控制栅极26由多晶硅形成，以覆盖层间绝缘膜22。控制栅极26的膜厚度为200nm。
如图16A所示，在半导体衬底10中形成用于将相邻器件彼此分隔的器件隔离沟槽19，并用器件隔离绝缘部分20填充。器件隔离绝缘部分20为STI(浅沟槽隔离)结构。器件隔离沟槽19的深度比深N阱13的深度更深。由二氧化硅形成器件隔离绝缘部分20。
因为在图34到36中所示的特性与第一实施例的相同，所以省略了它们的介绍。
接着，下面将介绍根据本发明第三实施例的非易失存储器件制造方法。图17A和17B以及图2A和2B到图11A和11B示出了在本发明第三实施例中的非易失存储器件制造方法的剖面图。这里，图2A与图2B的关系与图16A与16B的相同(图16B是沿图16A中的线的剖面图)。而且，图16A和16B也适当地用于介绍。
如图17A和17B所示，通过CVD方法在表面清洁过的硅衬底10c上外延生长硅锗膜，作为硅锗膜10b。在这种情况下，硅锗膜的厚度足以缓和在硅锗膜与硅衬底10c之间产生的应力，并减少由于应力缓和产生的晶体缺陷，使晶体缺陷直到不妨碍器件制造的密度。随后，通过CVD方法外延生长硅膜作为硅膜10a。在硅膜与硅锗膜之间的晶格常数的差产生的拉伸应力加到硅膜。由此，能够控制沟道区8的应力。
接着，根据参考在第一实施例中的图2A和2B到图11A和11B介绍的非易失存储器件制造方法，如图17A和17B所示，在衬底上形成非易失存储器件。在这种情况下，形成金属膜25的步骤并不总是必需的。而且，可以使用形成硅和金属的复合薄膜的步骤。
能够制造图16A和16B的具有小应力沟道区8的非易失存储器件。在第三实施例中也可以得到与在第一实施例中介绍的相同的优点。
[第四实施例]
接着，下面将参考附图介绍根据本发明第四实施例的非易失存储器件。
图18A和18B示出了本发明的非易失存储器件的第四实施例的结构剖面图。图18B是沿图18A的线A-A′的非易失存储器件的剖面图。非易失存储器件具有硅衬底10、栅极绝缘膜11、浮栅16、层间绝缘膜22、控制栅极26和器件隔离绝缘部分20。这里，将介绍硅衬底10为P型的情况。但是，同样适用于N型。
参考图18B，硅衬底10在半导体衬底10的表面侧上具有用N型杂质掺杂的深N阱13和用P型杂质掺杂的P阱14。在P阱14中形成N型源极27和漏极28，以接触半导体衬底10的表面。在源极27和漏极28之间的区域为非易失存储器件的沟道区8。它们之间的距离为150nm。区域29是通过在蚀刻半导体衬底10之后外延生长添加碳的硅膜所形成的区域。形成区域29以包括源极27和漏极28中的每一个的一部分。通过利用该结构，拉伸应力加到沟道区8。由于在沟道区8的硅与区域29的添加碳的硅之间的晶格常数的差产生该应力。通过改变碳的添加量、区域29与沟道8之间的位置关系或区域29的深度，可以调节应力。由此，通过利用拉伸应力，能够控制沟道区8的应力。
作为第一绝缘膜的栅极绝缘膜11由二氧化硅形成，以覆盖沟道区8、源极27和漏极28中的每一个的至少一部分。栅极绝缘膜11的膜厚度为10nm，从而电荷可以隧穿。
作为电荷存储膜的浮栅16由多晶硅形成，以覆盖沟道区8上的栅极绝缘膜11。浮栅16的膜厚度为250nm。浮栅16具有150×150nm的平面尺寸。
形成作为第二绝缘膜的多晶硅层间绝缘膜22，以覆盖浮栅16。多晶硅层间绝缘膜22由氧氮化硅或者二氧化硅、氮化硅和二氧化硅的层叠膜形成，具有30nm的膜厚度。
控制栅极26由多晶硅形成，覆盖多晶硅层间绝缘膜22。控制栅极26的膜厚度为200nm。
参考18A，在半导体衬底10中形成用于将相邻器件彼此分隔的器件隔离沟槽19，并用器件隔离绝缘部分20填充。器件隔离绝缘部分20具有STI(浅沟槽隔离)结构。器件隔离绝缘部分20的深度比深N阱13更深。器件隔离绝缘部分20的材料是二氧化硅。
因为在图34到36中所示的特性与第一实施例的相同，所以省略了它们的介绍。
接着，下面将介绍根据本发明第四实施例的非易失存储器件制造方法。图2A和2B到图10A和10B以及图19A和19B到图22A和22B示出了在本发明第四实施例中的非易失存储器件制造方法的剖面图。这里，图18A与图18B之间的关系与其它图的相同(图18B是沿图18A中的线A-A′的非易失存储器件的剖面图)。图18A和18B适当地用于介绍。
首先，根据第一实施例中的非易失存储器件制造方法形成在图2A和2B到图10A和10B所示的控制栅极26。在这种情况下，形成金属膜25的步骤并不总是必需的。而且，可以使用形成硅和金属的复合薄膜的步骤。
接着，如图19A和19B所示，通过CVD方法形成二氧化硅膜40，以覆盖浮栅16、层间绝缘膜22、控制栅极26和栅极绝缘膜11。
接着，如图20A和20B所示，通过光刻和蚀刻技术构图二氧化硅膜40和栅极绝缘膜11。
接着，如图21A和21B所示，通过利用二氧化硅膜40作为掩模干蚀刻半导体衬底10。而且，在清洁蚀刻的半导体衬底的表面之后，通过选择性外延生长技术仅在半导体衬底的蚀刻区域中形成添加碳的硅膜29。根据添加碳的硅膜29与半导体衬底10之间的晶格常数的差，拉伸应力加到沟道区。根据上述拉伸应力能够控制沟道区的应力。而且，根据要加入的碳的数量能够控制加到沟道区的应力。
接着，如图22A和22B所示，通过蚀刻除去二氧化硅膜。随后，通过利用控制栅极26作为掩模，离子注入N型杂质。然后，通过热处理形成源极27和漏极28。
根据上述制造方法，能够制造具有小应力的沟道区8的非易失存储器件，如图18A和18B所示。而且，如第四实施例所示，能够得到与第一实施例中介绍的相同的优点。
[第五实施例]
接着，下面将参考附图介绍根据本发明第五实施例的非易失存储器件。
图23A示出了根据本发明第五实施例中的非易失存储器件的结构剖面图。图23B是沿图23A的线A-A′的非易失存储器件的剖面图。非易失存储器件具有硅衬底10、栅极绝缘膜11、电荷存储绝缘膜16、层间绝缘膜22、控制栅极26和器件隔离绝缘部分20。这里，将介绍半导体衬底10的导电类型为P型的情况。但是，同样适用于N型半导体衬底。
参考图23B，硅衬底10在半导体衬底10的表面侧上具有用N型杂质掺杂的深N阱13和用P型杂质掺杂的P阱14。在P阱14中形成N型源极27和漏极28，以接触半导体衬底10的表面。在源极27和漏极28之间的区域为非易失存储器件的沟道区8。它们之间的距离为150nm。
栅极绝缘膜11由二氧化硅形成，以覆盖沟道区8、源极27和漏极28中的每一个的至少一部分。栅极绝缘膜11的膜厚度为1.5nm，从而电荷可以隧穿。
在沟道区8上的栅极绝缘膜11上形成电荷存储绝缘膜16。电荷存储绝缘膜16由包含精细的硅颗粒16b的二氧化硅膜16a形成。二氧化硅膜16a的膜厚度为250nm。精细的硅颗粒16b的颗粒直径为5nm。电荷存储绝缘膜16具有150nm×150nm的平面尺寸。
层间绝缘膜22由二氧化硅形成，以覆盖电荷存储绝缘膜。层间绝缘膜22的膜厚度为7nm。
形成控制栅极26，覆盖层间绝缘膜22。控制栅极26具有金属膜25和多晶硅膜24。形成多晶硅膜24，以覆盖多晶硅层绝缘膜22。多晶硅膜24的膜厚度为100nm。形成金属膜25，以覆盖多晶硅膜24。金属膜25对沟道区8施加拉伸应力，以缓和沟道区8的压缩应力。金属膜26的膜厚度为150nm。金属膜25由钨、钽、钼或它们中任何一个的氮化物形成。
通过调节金属膜25的厚度和材料，能够得到所需的拉伸应力。此外，通过调节上述钨等以及它们中任何一个的氮化物的组分，可以得到所需的拉伸应力。由此，能够根据压缩应力缓和沟道区8的压缩应力。
如图23A所示，在半导体衬底10中形成用于将相邻器件彼此分隔的器件隔离沟槽19，并用器件隔离绝缘部分20填充。器件隔离绝缘部分20具有STI(浅沟槽隔离)结构。器件隔离绝缘部分20的深度比N阱13更深，并且器件隔离绝缘部分20由二氧化硅形成。
因为在图34到36中所示的特性与第一实施例的相同，所以省略了它们的介绍。
因为除电荷存储绝缘膜16的材料不同以外，在本发明第五实施例中的非易失存储器件制造方法与第一实施例相同，所以省略其介绍。但是，能够通过采用和焙烧散布精细的硅颗粒的二氧化硅浆料形成电荷存储绝缘膜16。
在第五实施例中也可以得到与在第一实施例中相同的优点。
这里，可以用包含电荷俘获中心的电荷存储绝缘膜16′代替电荷存储绝缘膜16作为介质膜，如图37A和37B所示。在这种情况下，可以省略多晶硅层绝缘膜22。
[第六实施例]
接着，下面将参考附图介绍根据本发明第六实施例的非易失存储器件。
图24A示出了根据本发明第六实施例的非易失存储器件的结构剖面图。图24B是沿图24A的线A-A′的非易失存储器件的剖面图。非易失存储器件具有硅衬底10、栅极绝缘膜11、电荷存储绝缘膜16、层间绝缘膜22、控制栅极26和器件隔离绝缘部分20。这里，将介绍半导体衬底10的导电类型为P型的情况。但是，也同样适用于N型。
参考图24B，硅衬底10在半导体衬底10的表面侧上具有用N型杂质掺杂的深N阱13和用P型杂质掺杂的P阱14。在P阱14中形成N型源极27和漏极28，以接触半导体衬底10的表面。在源极27和漏极28之间的区域为非易失存储器件的沟道区。它们之间的距离为150nm。
栅极绝缘膜11由二氧化硅形成，以覆盖沟道区8、源极27和漏极28中的每一个的至少一部分。形成栅极绝缘膜11，其具有7nm的膜厚度，从而电荷可以隧穿。
在沟道区8上的栅极绝缘膜11上形成电荷存储绝缘膜16。电荷存储绝缘膜16由氮化硅、氧化铝、氧氮化铝、氧化铪、氧氮化铪、硅铪氧氮化物、氧化锆、氧氮化锆和硅锆氧氮化物中的任一个形成。通过包含电荷俘获中心的这些材料中的任一个形成电荷存储膜16。形成电荷存储绝缘膜16具有10nm的膜厚度。电荷存储绝缘膜16具有150nm×150nm的平面尺寸。
在电荷存储绝缘膜16上形成二氧化硅的层间绝缘膜22。形成层间绝缘膜22，其具有7nm的膜厚度。
形成控制栅极26，以覆盖层间绝缘膜22。控制栅极26具有金属膜25和多晶硅膜24。形成多晶硅膜24，以覆盖多晶硅层间绝缘膜22。形成多晶硅膜24，其具有100nm的膜厚度。形成金属膜25，以覆盖多晶硅膜26。金属膜25对沟道区8施加拉伸应力，以缓和沟道区8的压缩应力。金属膜25的膜厚度为150nm。金属膜25以下中的任何一个形成，钨、钽、钼、它们中任何一个的氮化物或它们的组合(叠层)。
参考24A，在半导体衬底10中形成用于将相邻器件彼此分隔的器件隔离沟槽19，并用器件隔离绝缘部分20填充。器件隔离绝缘部分20具有STI(浅沟槽隔离)结构。器件隔离绝缘部分20的深度比N阱13更深，并且器件隔离绝缘部分20由二氧化硅形成。
因为在图34到36中所示的特性与第一实施例的相同，所以省略了它们的介绍。
因为除电荷存储绝缘膜16的材料不同以外，在本发明第六实施例中的非易失存储器件制造方法与第一实施例相同，所以省略其介绍。
在第六实施例中也可以得到与第一实施例中相同的优点。
[第七实施例]
接着，下面将参考附图介绍根据本发明第七实施例的非易失存储器件。
图25A示出了本发明的非易失存储器件的第七实施例的结构剖面图。图25B是沿图25A的线A-A′的非易失存储器件的剖面图。非易失存储器件具有半导体衬底10、栅极绝缘膜11、铁电膜18、控制栅极26和器件隔离绝缘部分20。在这种情况下，将介绍半导体衬底10的导电类型为P型的情况。但是，同样适用于N型。而且，铁电膜18为具有从栅极绝缘膜11的侧面开始依次形成的金属和铁电物质的层叠结构的薄膜。
参考图25B，半导体衬底10在半导体衬底10的表面侧上具有用N型杂质掺杂的深N阱13和用P型杂质掺杂的P阱14。在P阱14中形成N型源极27和漏极28，以接触半导体衬底10的表面。在源极27和漏极28之间的区域为非易失存储器件的沟道区8。它们之间的距离为150nm。
作为第一绝缘膜的栅极绝缘膜11由氧化铪形成，以覆盖沟道区8、源极27和漏极28中的每一个的至少一部分。形成栅极绝缘膜11，其具有8nm的膜厚度。
作为电荷存储膜的铁电膜18由在沟道区8上的栅极绝缘膜11上的钽酸铋酸锶(tantalic-acid bismuthate strontium)形成。形成铁电膜18，其具有250nm的膜厚度。铁电膜18具有150×150nm的平面尺寸。而且，在栅极绝缘膜11与铁电膜18之间可以存在金属膜(未示出)。
控制栅极26由在铁电膜18上的钌形成。形成控制栅极26，其具有100nm的膜厚度。
参考25A，在半导体衬底10中形成用于将相邻器件彼此分隔的器件隔离沟槽19，并用器件隔离绝缘部分20填充。器件隔离绝缘部分20具有二氧化硅20a、氮化硅20b和二氧化硅20c的膜结构的STI(浅沟槽隔离)结构。器件隔离绝缘部分20的深度比深N阱13更深。二氧化硅20a和氮化硅20b的厚度分别为10nm和3nm。通过膜结构的STI结构能够类似于第二实施例的情况控制沟道区的应力。
因为图34到36的特性与第一实施例的相同，所以省略了它们的介绍。
因为除了未形成层间绝缘膜22之外，第七实施例与第二实施例相同，所以省略了本发明第七实施例的非易失存储器件的介绍。
在第七实施例中也可以得到与第一实施例中相同的优点。
[第八实施例]
接着，下面将参考附图介绍根据本发明第八实施例的非易失存储器件。
图26A示出了根据本发明第八实施例的非易失存储器件的结构剖面图。图26B是沿图26A的线A-A′的非易失存储器件的剖面图。非易失存储器件具有半导体衬底10、栅极绝缘膜11、浮栅16、多晶硅层间绝缘膜22、控制栅极26、侧壁30、膜绝缘膜35和器件隔离绝缘部分20。在这种情况下，将介绍半导体衬底10的导电类型为P型的情况，同样适用于N型。
参考图26B，半导体衬底10在半导体衬底10的表面侧上具有用N型杂质掺杂的深N阱13和用P型杂质掺杂的P阱14。在P阱14中形成N型源极27和漏极28，以与半导体衬底10的表面接触。在源极27和漏极28之间的区域为非易失存储器件的沟道区。它们之间的距离为150nm。
作为第一绝缘膜的栅极绝缘膜11由二氧化硅形成，以覆盖沟道区8、源极27和漏极28中的每一个的至少一部分。形成栅极绝缘膜11，其具有10nm的膜厚度，从而电荷可以隧穿。
作为电荷存储膜的浮栅16由多晶硅形成，以覆盖沟道区8上的栅极绝缘膜11。浮栅16形成为具有250nm的膜厚度。浮栅16具有150nm×150nm的平面尺寸。
形成作为第二绝缘膜的多晶硅层间绝缘膜22，以覆盖浮栅16。多晶硅层间绝缘膜22由氧氮化硅或二氧化硅、氮化硅和二氧化硅的层叠膜形成。形成多晶硅层间绝缘膜22具有30nm的膜厚度。
形成控制栅极26，以覆盖多晶硅层间绝缘膜22。控制栅极26具有硅化物膜25和多晶硅膜24。形成多晶硅膜24，以覆盖多晶硅层间绝缘膜22。形成多晶硅膜24，其具有200nm的膜厚度。硅化物膜25由CoSi2形成，以覆盖多晶硅膜24。形成硅化物膜25，以具有100nm的膜厚度。
形成侧壁30覆盖浮栅16、多晶硅层间绝缘膜22和控制栅极26的每个侧面，从而侧壁30的下部接触栅极绝缘膜11。侧壁30具有拉伸应力。能够用拉伸应力缓和沟道区8的压缩应力。具体的，在接触栅极绝缘膜11的部分和几乎平行于栅极绝缘膜11的部分中的拉伸应力分别具有较大的作用。侧壁30具有第一侧壁绝缘膜31、第二侧壁绝缘膜32和第三侧壁绝缘膜33。
第一侧壁绝缘膜31覆盖浮栅16、多晶硅层间绝缘膜22和控制栅极26的侧面，并且形成膜31的下部接触栅极绝缘膜11。第一侧壁绝缘膜31由二氧化硅形成，其具有10nm的膜厚度。制造方法为CVD方法，例如，低压CVD方法。
形成第二侧壁绝缘膜32，以覆盖第一侧壁绝缘膜31的表面。例如，膜32是包含氮化硅(SiN)膜、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一种的膜。制造方法是低压CVD方法。最好薄膜形成的温度范围为600℃到900℃。在该范围中，能够使膜具有拉伸应力。形成第二侧壁绝缘膜32，其具有10nm的膜厚度。
第三侧壁绝缘膜33由二氧化硅形成，以覆盖第二侧壁绝缘膜32的表面。制造方法为CVD方法，例如，低压CVD方法。形成第三侧壁绝缘膜33，其具有20nm的膜厚度。因为沿几乎平行于半导体衬底10的表面的方向具有拉伸应力，所以第一侧壁绝缘膜31、第二侧壁绝缘膜32和第三侧壁绝缘膜33中的至少一个可以缓和沟道区8的压缩应力。
形成作为第三绝缘膜的层间绝缘膜35，以覆盖栅极绝缘膜11、侧壁30和控制栅极26。膜35由包含氮化硅、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一种的膜组成。制造方法为CVD方法，例如，低压CVD方法。源气体为硅烷或二氯甲硅烷。从膜质量的观点来看，最好膜形成温度在从600℃到900℃的范围内(膜具有拉伸应力的条件)。形成层间绝缘膜35，其具有200nm的膜厚度。而且，可以通过采用一甲基硅烷和肼作为源气体的CVD方法形成膜。层间绝缘膜35具有拉伸应力，并且能够用拉伸应力缓和沟道区8的压缩应力。
参考图26A，在半导体衬底10中形成用于将相邻器件彼此分隔的器件隔离沟槽19，并用器件隔离绝缘部分20填充。器件隔离绝缘部分20具有STI(浅沟槽隔离)结构。器件隔离绝缘部分20的深度比深N阱13更深。器件隔离绝缘部分20由二氧化硅形成。
因为图34到36的特性与第一实施例的情况相同，所以省略了它们的介绍。
接着，下面将介绍根据本发明第八实施例的非易失存储器件制造方法。图2A和2B到图8A和8B、图27A和27B到图33A和33B示出了根据本发明第八实施例的非易失存储器件制造方法的剖面图。这里，图27A和27B之间的关系与在其它图中的相同(图26B是沿图26A中的线A-A′的剖面图)。
首先，根据第一实施例中的非易失存储器件制造方法进行处理，直到形成图2A和2B到图8A和8B所示的氧氮化硅膜22a。
接着，如图27A和27B所示，通过CVD方法形成多晶硅膜24a，其具有300nm的膜厚度，并覆盖氧氮化硅膜22a。
接着，如图28A和28B所示，通过光刻和蚀刻技术构图氧氮化硅膜22a和多晶硅膜24a，以形成多晶硅膜24和多晶硅层间绝缘膜22。
参考图29A和29B，通过利用多晶硅膜24作为掩模离子注入N型杂质，然后，通过热处理形成源极27和漏极28。
如图30A和30B所示，通过CVD方法形成用于侧壁的二氧化硅膜31a、氮化硅膜32a和二氧化硅膜33a，分别具有10nm、10nm和20nm的厚度，并覆盖栅极绝缘膜11和多晶硅膜24。在这种情况下，采用上述制造条件，以具有拉伸应力。由此，能够减少沟道区8的压缩应力。
如图31A和31B所示，通过各向异性刻蚀形成侧壁30(第一侧壁绝缘膜31、第二侧壁绝缘膜32和第三侧壁绝缘膜33)。
如图32A和32B所示，通过溅射方法形成Co膜，其具有100nm的膜厚度，并覆盖多晶硅膜24。随后，通过光刻和蚀刻技术，Co膜留在多晶硅膜24上。然后，进行热处理，从而剩余的Co膜与多晶硅膜24反应，以形成厚度100nm的CoSi2的硅化物膜25。由此，形成控制栅极26(硅化物膜25和多晶硅膜24)。
接着，如图33A和33B所示，通过CVD方法形成层间绝缘膜35，以具有200nm的厚度，并覆盖栅极绝缘膜11、侧壁30和控制栅极26。在这种情况下，采用上述制造条件，以具有拉伸应力。由此，能够减少沟道区8的压缩应力。
能够根据上述制造方法制造在沟道区8中具有小应力的非易失存储器件，如图26A和26B所示。
在第八实施例中也可以得到与第一实施例相同的优点。
上述实施例只要它们不互相矛盾就可以应用。
根据本发明，能够抑制在沟道区中半导体衬底的应力。结果，能够增加存储单元的电流导通/截止比并抑制栅极氧化膜的恶化。由此，能够保持存储单元的特性，以改善重写操作的次数并实现适于多值存储器的单元特性。

Claims (36)

1.一种非易失存储器件，包括：
在半导体衬底中形成的源极和漏极区；
在所述半导体衬底中的所述源极区和所述漏极区之间的沟道区上形成的绝缘膜；
在所述沟道区上形成的介质膜，以储存电荷；以及
在所述介质膜上形成的控制栅极，
其中在所述沟道区中的压缩应力等于或小于50MPa。
2.根据权利要求1的非易失存储器件，其中在所述沟道区中的拉伸应力等于或小于50MPa。
3.根据权利要求1的非易失存储器件，其中所述控制栅极具有层叠结构，在该结构中从所述介质膜的一侧开始依次层叠导电半导体膜和金属膜。
4.根据权利要求3的非易失存储器件，其中所述金属膜包含从由钨、钽、钼、氮化钨、氮化钽和氮化钼构成的组中挑选出来至少一种材料。
5.根据权利要求1的非易失存储器件，其中所述半导体衬底的至少一部分具有层叠结构，在该结构中从所述半导体衬底的表面侧开始依次层叠硅区域和硅锗区域。
6.根据权利要求1的非易失存储器件，其中所述源极区和所述漏极区中的至少一个包含添加碳的硅区域和添加碳的硅锗区域中的一种。
7.根据权利要求1到6中任一个的非易失存储器件，其中所述介质膜包括半导体薄膜。
8.根据权利要求1到6中任一个的非易失存储器件，其中所述介质膜包括包含电荷俘获中心的电荷存储绝缘膜。
9.根据权利要求8的非易失存储器件，其中所述电荷存储绝缘膜由从氮化硅、氧化铝、铝氧氮化物、氧化铪、铪氧氮化物、硅铪氧化物、硅铪氧氮化物、氧化锆、锆氧氮化物、硅锆氧化物和硅锆氧氮化物构成的组中挑选出来的材料形成。
10.根据权利要求1到6中任一个的非易失存储器件，其中所述介质膜包括其中散布半导体颗粒的电荷存储绝缘膜。
11.根据权利要求1到6中任一个的非易失存储器件，其中所述介质膜包括铁电膜。
12.根据权利要求1到6中任一个的非易失存储器件，其中所述介质膜具有层叠结构，其中从所述绝缘膜的一侧开始依次层叠金属膜和铁电膜。
13.根据权利要求1到6中任一个的非易失存储器件，还包括：
形成的第一层间绝缘膜，其覆盖所述绝缘膜和所述控制栅极。
14.根据权利要求13的非易失存储器件，其中所述第一层间绝缘膜具有拉伸应力。
15.根据权利要求13的非易失存储器件，其中所述第一层间绝缘膜由从SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜构成的组中选择的至少一种膜组成。
16.根据权利要求13的非易失存储器件，还包括：
形成的侧壁绝缘膜，其覆盖所述介质膜和所述控制栅极的侧表面，并在所述侧壁绝缘膜的底部接触所述绝缘膜，
其中所述侧壁绝缘膜包括：
平行于所述绝缘膜形成的第一绝缘膜；以及
平行于所述侧表面的第二绝缘膜，以及
所述第一绝缘膜具有拉伸应力。
17.根据权利要求16的非易失存储器件，其中所述第一层间绝缘膜包含SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜中的至少一种。
18.根据权利要求1或6中任一个的非易失存储器件，还包括：
在所述半导体衬底中形成的器件隔离部分。
19.根据权利要求18的非易失存储器件，其中所述器件隔离部分包括包含氮化硅膜的沟槽。
20.一种非易失存储器件的制造方法，包括：
在半导体衬底上形成绝缘膜；
在所述半导体衬底的沟道区上的所述绝缘膜上形成上部结构；以及
在所述半导体衬底中形成源极区和漏极区，从而所述源极区和所述漏极区中的每一个接触所述沟道区，并且所述源极区和所述漏极区彼此远离，
其中所述上部结构包括依次层叠的存储电荷的介质膜和控制栅极，并且
所述形成上部结构包括：
从所述介质膜的一侧开始依次形成导电半导体膜和金属膜，作为所述控制栅极，从而在形成所述非易失存储器件之后，在所述沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
21.根据权利要求20的方法，其中所述金属膜包括由从钨、钽、钼、氮化钨、氮化钽和氮化钼构成的组中挑选出来的至少一种材料形成的膜。
22.一种非易失存储器件的制造方法，包括：
在半导体衬底上形成依次层叠的硅锗膜和硅膜的层叠结构；
在所述层叠结构上形成绝缘膜；
形成上部结构，其中在所述半导体衬底的沟道区上依次层叠介质膜和控制栅极，以覆盖所述绝缘膜；以及
在所述半导体衬底中形成源极区和漏极区，从而所述源极区和所述漏极区中的每一个接触所述沟道区，并且所述源极区和所述漏极区彼此远离，
其中形成所述层叠结构，从而在形成所述非易失存储器件之后，在所述沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
23.一种非易失存储器件的制造方法，包括：
在半导体衬底上形成绝缘膜；
形成上部结构，其中在所述半导体衬底的沟道区上依次层叠介质膜和控制栅极，以覆盖所述绝缘膜；
在所述半导体衬底中要形成源极区和漏极区的至少一部分中形成添加碳的硅锗膜和添加碳的硅膜中的一个；以及
在所述半导体衬底中形成所述源极区和所述漏极区，从而所述源极区和所述漏极区中的每一个接触所述沟道区，并且所述源极区和所述漏极区彼此远离，
其中形成所述添加碳的硅锗膜和所述添加碳的硅膜中的每一个，从而在形成所述非易失存储器件之后，在所述沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
24.一种非易失存储器件的制造方法，包括：
在半导体衬底中形成器件隔离部分；
在除所述器件隔离部分以外的所述半导体衬底的一部分上形成绝缘膜；
形成上部结构，其中依次层叠电荷存储膜、第二绝缘膜和控制栅极，以覆盖在所述半导体衬底的沟道区上的所述绝缘膜；以及
在所述半导体衬底中形成源极区和漏极区，从而所述源极区和所述漏极区中的每一个接触所述沟道区，并且所述源极区和所述漏极区彼此远离，
其中所述形成器件隔离部分包括：
形成包含氮化硅膜的沟槽结构的所述器件隔离部分，从而在形成所述非易失存储器件之后，在所述沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
25.一种非易失存储器件的制造方法，包括：
在半导体衬底上形成绝缘膜；
形成上部结构，其中在所述半导体衬底的沟道区上依次层叠介质膜和控制栅极，以覆盖所述绝缘膜；
在所述半导体衬底中形成源极区和漏极区，从而所述源极区和所述漏极区中的每一个接触所述沟道区，并且所述源极区和所述漏极区彼此远离；以及
形成第一绝缘膜，以覆盖所述绝缘膜和所述上部结构，从而在形成所述非易失存储器件之后，在所述沟道区中压缩应力等于或小于50MPa或者拉伸应力等于或小于50Mpa。
26.根据权利要求25的方法，其中所述形成第一绝缘膜包括：
在等于或高于600℃的温度下通过采用硅烷和二氯甲硅烷作为源气体的CVD方法形成所述第一绝缘膜。
27.根据权利要求25的方法，其中所述形成第一绝缘膜包括：
在等于或高于600℃的温度下通过采用一甲基硅烷和肼作为源气体的CVD方法形成所述第一绝缘膜。
28.根据权利要求25的方法，还包括：
形成第二绝缘膜，以覆盖所述绝缘膜和所述上部结构；
除去除所述上部结构的侧表面以外的所述第二绝缘膜的一部分；以及
在所述侧表面上形成侧壁绝缘膜，
其中所述侧壁绝缘膜具有拉伸应力。
29.根据权利要求28的方法，其中所述第一绝缘膜和所述侧壁绝缘膜中的至少一个由从SiN膜、SiON膜、SiCN膜、AlO膜和AlSiN膜构成的组中选择的至少一种膜组成。
30.根据权利要求20到29中任一个的方法，其中所述形成上部结构包括：
形成半导体膜作为电荷存储膜。
31.根据权利要求20到29中任一个的方法，其中所述形成上部结构包括：
形成包含电荷俘获中心的电荷存储绝缘膜作为所述介质膜。
32.根据权利要求31的方法，其中所述形成电荷存储绝缘膜包括：
由从氮化硅、氧化铝、铝氧氮化物、氧化铪、铪氧氮化物、硅铪氧化物、硅铪氧氮化物、氧化锆、氮化锆、硅锆氧化物和硅锆氮化物构成的组中挑选出来的至少一种材料形成所述电荷存储绝缘膜。
33.根据权利要求20到29中任一个的方法，其中所述形成上部结构包括：
形成其中散布半导体颗粒的电荷存储绝缘膜作为所述介质膜。
34.根据权利要求20到权利要求29中任一个的方法，其中所述形成上部结构包括：
形成铁电膜作为所述介质膜。
35.根据权利要求20到29中任一个的方法，其中所述形成上部结构包括：
从所述绝缘膜的一侧开始依次形成金属膜和铁电膜作为所述介质膜。
36.根据权利要求20到29中任一个的方法，还包括：
以与所述上部结构自对准的方式形成器件隔离部分。
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