JP2003229496A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003229496A JP2003229496A JP2002028460A JP2002028460A JP2003229496A JP 2003229496 A JP2003229496 A JP 2003229496A JP 2002028460 A JP2002028460 A JP 2002028460A JP 2002028460 A JP2002028460 A JP 2002028460A JP 2003229496 A JP2003229496 A JP 2003229496A
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Abstract
(57)【要約】
【課題】 半導体基板のＳＴＩ端部近辺での応力集中と
イオン注入起因の微少な欠陥の発生との相乗作用による
結晶欠陥の発生を抑制する半導体装置の製造方法を提供
する。 【解決手段】 Ｓｉ基板１の表層部において、アクティ
ブ領域１ａの周りにＳＴＩ３を形成する。そして、ＳＴ
Ｉ３上にゲート電極４及びサイドウォール５を形成した
後、ゲート電極４からアクティブ領域１ａにかけて、レ
ジストマスク６を形成する。このとき、レジストマスク
６のＮ+型拡散領域２の形成予定領域に接する端部６ａ
がＳＴＩ端部３ａから例えば０．３μｍ離れたところに
位置するようにパターニングを行う。その後、イオン注
入により、Ｎ+型拡散領域２をＳＴＩ端部３ａから離間
するように形成する。
イオン注入起因の微少な欠陥の発生との相乗作用による
結晶欠陥の発生を抑制する半導体装置の製造方法を提供
する。 【解決手段】 Ｓｉ基板１の表層部において、アクティ
ブ領域１ａの周りにＳＴＩ３を形成する。そして、ＳＴ
Ｉ３上にゲート電極４及びサイドウォール５を形成した
後、ゲート電極４からアクティブ領域１ａにかけて、レ
ジストマスク６を形成する。このとき、レジストマスク
６のＮ+型拡散領域２の形成予定領域に接する端部６ａ
がＳＴＩ端部３ａから例えば０．３μｍ離れたところに
位置するようにパターニングを行う。その後、イオン注
入により、Ｎ+型拡散領域２をＳＴＩ端部３ａから離間
するように形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板表面に
トレンチを形成した後、トレンチに隣接するアクティブ
領域にイオン注入法により不純物拡散領域を形成する工
程を有する半導体装置の製造方法に関するものである。
トレンチを形成した後、トレンチに隣接するアクティブ
領域にイオン注入法により不純物拡散領域を形成する工
程を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図８に示すように、Ｓｉ基板１の表層部
にはトレンチ１０が形成され、このトレンチ１０及びト
レンチ１０内に埋め込まれた酸化膜３によるＳＴＩ（Sh
allowTrench Insulation）構造によりＳｉ基板１のトレ
ンチ１０に囲まれているアクティブ領域１ａが絶縁分離
されている。なお、以下では、この酸化膜３を埋め込み
酸化膜３、若しくは単にＳＴＩ３と言う。
にはトレンチ１０が形成され、このトレンチ１０及びト
レンチ１０内に埋め込まれた酸化膜３によるＳＴＩ（Sh
allowTrench Insulation）構造によりＳｉ基板１のトレ
ンチ１０に囲まれているアクティブ領域１ａが絶縁分離
されている。なお、以下では、この酸化膜３を埋め込み
酸化膜３、若しくは単にＳＴＩ３と言う。
【０００３】このように、ＳＴＩ構造を有する半導体装
置において、アクティブ領域１ａのＳＴＩ端部３ａ近
辺、言い換えると、アクティブ領域１ａの上側のコーナ
ー部分１ｂ近辺での結晶欠陥による接合リークなどのデ
バイス特性劣化及び歩留まり低下が問題となる。この上
側のコーナー部１ｂでの結晶欠陥の発生の原因は、一般
的に、基板であるＳｉと埋め込み膜であるＳｉＯ2の熱
弾性係数差や、ゲート酸化膜形成による埋め込み酸化膜
の体積膨張などにより応力が発生し、このコーナー部１
ｂにおいて応力集中が発生する為であると考えられてい
る。
置において、アクティブ領域１ａのＳＴＩ端部３ａ近
辺、言い換えると、アクティブ領域１ａの上側のコーナ
ー部分１ｂ近辺での結晶欠陥による接合リークなどのデ
バイス特性劣化及び歩留まり低下が問題となる。この上
側のコーナー部１ｂでの結晶欠陥の発生の原因は、一般
的に、基板であるＳｉと埋め込み膜であるＳｉＯ2の熱
弾性係数差や、ゲート酸化膜形成による埋め込み酸化膜
の体積膨張などにより応力が発生し、このコーナー部１
ｂにおいて応力集中が発生する為であると考えられてい
る。
【０００４】この応力緩和の手段として、特開平４−３
０５５６号公報等に示されるように、ＳＴＩのエッチン
グ後の酸化処理の工夫により、半導体基板のコーナー部
を丸める方法や、特開平１１−２７４２８６号公報等の
ように埋め込み材や埋め込み後の熱処理の工夫により緩
和する方法や、また、ＳＴＩの形成後のウェット酸化時
間の制御による埋め込み膜の体積膨張を軽減する方法な
どがある。
０５５６号公報等に示されるように、ＳＴＩのエッチン
グ後の酸化処理の工夫により、半導体基板のコーナー部
を丸める方法や、特開平１１−２７４２８６号公報等の
ように埋め込み材や埋め込み後の熱処理の工夫により緩
和する方法や、また、ＳＴＩの形成後のウェット酸化時
間の制御による埋め込み膜の体積膨張を軽減する方法な
どがある。
【０００５】
【発明が解決しようとする課題】しかし、上記した手段
を用いても、図８に示すように、アクティブ領域１ａに
おいて、ゲート電極４及びサイドウォール５をマスクと
したイオン注入により、自己整合的に、不純物拡散層２
を形成すると、特性に影響を与えるほどの結晶欠陥１６
が発生してしまうことがわかった。ここで、特性に影響
を与えるほどの結晶欠陥とは、不純物拡散層２からその
下側のアクティブ領域１ａに渡って延びている結晶欠陥
のことであり、後に説明する微少な欠陥１５は含まな
い。なお、以下で単に結晶欠陥というときは、このよう
な結晶欠陥のことを指す。
を用いても、図８に示すように、アクティブ領域１ａに
おいて、ゲート電極４及びサイドウォール５をマスクと
したイオン注入により、自己整合的に、不純物拡散層２
を形成すると、特性に影響を与えるほどの結晶欠陥１６
が発生してしまうことがわかった。ここで、特性に影響
を与えるほどの結晶欠陥とは、不純物拡散層２からその
下側のアクティブ領域１ａに渡って延びている結晶欠陥
のことであり、後に説明する微少な欠陥１５は含まな
い。なお、以下で単に結晶欠陥というときは、このよう
な結晶欠陥のことを指す。
【０００６】そこで、本発明者らは、この原因究明の為
に様々な実験を行った。
に様々な実験を行った。
【０００７】不純物拡散層２は、ＳＴＩ３を形成した
後、図に示されていないが、ゲート酸化膜の形成やゲー
ト電極の酸化にウェット酸化を行い、その後、アクティ
ブ領域１ａにイオン注入することで形成される。このと
き、図９（ａ）に示すように、ＳＴＩ３上でマスク１７
を、ＳＴＩ端部３ａにマスク１７の端部１７ａが位置す
るように形成した後、イオン注入した場合と、図９
（ｂ）に示すように、マスクを形成しないでイオン注入
した場合とでのウェット酸化時間と結晶欠陥発生率との
関係を図１０に示す。なお、このときＡｓイオンをドー
ズ量５×１０15ｃｍ-2、７０ｋｅｖでイオン注入してい
る。
後、図に示されていないが、ゲート酸化膜の形成やゲー
ト電極の酸化にウェット酸化を行い、その後、アクティ
ブ領域１ａにイオン注入することで形成される。このと
き、図９（ａ）に示すように、ＳＴＩ３上でマスク１７
を、ＳＴＩ端部３ａにマスク１７の端部１７ａが位置す
るように形成した後、イオン注入した場合と、図９
（ｂ）に示すように、マスクを形成しないでイオン注入
した場合とでのウェット酸化時間と結晶欠陥発生率との
関係を図１０に示す。なお、このときＡｓイオンをドー
ズ量５×１０15ｃｍ-2、７０ｋｅｖでイオン注入してい
る。
【０００８】実験の結果、どちらの場合も、時間が増加
するにつれ、欠陥発生率が増加する傾向が見られる。一
般的に、ＳＴＩ起因の結晶欠陥は、ウェット酸化時間
（ウェット酸化量）に依存することが知られていること
から、これらの結晶欠陥はＳＴＩ起因によるものである
と考えられる。
するにつれ、欠陥発生率が増加する傾向が見られる。一
般的に、ＳＴＩ起因の結晶欠陥は、ウェット酸化時間
（ウェット酸化量）に依存することが知られていること
から、これらの結晶欠陥はＳＴＩ起因によるものである
と考えられる。
【０００９】しかしながら、欠陥発生率が０％より大き
くなるウェット酸化時間は、図９（ａ）のＳＴＩ端部３
ａにマスク端部１７ａが位置する場合の方が、図９
（ｂ）のマスクが形成されていない場合に比べ短くなる
ことが本実験より確認された。つまり、図９（ａ）の方
が、結晶欠陥が発生しやすいことがわかった。
くなるウェット酸化時間は、図９（ａ）のＳＴＩ端部３
ａにマスク端部１７ａが位置する場合の方が、図９
（ｂ）のマスクが形成されていない場合に比べ短くなる
ことが本実験より確認された。つまり、図９（ａ）の方
が、結晶欠陥が発生しやすいことがわかった。
【００１０】さらに、図１１に図９（ａ）の場合におけ
るイオン注入により不純物拡散層２をＳＴＩ３に隣接し
て形成する前での半導体基板の結晶欠陥の発生率を、不
純物拡散層２を形成した後の結果と共に示す。なお、こ
のときのイオン注入条件は図９のときと同じであり、ウ
ェット酸化時間は２５分である。この結果より、結晶欠
陥は、ＳＴＩ３形成後のイオン注入により不純物拡散層
２を形成した後に発生していることがわかる。
るイオン注入により不純物拡散層２をＳＴＩ３に隣接し
て形成する前での半導体基板の結晶欠陥の発生率を、不
純物拡散層２を形成した後の結果と共に示す。なお、こ
のときのイオン注入条件は図９のときと同じであり、ウ
ェット酸化時間は２５分である。この結果より、結晶欠
陥は、ＳＴＩ３形成後のイオン注入により不純物拡散層
２を形成した後に発生していることがわかる。
【００１１】このようにマスク１７の端部１７ａがＳＴ
Ｉ端部３ａと一致するようにマスク１７を形成し、その
後、イオン注入により、不純物拡散層２を形成すると結
晶欠陥が発生しやすくなってしまう。
Ｉ端部３ａと一致するようにマスク１７を形成し、その
後、イオン注入により、不純物拡散層２を形成すると結
晶欠陥が発生しやすくなってしまう。
【００１２】そこで、さらに、次の実験を行った。図１
２（ａ）にて点線で示すように、ＳＴＩ３上に形成され
ているマスクの端部１７ａをＳＴＩ端部３ａから少しず
つ遠ざけるように位置をずらし、それぞれのマスク端部
の位置にてＡｓイオンをドーズ量５×１０15ｃｍ-2、７
０ｋｅｖでイオン注入を行い、結晶欠陥の発生率を調べ
た。それぞれのマスク端部の位置でのときの結晶欠陥の
発生率を図１２（ｂ）に示す。また、半導体基板表層部
のうち、ＳＴＩ３形成によって発生した残存応力のそれ
ぞれのマスク端部１７ａの位置でのシミュレーション結
果を図１２（ｂ）も示す。
２（ａ）にて点線で示すように、ＳＴＩ３上に形成され
ているマスクの端部１７ａをＳＴＩ端部３ａから少しず
つ遠ざけるように位置をずらし、それぞれのマスク端部
の位置にてＡｓイオンをドーズ量５×１０15ｃｍ-2、７
０ｋｅｖでイオン注入を行い、結晶欠陥の発生率を調べ
た。それぞれのマスク端部の位置でのときの結晶欠陥の
発生率を図１２（ｂ）に示す。また、半導体基板表層部
のうち、ＳＴＩ３形成によって発生した残存応力のそれ
ぞれのマスク端部１７ａの位置でのシミュレーション結
果を図１２（ｂ）も示す。
【００１３】マスク１７の端部１７ａが０．１４５μｍ
のとき、ＳＴＩ３の形成により発生する応力が最大であ
り、この領域にて結晶欠陥の発生率が最も高い。そし
て、端部１７ａが０．１４５μｍより離れるにつれ、応
力が減少し、結晶欠陥の発生率は低下していることがわ
かる。
のとき、ＳＴＩ３の形成により発生する応力が最大であ
り、この領域にて結晶欠陥の発生率が最も高い。そし
て、端部１７ａが０．１４５μｍより離れるにつれ、応
力が減少し、結晶欠陥の発生率は低下していることがわ
かる。
【００１４】この結果と、一般的に、ソース・ドレイン
形成工程などで、マスク材を介してＡｓイオンをイオン
注入した場合、そのマスク端部付近に、活性化アニール
処理時の固層成長（非晶質層の結晶化）による微小な結
晶欠陥が発生することが知られていることとから、不純
物拡散層の形成時に発生した微小な結晶欠陥１５（図８
参照、文献：半導体の結晶欠陥制御の科学と技術、シリ
コン編、ｐ１０１〜１０３、１９９３年参照）が、不純
物拡散層２の形成段階でＳＴＩ端部３ａ近傍に発生して
いる応力場によって、転位線へ成長し、特性に影響をあ
たえるほどの欠陥になると考えられる。
形成工程などで、マスク材を介してＡｓイオンをイオン
注入した場合、そのマスク端部付近に、活性化アニール
処理時の固層成長（非晶質層の結晶化）による微小な結
晶欠陥が発生することが知られていることとから、不純
物拡散層の形成時に発生した微小な結晶欠陥１５（図８
参照、文献：半導体の結晶欠陥制御の科学と技術、シリ
コン編、ｐ１０１〜１０３、１９９３年参照）が、不純
物拡散層２の形成段階でＳＴＩ端部３ａ近傍に発生して
いる応力場によって、転位線へ成長し、特性に影響をあ
たえるほどの欠陥になると考えられる。
【００１５】したがって、ＳＴＩ端部３ａ近辺の残留応
力が大きな領域１８に、イオン注入起因の微小な欠陥１
５（図８参照）が存在すること、すなわち、ＳＴＩ端部
３ａでの応力集中とイオン注入起因の微少な欠陥の発生
との相乗作用により、デバイス特性の劣化や歩留まりに
影響を与えるほどの結晶欠陥が発生すると考えられる。
力が大きな領域１８に、イオン注入起因の微小な欠陥１
５（図８参照）が存在すること、すなわち、ＳＴＩ端部
３ａでの応力集中とイオン注入起因の微少な欠陥の発生
との相乗作用により、デバイス特性の劣化や歩留まりに
影響を与えるほどの結晶欠陥が発生すると考えられる。
【００１６】本発明は上記点に鑑みて、半導体基板のＳ
ＴＩ端部近辺での応力集中とイオン注入起因の微少な欠
陥の発生との相乗作用による結晶欠陥の発生を防止する
半導体装置の製造方法を提供することを目的とする。
ＴＩ端部近辺での応力集中とイオン注入起因の微少な欠
陥の発生との相乗作用による結晶欠陥の発生を防止する
半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、半導体基板（１）を用
意する工程と、半導体基板（１）の表層部にトレンチ
（１０）を形成し、トレンチ（１０）内に素子分離用絶
縁膜（３）を形成することで素子分離領域とアクティブ
領域（１ａ）とを形成する工程と、半導体基板（１）上
にゲート電極（４）を形成する工程と、半導体基板
（１）上にマスク材（６）を形成する工程と、ゲート電
極（４）及びマスク材（６）をマスクとするイオン注入
により、自己整合的に、アクティブ領域（１ａ）に不純
物拡散領域（２）を形成する工程とを有し、不純物拡散
領域（２）を形成する工程では、アクティブ領域（１
ａ）のうち、素子分離用絶縁膜（３）の形成により発生
した応力が集中している領域（１８）を除く領域に、半
導体基板（１）と不純物拡散領域（２）との境界を存在
させるように、応力が集中している領域（１８）上にマ
スク材（６）を形成することを特徴としている。
め、請求項１に記載の発明では、半導体基板（１）を用
意する工程と、半導体基板（１）の表層部にトレンチ
（１０）を形成し、トレンチ（１０）内に素子分離用絶
縁膜（３）を形成することで素子分離領域とアクティブ
領域（１ａ）とを形成する工程と、半導体基板（１）上
にゲート電極（４）を形成する工程と、半導体基板
（１）上にマスク材（６）を形成する工程と、ゲート電
極（４）及びマスク材（６）をマスクとするイオン注入
により、自己整合的に、アクティブ領域（１ａ）に不純
物拡散領域（２）を形成する工程とを有し、不純物拡散
領域（２）を形成する工程では、アクティブ領域（１
ａ）のうち、素子分離用絶縁膜（３）の形成により発生
した応力が集中している領域（１８）を除く領域に、半
導体基板（１）と不純物拡散領域（２）との境界を存在
させるように、応力が集中している領域（１８）上にマ
スク材（６）を形成することを特徴としている。
【００１８】このように、素子分離用絶縁膜（３）の形
成により発生した応力が集中している領域（１８）と、
半導体基板（１）と不純物拡散領域（２）との境界とが
離間するように、不純物拡散領域（２）を形成すること
で、半導体基板のＳＴＩ端部（３ａ）近辺での応力集中
とイオン注入起因の微少な欠陥の発生との相乗作用によ
る結晶欠陥の発生を防止することができる。
成により発生した応力が集中している領域（１８）と、
半導体基板（１）と不純物拡散領域（２）との境界とが
離間するように、不純物拡散領域（２）を形成すること
で、半導体基板のＳＴＩ端部（３ａ）近辺での応力集中
とイオン注入起因の微少な欠陥の発生との相乗作用によ
る結晶欠陥の発生を防止することができる。
【００１９】請求項２に記載の発明では、半導体基板
（１）を用意する工程と、半導体基板（１）の表層部に
トレンチ（１０）を形成し、トレンチ（１０）内に素子
分離用絶縁膜（３）を形成することで素子分離領域とア
クティブ領域（１ａ）とを形成する工程と、半導体基板
（１）上にゲート電極（４）を形成する工程と、半導体
基板（１）上にマスク材（６）を形成する工程と、ゲー
ト電極（４）及びマスク材（６）をマスクとするイオン
注入により、自己整合的に、アクティブ領域（１ａ）に
不純物拡散領域（２）を形成する工程とを有し、不純物
拡散領域（２）を形成する工程では、マスク材（６）
を、アクティブ領域（１ａ）のうち、アクティブ領域
（１ａ）と素子分離領域との境界と、不純物拡散領域
（２）の形成予定領域との間の領域上で、かつマスク材
の不純物拡散領域（２）の形成予定領域に接する端部
（６ａ）が、素子分離用絶縁膜（３）の形成により発生
した残留応力のうち、最も高い値に対し、応力値が１２
５／３９０倍以下である領域上に位置するように形成す
ることを特徴としている。
（１）を用意する工程と、半導体基板（１）の表層部に
トレンチ（１０）を形成し、トレンチ（１０）内に素子
分離用絶縁膜（３）を形成することで素子分離領域とア
クティブ領域（１ａ）とを形成する工程と、半導体基板
（１）上にゲート電極（４）を形成する工程と、半導体
基板（１）上にマスク材（６）を形成する工程と、ゲー
ト電極（４）及びマスク材（６）をマスクとするイオン
注入により、自己整合的に、アクティブ領域（１ａ）に
不純物拡散領域（２）を形成する工程とを有し、不純物
拡散領域（２）を形成する工程では、マスク材（６）
を、アクティブ領域（１ａ）のうち、アクティブ領域
（１ａ）と素子分離領域との境界と、不純物拡散領域
（２）の形成予定領域との間の領域上で、かつマスク材
の不純物拡散領域（２）の形成予定領域に接する端部
（６ａ）が、素子分離用絶縁膜（３）の形成により発生
した残留応力のうち、最も高い値に対し、応力値が１２
５／３９０倍以下である領域上に位置するように形成す
ることを特徴としている。
【００２０】このように、マスク端部（６ａ）を残留応
力が最も高い値に対し、応力値が１２５／３９０倍以下
である領域上に配置することで、半導体基板の応力が集
中している領域にイオン注入起因の微少な欠陥を発生さ
せないようにすることができる。したがって、半導体基
板のＳＴＩ端部（３ａ）近辺での応力集中とイオン注入
起因の微少な欠陥の発生との相乗作用による結晶欠陥の
発生を防止することができる。
力が最も高い値に対し、応力値が１２５／３９０倍以下
である領域上に配置することで、半導体基板の応力が集
中している領域にイオン注入起因の微少な欠陥を発生さ
せないようにすることができる。したがって、半導体基
板のＳＴＩ端部（３ａ）近辺での応力集中とイオン注入
起因の微少な欠陥の発生との相乗作用による結晶欠陥の
発生を防止することができる。
【００２１】マスク材の不純物拡散領域（２）の形成予
定領域に接する端部（６ａ）の位置として、例えば、請
求項３のように、アクティブ領域（１ａ）のうち残留応
力が１２５ＭＰａ以下となる領域の上に位置であること
が好ましい。また、例えば、請求項４のように、素子分
離用絶縁膜（３）の端部（３ａ）からアクティブ領域
（１ａ）側に０．３μｍ以上離れていることが好まし
い。
定領域に接する端部（６ａ）の位置として、例えば、請
求項３のように、アクティブ領域（１ａ）のうち残留応
力が１２５ＭＰａ以下となる領域の上に位置であること
が好ましい。また、例えば、請求項４のように、素子分
離用絶縁膜（３）の端部（３ａ）からアクティブ領域
（１ａ）側に０．３μｍ以上離れていることが好まし
い。
【００２２】なお、マスク材として、請求項５のよう
に、ゲート電極（４）を形成するためのポリシリコン膜
（４）を用いることができる。また、請求項６のよう
に、ゲート電極（４）と同様にサイドウォール（５）が
側壁に形成されているポリシリコン膜（４）を用いるこ
とでもできる。このように、新たなマスク材を形成する
ことなく、ゲート電極（４）をマスクとして不純物拡散
層（２）を形成することもできる。
に、ゲート電極（４）を形成するためのポリシリコン膜
（４）を用いることができる。また、請求項６のよう
に、ゲート電極（４）と同様にサイドウォール（５）が
側壁に形成されているポリシリコン膜（４）を用いるこ
とでもできる。このように、新たなマスク材を形成する
ことなく、ゲート電極（４）をマスクとして不純物拡散
層（２）を形成することもできる。
【００２３】請求項７に記載の発明では、半導体基板
（１）を用意する工程と、半導体基板（１）の表層部に
トレンチ（１０）を形成し、トレンチ（１０）内に素子
分離用絶縁膜（３）を形成することで素子分離領域とア
クティブ領域（１ａ）とを形成する工程と、素子分離領
域上でアクティブ領域（１ａ）から所定距離離してマス
クを形成し、アクティブ領域（１ａ）にイオン注入する
ことで、素子分離領域に隣接して不純物拡散領域（２）
を形成する工程とを有することを特徴としている。
（１）を用意する工程と、半導体基板（１）の表層部に
トレンチ（１０）を形成し、トレンチ（１０）内に素子
分離用絶縁膜（３）を形成することで素子分離領域とア
クティブ領域（１ａ）とを形成する工程と、素子分離領
域上でアクティブ領域（１ａ）から所定距離離してマス
クを形成し、アクティブ領域（１ａ）にイオン注入する
ことで、素子分離領域に隣接して不純物拡散領域（２）
を形成する工程とを有することを特徴としている。
【００２４】このように、アクティブ領域（１ａ）から
所定距離離してマスクを形成することで、不純物拡散領
域（２）と半導体基板との境界が生じないように、不純
物拡散領域（２）を形成することができる。これによ
り、半導体基板のＳＴＩ端部（３ａ）近辺での応力集中
とイオン注入起因の微少な欠陥の発生との相乗作用によ
る結晶欠陥の発生を防止することができる。
所定距離離してマスクを形成することで、不純物拡散領
域（２）と半導体基板との境界が生じないように、不純
物拡散領域（２）を形成することができる。これによ
り、半導体基板のＳＴＩ端部（３ａ）近辺での応力集中
とイオン注入起因の微少な欠陥の発生との相乗作用によ
る結晶欠陥の発生を防止することができる。
【００２５】また、請求項８に記載の発明では、半導体
基板（１）を用意する工程と、半導体基板（１）の表層
部にトレンチ（１０）を形成し、トレンチ（１０）内に
素子分離用絶縁膜（３）を形成することで素子分離領域
とアクティブ領域（１ａ）とを形成する工程と、素子分
離領域上でアクティブ領域（１ａ）から所定距離離して
ゲート電極（４）を形成する工程と、ゲート電極（４）
をマスクとして、アクティブ領域（１ａ）にイオン注入
することで、自己整合的に、素子分離領域に隣接して不
純物拡散領域（２）を形成する工程とを有することを特
徴としている。
基板（１）を用意する工程と、半導体基板（１）の表層
部にトレンチ（１０）を形成し、トレンチ（１０）内に
素子分離用絶縁膜（３）を形成することで素子分離領域
とアクティブ領域（１ａ）とを形成する工程と、素子分
離領域上でアクティブ領域（１ａ）から所定距離離して
ゲート電極（４）を形成する工程と、ゲート電極（４）
をマスクとして、アクティブ領域（１ａ）にイオン注入
することで、自己整合的に、素子分離領域に隣接して不
純物拡散領域（２）を形成する工程とを有することを特
徴としている。
【００２６】このように、素子分離領域上でゲート電極
をアクティブ領域から所定距離離して形成し、このゲー
ト電極をマスクとして、素子分離領域に隣接して不純物
拡散領域（２）を形成することで、半導体基板のＳＴＩ
端部（３ａ）近辺での応力集中とイオン注入起因の微少
な欠陥の発生との相乗作用による結晶欠陥の発生を防止
することができる。
をアクティブ領域から所定距離離して形成し、このゲー
ト電極をマスクとして、素子分離領域に隣接して不純物
拡散領域（２）を形成することで、半導体基板のＳＴＩ
端部（３ａ）近辺での応力集中とイオン注入起因の微少
な欠陥の発生との相乗作用による結晶欠陥の発生を防止
することができる。
【００２７】なお、請求項９のように、ゲート電極
（４）にはサイドウォール（５）が形成されていても良
い。
（４）にはサイドウォール（５）が形成されていても良
い。
【００２８】請求項７〜請求項９に記載の所定距離とし
て、例えば、請求項１０のように、０．１μｍ以上であ
ることが好ましい。
て、例えば、請求項１０のように、０．１μｍ以上であ
ることが好ましい。
【００２９】また、請求項１１、１２に示すように、Ａ
ｓイオンを用いて、１×１０14以上のイオン注入量でイ
オン注入を行うことが好ましい。
ｓイオンを用いて、１×１０14以上のイオン注入量でイ
オン注入を行うことが好ましい。
【００３０】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００３１】
【発明の実施の形態】（第１実施形態）本発明の一実施
形態を適用した製造方法にて形成される半導体装置とし
て、例えばＣ−ＭＯＳトランジスタを有する半導体装置
の平面の一部を図１に示し、図１中のＡ−Ａ’断面を図
２に示す。
形態を適用した製造方法にて形成される半導体装置とし
て、例えばＣ−ＭＯＳトランジスタを有する半導体装置
の平面の一部を図１に示し、図１中のＡ−Ａ’断面を図
２に示す。
【００３２】Ｓｉ基板１の表層部には、不純物拡散領域
としてのＮ+型拡散領域２と、素子分離用絶縁膜として
のＳＴＩ３とが形成されており、図１に示すように、Ｎ
+型拡散領域２はＳＴＩ３に囲まれている。また、Ｓｉ
基板１上にゲート電極４が形成され、ゲート電極４の側
壁にサイドウォール５が形成されている。
としてのＮ+型拡散領域２と、素子分離用絶縁膜として
のＳＴＩ３とが形成されており、図１に示すように、Ｎ
+型拡散領域２はＳＴＩ３に囲まれている。また、Ｓｉ
基板１上にゲート電極４が形成され、ゲート電極４の側
壁にサイドウォール５が形成されている。
【００３３】このゲート電極４はＮ+型拡散領域２を２
つに分け隔てるように、紙面左右方向に延びて成されて
いる部分４ａとＮ+型拡散領域２と重ならずに、ＳＴＩ
３とＮ+型拡散領域２との境界とサイドウォール５の端
部とが一致して紙面上下方向に延びている部分４ｂとを
有している。Ｎ+型拡散領域２のうち、ゲート電極４の
紙面左右方向に延びている部分４ａの上側がドレイン領
域２ａであり、下側がソース領域２ｂである。
つに分け隔てるように、紙面左右方向に延びて成されて
いる部分４ａとＮ+型拡散領域２と重ならずに、ＳＴＩ
３とＮ+型拡散領域２との境界とサイドウォール５の端
部とが一致して紙面上下方向に延びている部分４ｂとを
有している。Ｎ+型拡散領域２のうち、ゲート電極４の
紙面左右方向に延びている部分４ａの上側がドレイン領
域２ａであり、下側がソース領域２ｂである。
【００３４】ドレイン領域２ａは、点線の領域にマスク
材としてのレジストマスク６を形成した後に、イオン注
入することで形成されるので、アクティブ領域１ａのコ
ーナー部近辺の一部の領域には形成されていない。そし
て、この領域での断面は、図２に示すようにＮ+型拡散
領域２（ドレイン領域２ａ）はＳＴＩ３の端部３ａから
０．３μｍ離れて形成されている。
材としてのレジストマスク６を形成した後に、イオン注
入することで形成されるので、アクティブ領域１ａのコ
ーナー部近辺の一部の領域には形成されていない。そし
て、この領域での断面は、図２に示すようにＮ+型拡散
領域２（ドレイン領域２ａ）はＳＴＩ３の端部３ａから
０．３μｍ離れて形成されている。
【００３５】次に、図３（ａ）〜（ｃ）、図４（ａ）〜
（ｃ）、図５（ａ）〜（ｃ）に図１の半導体装置の製造
工程を示す。なお、これらの図は、図２と同じ図１のＡ
−Ａ’断面を示すものである。以下では、これらの図を
用いて製造工程を説明する。
（ｃ）、図５（ａ）〜（ｃ）に図１の半導体装置の製造
工程を示す。なお、これらの図は、図２と同じ図１のＡ
−Ａ’断面を示すものである。以下では、これらの図を
用いて製造工程を説明する。
【００３６】〔図３（ａ）に示す工程〕Ｓｉ基板１を用
意し、Ｓｉ基板１上にパッド酸化膜７と、ＬＰ−ＳｉＮ
膜８とを順に形成する。そして、ホトリソグラフィ工程
により、Ｓｉ基板１のアクティブ領域１ａの最小加工寸
法が０．７μｍ以上となるように、レジスト９のパター
ニングを行う。その後、異方性ドライエッチングでマス
クオープンエッチングし、パッド酸化膜７及びＬＰ−Ｓ
ｉＮ膜８をパターニングする。
意し、Ｓｉ基板１上にパッド酸化膜７と、ＬＰ−ＳｉＮ
膜８とを順に形成する。そして、ホトリソグラフィ工程
により、Ｓｉ基板１のアクティブ領域１ａの最小加工寸
法が０．７μｍ以上となるように、レジスト９のパター
ニングを行う。その後、異方性ドライエッチングでマス
クオープンエッチングし、パッド酸化膜７及びＬＰ−Ｓ
ｉＮ膜８をパターニングする。
【００３７】〔図３（ｂ）に示す工程〕次に深さが０．
３５〜０．４５μｍ、テーパ角が４５度〜８０度となる
ような条件にて、Ｓｉ基板１をエッチングにより、トレ
ンチ１０を形成する。その後、レジストパターニング、
マスクオープンエッチング、トレンチエッチング等で発
生したＳｉ基板１上の堆積物を除去する。
３５〜０．４５μｍ、テーパ角が４５度〜８０度となる
ような条件にて、Ｓｉ基板１をエッチングにより、トレ
ンチ１０を形成する。その後、レジストパターニング、
マスクオープンエッチング、トレンチエッチング等で発
生したＳｉ基板１上の堆積物を除去する。
【００３８】〔図３（ｃ）に示す工程〕そして、例え
ば、１０５０〜１１５０℃でトレンチ酸化を行い、トレ
ンチ１０の底面や側壁に、厚さが１５０〜６００Åとな
るようにトレンチ酸化膜１１を形成すると共に、トレン
チ１０のコーナー部、言い換えると、半導体基板のコー
ナー部１ｂ、１ｃの曲率半径を５０ｎｍ以上にする。そ
の後、トレンチ１０内に埋め込み酸化膜３を形成し、例
えば、１０５０℃／Ｎ2にて、この埋め込み酸化膜３の
緻密化処理を行う。
ば、１０５０〜１１５０℃でトレンチ酸化を行い、トレ
ンチ１０の底面や側壁に、厚さが１５０〜６００Åとな
るようにトレンチ酸化膜１１を形成すると共に、トレン
チ１０のコーナー部、言い換えると、半導体基板のコー
ナー部１ｂ、１ｃの曲率半径を５０ｎｍ以上にする。そ
の後、トレンチ１０内に埋め込み酸化膜３を形成し、例
えば、１０５０℃／Ｎ2にて、この埋め込み酸化膜３の
緻密化処理を行う。
【００３９】〔図４（ａ）に示す工程〕次に、ＬＰ−Ｓ
ｉＮ膜８をストッパとして、この埋め込み酸化膜３をＣ
ＭＰ研磨し、研磨後、リン酸等でＬＰ−ＳｉＮ膜８を除
去する。これにより、素子分離形成領域が形成される。
その後、図示しないが、ウェルインプラをした後、例え
ば１０５０〜１１５０℃にてアニール処理を行うこと
で、ウェル層をＳｉ基板１の表層部に形成する。
ｉＮ膜８をストッパとして、この埋め込み酸化膜３をＣ
ＭＰ研磨し、研磨後、リン酸等でＬＰ−ＳｉＮ膜８を除
去する。これにより、素子分離形成領域が形成される。
その後、図示しないが、ウェルインプラをした後、例え
ば１０５０〜１１５０℃にてアニール処理を行うこと
で、ウェル層をＳｉ基板１の表層部に形成する。
【００４０】〔図４（ｂ）に示す工程〕そして、図示し
ないがトランジスタ領域において、Ｓｉ基板１表面のう
ち、ゲート酸化膜を形成する領域をエッチングにより露
出させる。その後、例えば、８５０℃にてウェット酸化
することで、Ｓｉ基板１表面にゲート酸化膜１２を膜厚
が１０ｎｍ以上となるように形成する。その後、図示し
ないが、トランジスタ領域でのＶｔを調製するために、
チャネル領域に不純物注入を行い、不純物濃度を調製す
る。
ないがトランジスタ領域において、Ｓｉ基板１表面のう
ち、ゲート酸化膜を形成する領域をエッチングにより露
出させる。その後、例えば、８５０℃にてウェット酸化
することで、Ｓｉ基板１表面にゲート酸化膜１２を膜厚
が１０ｎｍ以上となるように形成する。その後、図示し
ないが、トランジスタ領域でのＶｔを調製するために、
チャネル領域に不純物注入を行い、不純物濃度を調製す
る。
【００４１】〔図４（ｃ）に示す工程〕次にＣＶＤ法に
てＰｏｌｙ−ＳｉをＳｉ基板１表面に堆積させ、ホトリ
ソグラフィ工程にてレジストマスク１３を形成した後、
ドライエッチング等により、パターニングを行い、埋め
込み酸化膜３上にゲート電極４を形成する。
てＰｏｌｙ−ＳｉをＳｉ基板１表面に堆積させ、ホトリ
ソグラフィ工程にてレジストマスク１３を形成した後、
ドライエッチング等により、パターニングを行い、埋め
込み酸化膜３上にゲート電極４を形成する。
【００４２】その後、例えば、８５０℃でゲート電極４
のウェット酸化処理にてゲート電極４を酸化する。
のウェット酸化処理にてゲート電極４を酸化する。
【００４３】〔図５（ａ）に示す工程〕次に、Ｓｉ基板
１上にＣＶＤ法により、酸化膜を堆積させ、この酸化膜
をドライエッチングにより、全面エッチングし、ゲート
電極４の側壁の隣にサイドウォール５を形成する。ここ
で、サイドウォール５の幅は、例えば０．０８〜０．１
２μｍとする。
１上にＣＶＤ法により、酸化膜を堆積させ、この酸化膜
をドライエッチングにより、全面エッチングし、ゲート
電極４の側壁の隣にサイドウォール５を形成する。ここ
で、サイドウォール５の幅は、例えば０．０８〜０．１
２μｍとする。
【００４４】〔図５（ｂ）に示す工程〕さらに、チャネ
リング防止、すなわち、後の工程に形成するＮ+型拡散
領域の接合深さが一定となるように、サイドウォール５
形成でＳｉ表面がむき出しになったアクティブ領域１ａ
に、熱酸化膜１４を形成する。
リング防止、すなわち、後の工程に形成するＮ+型拡散
領域の接合深さが一定となるように、サイドウォール５
形成でＳｉ表面がむき出しになったアクティブ領域１ａ
に、熱酸化膜１４を形成する。
【００４５】〔図５（ｃ）に示す工程〕そして、図１
（ａ）に示されるように、アクティブ領域１ａのコーナ
ー部において、アクティブ領域１ａとＳＴＩ３との境界
と、Ｎ+型拡散領域２の形成予定領域との間の領域を含
むように、ゲート電極４からアクティブ領域１ａに渡っ
て、レジストマスク６を形成する。このとき、レジスト
マスク６のアクティブ領域１ａ側の端部６ａがＳＴＩ端
部３ａから例えば０．３μｍ離れたところに位置するよ
うにパターニングを行う。
（ａ）に示されるように、アクティブ領域１ａのコーナ
ー部において、アクティブ領域１ａとＳＴＩ３との境界
と、Ｎ+型拡散領域２の形成予定領域との間の領域を含
むように、ゲート電極４からアクティブ領域１ａに渡っ
て、レジストマスク６を形成する。このとき、レジスト
マスク６のアクティブ領域１ａ側の端部６ａがＳＴＩ端
部３ａから例えば０．３μｍ離れたところに位置するよ
うにパターニングを行う。
【００４６】通常、イオン注入起因の微少な欠陥はマス
ク６の端部６ａと同じ位置のＳｉ基板１の表層部に発生
する。この微少欠陥がアクティブ領域（１ａ）のＳＴＩ
（３）の形成により発生した応力が集中した領域に発生
すると、この微少な欠陥が転位線へ成長すると考えられ
る。このことから、マスク端部６ａをこの応力が集中し
た領域に位置しないようにすることで、微少な欠陥が転
位線へ成長するのを防止することができる。
ク６の端部６ａと同じ位置のＳｉ基板１の表層部に発生
する。この微少欠陥がアクティブ領域（１ａ）のＳＴＩ
（３）の形成により発生した応力が集中した領域に発生
すると、この微少な欠陥が転位線へ成長すると考えられ
る。このことから、マスク端部６ａをこの応力が集中し
た領域に位置しないようにすることで、微少な欠陥が転
位線へ成長するのを防止することができる。
【００４７】具体的には、図１２（ｂ）の結果では、Ｓ
ＴＩ端部３ａからマスク端部６ａまでの距離が０．１４
５μｍのとき、応力値が最も大きく、０．１４５μｍよ
りも離れると応力が減少している。そして、応力が１６
０ＭＰａ以上の領域では結晶欠陥が発生し、１２５ＭＰ
ａ以下の領域では結晶欠陥の発生率は０％である。した
がって、応力が集中している領域、すなわち、１６０Ｍ
Ｐａ以上の領域を避け、１２５ＭＰａ以下の領域にマス
ク端部６ａが位置するようにマスク６を形成する。言い
換えると、Ｓｉ基板１表面でＳＴＩ３の形成により発生
した残留応力のうち、最も高い応力値（本実施形態では
３９０ＭＰａ）を基準として、残留応力が最も高い応力
値の１２５／３９０（≒０．３２）倍以下である領域
に、マスク端部６ａが位置するようにマスク６を形成す
る。本実施形態の製造条件では、図１２の結果から、マ
スク端部６ａがＳＴＩ端部３ａから０．３μｍ以上離れ
た位置となるようにしている。
ＴＩ端部３ａからマスク端部６ａまでの距離が０．１４
５μｍのとき、応力値が最も大きく、０．１４５μｍよ
りも離れると応力が減少している。そして、応力が１６
０ＭＰａ以上の領域では結晶欠陥が発生し、１２５ＭＰ
ａ以下の領域では結晶欠陥の発生率は０％である。した
がって、応力が集中している領域、すなわち、１６０Ｍ
Ｐａ以上の領域を避け、１２５ＭＰａ以下の領域にマス
ク端部６ａが位置するようにマスク６を形成する。言い
換えると、Ｓｉ基板１表面でＳＴＩ３の形成により発生
した残留応力のうち、最も高い応力値（本実施形態では
３９０ＭＰａ）を基準として、残留応力が最も高い応力
値の１２５／３９０（≒０．３２）倍以下である領域
に、マスク端部６ａが位置するようにマスク６を形成す
る。本実施形態の製造条件では、図１２の結果から、マ
スク端部６ａがＳＴＩ端部３ａから０．３μｍ以上離れ
た位置となるようにしている。
【００４８】これにより、後の工程において、アクティ
ブ領域１ａでＮ+型拡散領域２を形成する際に、ＳＴＩ
端部３ａ近辺の応力の集中している領域にＮ+型拡散領
域２形成時に発生する微小欠陥１５を存在させないよう
にすることができることから、Ｓｉ基板１のＳＴＩ端部
３ａ近辺での応力集中とイオン注入起因の微少な欠陥の
発生との相乗作用による結晶欠陥の発生を防止すること
ができる。
ブ領域１ａでＮ+型拡散領域２を形成する際に、ＳＴＩ
端部３ａ近辺の応力の集中している領域にＮ+型拡散領
域２形成時に発生する微小欠陥１５を存在させないよう
にすることができることから、Ｓｉ基板１のＳＴＩ端部
３ａ近辺での応力集中とイオン注入起因の微少な欠陥の
発生との相乗作用による結晶欠陥の発生を防止すること
ができる。
【００４９】なお、図１のようにアクティブ領域１ａの
コーナー部にレジストマスク６を形成していたのは、通
常、コーナー部は応力集中が起きるため、特に残留応力
が他の領域よりも大きいからであり、アクティブ領域１
ａのコーナー部だけでなく、サイドウォール５の端部５
ａとＳＴＩ端部３ａとが一致している領域全てにおい
て、このように、レジストマスク６を形成し、Ｎ+型拡
散領域２を形成しても良い。
コーナー部にレジストマスク６を形成していたのは、通
常、コーナー部は応力集中が起きるため、特に残留応力
が他の領域よりも大きいからであり、アクティブ領域１
ａのコーナー部だけでなく、サイドウォール５の端部５
ａとＳＴＩ端部３ａとが一致している領域全てにおい
て、このように、レジストマスク６を形成し、Ｎ+型拡
散領域２を形成しても良い。
【００５０】その後、例えば、７０ｋｅｖでドーズ量が
２．５×１０15〜５．０×１０15ｃｍ-2にてＡｓイオン
を注入する。そして、例えば８５０℃でＮ2雰囲気中に
て活性化アニール処理を行うことで、ソース・ドレイン
領域２ａ、２ｂとなるＮ+型拡散領域２を形成する。な
お、このようにドーズ量を１．０×１０14ｃｍ-2以上と
する場合では、通常、微少な結晶欠陥が発生してしまう
が、本実施形態のように、ドーズ量を１．０×１０14ｃ
ｍ-2以上としても、上記した相乗作用による微少欠陥の
発生を防止することができる。
２．５×１０15〜５．０×１０15ｃｍ-2にてＡｓイオン
を注入する。そして、例えば８５０℃でＮ2雰囲気中に
て活性化アニール処理を行うことで、ソース・ドレイン
領域２ａ、２ｂとなるＮ+型拡散領域２を形成する。な
お、このようにドーズ量を１．０×１０14ｃｍ-2以上と
する場合では、通常、微少な結晶欠陥が発生してしまう
が、本実施形態のように、ドーズ量を１．０×１０14ｃ
ｍ-2以上としても、上記した相乗作用による微少欠陥の
発生を防止することができる。
【００５１】そして、レジストマスク６を除去した後、
図示しないが、Ｓｉ基板１上に層間膜、電極層、保護膜
等を形成する。
図示しないが、Ｓｉ基板１上に層間膜、電極層、保護膜
等を形成する。
【００５２】このような製造工程で半導体装置を形成す
ることで、アクティブ領域１ａとＮ +型拡散領域２との
境界が、アクティブ領域１ａの応力が集中している領域
に位置しないようにすることができる。これにより、ア
クティブ領域１ａのＳＴＩ端部３ａ近辺での応力集中と
イオン注入起因の微少な欠陥の発生との相乗作用による
結晶欠陥１６の発生を抑制することができる。
ることで、アクティブ領域１ａとＮ +型拡散領域２との
境界が、アクティブ領域１ａの応力が集中している領域
に位置しないようにすることができる。これにより、ア
クティブ領域１ａのＳＴＩ端部３ａ近辺での応力集中と
イオン注入起因の微少な欠陥の発生との相乗作用による
結晶欠陥１６の発生を抑制することができる。
【００５３】また、このような製造方法は、本実施形態
のように面積の縮小化のために、ゲート電極４及びサイ
ドウォール５をマスクとして、自己整合的にアクティブ
領域１ａにＮ+型拡散領域２を形成するときに有効であ
り、さらに、例えば、高耐圧デバイスを製造するときの
ように膜厚の厚いゲート酸化膜を形成する場合に有効で
ある。この場合では、トレンチの側壁や底面の酸化膜も
厚く形成される。酸化膜が厚いほど、酸化膜の体積膨張
が大きくなるため、Ｓｉ基板のトレンチ周辺での応力が
大きくなる。したがって、Ｓｉ基板の端部近辺での応力
集中が大きい。このような場合に、本実施形態を適用し
た製造方法にて、素子分離領域に隣接してイオン注入に
よる不純物拡散領域を形成することで、結晶欠陥の発生
を防止することができる。
のように面積の縮小化のために、ゲート電極４及びサイ
ドウォール５をマスクとして、自己整合的にアクティブ
領域１ａにＮ+型拡散領域２を形成するときに有効であ
り、さらに、例えば、高耐圧デバイスを製造するときの
ように膜厚の厚いゲート酸化膜を形成する場合に有効で
ある。この場合では、トレンチの側壁や底面の酸化膜も
厚く形成される。酸化膜が厚いほど、酸化膜の体積膨張
が大きくなるため、Ｓｉ基板のトレンチ周辺での応力が
大きくなる。したがって、Ｓｉ基板の端部近辺での応力
集中が大きい。このような場合に、本実施形態を適用し
た製造方法にて、素子分離領域に隣接してイオン注入に
よる不純物拡散領域を形成することで、結晶欠陥の発生
を防止することができる。
【００５４】なお、図１に示すように、アクティブ領域
１ａのコーナー部に不純物拡散領域（ドレイン領域２
ａ）２が形成されないように、レジストマスク６を形成
していたが、このレジストマスク６の代わりに、ゲート
電極４の紙面上下方向に延びている部分を紙面の右側に
移動させることもできる。
１ａのコーナー部に不純物拡散領域（ドレイン領域２
ａ）２が形成されないように、レジストマスク６を形成
していたが、このレジストマスク６の代わりに、ゲート
電極４の紙面上下方向に延びている部分を紙面の右側に
移動させることもできる。
【００５５】つまり、図１のゲート電極のうち紙面上下
方向に延びている部分４ｂ及びサイドウォール５をアク
ティブ領域１ａ上で、サイドウォール５のアクティブ領
域１ａ側の端部５ａがレジストマスク６と同様に、ＳＴ
Ｉ端部３ａから０．３μｍ以上離間するように形成す
る。そして、このゲート電極４及びサイドウォール５を
マスクとして、イオン注入により、不純物拡散領域を形
成し、アクティブ領域１ａのコーナー部において、不純
物拡散領域がＳＴＩ端部３ａから離れている状態とす
る。これによっても、同様に結晶欠陥の発生を防止する
ことができる。
方向に延びている部分４ｂ及びサイドウォール５をアク
ティブ領域１ａ上で、サイドウォール５のアクティブ領
域１ａ側の端部５ａがレジストマスク６と同様に、ＳＴ
Ｉ端部３ａから０．３μｍ以上離間するように形成す
る。そして、このゲート電極４及びサイドウォール５を
マスクとして、イオン注入により、不純物拡散領域を形
成し、アクティブ領域１ａのコーナー部において、不純
物拡散領域がＳＴＩ端部３ａから離れている状態とす
る。これによっても、同様に結晶欠陥の発生を防止する
ことができる。
【００５６】なお、このとき、サイドウォール５が形成
されず、ゲート電極４のみをマスクとして不純物拡散領
域を形成することもできる。
されず、ゲート電極４のみをマスクとして不純物拡散領
域を形成することもできる。
【００５７】（第２実施形態）図６に第２実施形態を適
用した製造工程にて形成される半導体装置の平面の一部
を示し、図７に図６中のＢ−Ｂ’断面を示す。
用した製造工程にて形成される半導体装置の平面の一部
を示し、図７に図６中のＢ−Ｂ’断面を示す。
【００５８】本実施形態では、レジストマスクを形成せ
ず、また、ゲート電極４及びサイドウォール５を第１実
施形態と異なる位置に形成する。
ず、また、ゲート電極４及びサイドウォール５を第１実
施形態と異なる位置に形成する。
【００５９】具体的には、図７に示すように、アクティ
ブ領域１ａ側のサイドウォール５の端部５ａがＳＴＩ端
部３ａから例えば、０．１μｍ離れた位置となるよう
に、ゲート電極４をＳＴＩ３上に形成する。その他の条
件は第１実施形態と同様であり、ゲート電極４、サイド
ウォール５をマスクとしたイオン注入により、Ｎ+型拡
散層２を形成する。
ブ領域１ａ側のサイドウォール５の端部５ａがＳＴＩ端
部３ａから例えば、０．１μｍ離れた位置となるよう
に、ゲート電極４をＳＴＩ３上に形成する。その他の条
件は第１実施形態と同様であり、ゲート電極４、サイド
ウォール５をマスクとしたイオン注入により、Ｎ+型拡
散層２を形成する。
【００６０】このようにサイドウォール５のアクティブ
領域１ａ側の端部５ａをＳＴＩ端部３ａから０．１μｍ
離れた位置とすることで、素子分離領域の近隣にＮ+型
拡散領域２を形成した際に、Ｓｉ基板１を間に挟むこと
なくＳＴＩ３に隣接してＮ+型拡散領域２を形成する。
言い換えると、Ｓｉ基板１と平行な方向にはＮ+型拡散
領域２とＳｉ基板１との界面を形成しないようにする。
つまりＮ+型拡散領域２の側端はトレンチの壁部と一致
している。
領域１ａ側の端部５ａをＳＴＩ端部３ａから０．１μｍ
離れた位置とすることで、素子分離領域の近隣にＮ+型
拡散領域２を形成した際に、Ｓｉ基板１を間に挟むこと
なくＳＴＩ３に隣接してＮ+型拡散領域２を形成する。
言い換えると、Ｓｉ基板１と平行な方向にはＮ+型拡散
領域２とＳｉ基板１との界面を形成しないようにする。
つまりＮ+型拡散領域２の側端はトレンチの壁部と一致
している。
【００６１】ＳＴＩ３とアクティブ領域１ａとの境界近
辺にゲート電極４及びサイドウォール５を形成する場合
では、このように形成することで、結晶欠陥の発生を防
止することができる。なお、この場合では、イオン注入
起因の微少な結晶欠陥１５の発生を抑制することができ
るからであると考えられる。
辺にゲート電極４及びサイドウォール５を形成する場合
では、このように形成することで、結晶欠陥の発生を防
止することができる。なお、この場合では、イオン注入
起因の微少な結晶欠陥１５の発生を抑制することができ
るからであると考えられる。
【００６２】したがって、Ｎ+型拡散領域２の側壁とト
レンチ１０の側壁とが一致するように、サイドウォール
５のアクティブ領域１ａ側の端部５ａをＳＴＩ端部３ａ
から０．１μｍ以上離間させ、Ｎ+型拡散領域２を形成
することで、ＳＴＩ端部３ａでの応力集中とイオン注入
起因の微少な欠陥１５発生との相乗作用による結晶欠陥
１６の発生を防止することができる。
レンチ１０の側壁とが一致するように、サイドウォール
５のアクティブ領域１ａ側の端部５ａをＳＴＩ端部３ａ
から０．１μｍ以上離間させ、Ｎ+型拡散領域２を形成
することで、ＳＴＩ端部３ａでの応力集中とイオン注入
起因の微少な欠陥１５発生との相乗作用による結晶欠陥
１６の発生を防止することができる。
【００６３】なお、本実施形態では、ポリシリコンによ
り形成されたゲート電極４及びゲート電極４の側壁に形
成されたサイドウォール５をマスクとして、不純物拡散
領域を形成していたが、サイドウォール５が形成されず
にゲート電極４をマスクとして、Ｎ+型拡散領域２を形
成しても良い。
り形成されたゲート電極４及びゲート電極４の側壁に形
成されたサイドウォール５をマスクとして、不純物拡散
領域を形成していたが、サイドウォール５が形成されず
にゲート電極４をマスクとして、Ｎ+型拡散領域２を形
成しても良い。
【００６４】また、ゲート電極４の代わりにレジストパ
ターンを用いて、ＳＴＩ３とアクティブ領域１ａとの境
界近辺にマスク端部を配置し、アクティブ領域１ａにＮ
+型拡散領域２を形成する場合においても、本発明を適
用することができる。
ターンを用いて、ＳＴＩ３とアクティブ領域１ａとの境
界近辺にマスク端部を配置し、アクティブ領域１ａにＮ
+型拡散領域２を形成する場合においても、本発明を適
用することができる。
【００６５】なお、上記した各実施形態では、不純物拡
散領域２として、Ｎ+型を例として説明したが、Ｐ+型の
拡散層を形成する場合でも、本発明を適用することがで
きる。
散領域２として、Ｎ+型を例として説明したが、Ｐ+型の
拡散層を形成する場合でも、本発明を適用することがで
きる。
【図１】本発明の第１実施形態を適用した製造方法によ
り形成される半導体装置の平面図である。
り形成される半導体装置の平面図である。
【図２】図１中のＡ−Ａ’断面を示す図である。
【図３】本発明の第１実施形態を適用した半導体装置の
製造工程を示す図である。
製造工程を示す図である。
【図４】図３に続く製造工程を示す図である。
【図５】図４に続く製造工程を示す図である。
【図６】本発明の第２実施形態を適用した製造方法によ
り形成される半導体装置の平面図である。
り形成される半導体装置の平面図である。
【図７】図６中のＢ−Ｂ’断面を示す図である。
【図８】従来の半導体装置の主要部の断面を示す図であ
る。
る。
【図９】ＳＴＩ上にマスクを有する場合と、マスクが無
い場合でのＳＴＩの隣のアクティブ領域に不純物拡散領
域を形成したときの断面図である。
い場合でのＳＴＩの隣のアクティブ領域に不純物拡散領
域を形成したときの断面図である。
【図１０】図９の２つの場合での結晶欠陥の発生率とウ
ェット酸化時間との関係を示す図である。
ェット酸化時間との関係を示す図である。
【図１１】図９（ａ）の場合での、イオン注入の有無に
よる結晶欠陥の発生率を示す図である。
よる結晶欠陥の発生率を示す図である。
【図１２】（ａ）は図９（ａ）で、マスクの位置をずら
したときの図であり、（ｂ）はそれぞれのマスク端部の
位置での応力のシミュレーション結果とその位置にて不
純物拡散領域を形成したときの結晶欠陥の発生率を示す
図表である。
したときの図であり、（ｂ）はそれぞれのマスク端部の
位置での応力のシミュレーション結果とその位置にて不
純物拡散領域を形成したときの結晶欠陥の発生率を示す
図表である。
１…Ｓｉ基板、１ｂ…上側コーナー部、２…Ｎ+型拡散
領域、３…ＳＴＩ、４…ゲート電極、５…サイドウォー
ル、６…レジストマスク、７…パッド酸化膜、８…ＬＰ
−ＳｉＮ膜、１０…トレンチ、１１…トレンチ酸化膜、
１２…ゲート酸化膜、１４…熱酸化膜。
領域、３…ＳＴＩ、４…ゲート電極、５…サイドウォー
ル、６…レジストマスク、７…パッド酸化膜、８…ＬＰ
−ＳｉＮ膜、１０…トレンチ、１１…トレンチ酸化膜、
１２…ゲート酸化膜、１４…熱酸化膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/76 Ｌ
Ｆターム(参考） 5F032 AA39 AA44 AA45 CA17 CA20
DA33 DA53 DA74 DA78
5F048 AA04 AA07 AC03 BA01 BB05
BB14 BC01 BC03 BG14 DA25
5F140 AA08 AA24 AB03 BA01 BC06
BE07 BF04 BF51 BF58 BG08
BG12 BG38 BG49 BG52 BG53
BH02 BH30 BK08 BK13 CA01
CA04 CA08 CB04 CB08 CB10
CE20
Claims (12)
- 【請求項１】 半導体基板（１）を用意する工程と、 前記半導体基板（１）の表層部にトレンチ（１０）を形
成し、該トレンチ（１０）内に素子分離用絶縁膜（３）
を形成することで素子分離領域とアクティブ領域（１
ａ）とを形成する工程と、 前記半導体基板（１）上にゲート電極（４）を形成する
工程と、 前記半導体基板（１）上にマスク材（６）を形成する工
程と、 前記ゲート電極（４）及び前記マスク材（６）をマスク
とするイオン注入により、自己整合的に、前記アクティ
ブ領域（１ａ）に不純物拡散領域（２）を形成する工程
とを有し、 前記不純物拡散領域（２）を形成する工程では、前記ア
クティブ領域（１ａ）のうち、前記素子分離用絶縁膜
（３）の形成により発生した応力が集中している領域
（１８）を除く領域に、前記半導体基板（１）と前記不
純物拡散領域（２）との境界を存在させるように、前記
応力が集中している領域（１８）上に前記マスク材
（６）を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板（１）を用意する工程と、 前記半導体基板（１）の表層部にトレンチ（１０）を形
成し、該トレンチ（１０）内に素子分離用絶縁膜（３）
を形成することで素子分離領域とアクティブ領域（１
ａ）とを形成する工程と、 前記半導体基板（１）上にゲート電極（４）を形成する
工程と、 前記半導体基板（１）上にマスク材（６）を形成する工
程と、 前記ゲート電極（４）及び前記マスク材（６）をマスク
とするイオン注入により、自己整合的に、前記アクティ
ブ領域（１ａ）に不純物拡散領域（２）を形成する工程
とを有し、 前記不純物拡散領域（２）を形成する工程では、前記マ
スク材（６）を、前記アクティブ領域（１ａ）のうち、
前記アクティブ領域（１ａ）と前記素子分離領域との境
界と、前記不純物拡散領域（２）の形成予定領域との間
の領域上で、かつ前記マスク材の前記不純物拡散領域
（２）の形成予定領域に接する端部（６ａ）が、前記素
子分離用絶縁膜（３）の形成により発生した残留応力の
うち、最も高い値に対し、応力値が１２５／３９０倍以
下である領域上に位置するように形成することを特徴と
する半導体装置の製造方法。 - 【請求項３】 前記マスク材の前記不純物拡散領域
（２）の形成予定領域に接する端部（６ａ）が、前記ア
クティブ領域（１ａ）で前記素子分離用絶縁膜（３）の
形成により生じた残留応力が１２５ＭＰａ以下である領
域上に位置することを特徴とする請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記マスク材の前記不純物拡散領域
（２）の形成予定領域に接する端部（６ａ）が前記素子
分離用絶縁膜（３）の端部（３ａ）からアクティブ領域
（１ａ）側に０．３μｍ以上離れていることを特徴とす
る請求項２に記載の半導体装置の製造方法。 - 【請求項５】 前記マスク材（６）として、ポリシリコ
ン膜（４）を用いることを特徴とする請求項１乃至４の
いずれか１つに記載の半導体装置の製造方法。 - 【請求項６】 前記マスク材（６）として、サイドウォ
ール（５）が側壁に形成されているポリシリコン膜
（４）を用いることを特徴とする請求項１乃至４のいず
れか１つに記載の半導体装置の製造方法。 - 【請求項７】 半導体基板（１）を用意する工程と、 前記半導体基板（１）の表層部にトレンチ（１０）を形
成し、該トレンチ（１０）内に素子分離用絶縁膜（３）
を形成することで素子分離領域とアクティブ領域（１
ａ）とを形成する工程と、 前記素子分離領域上で前記アクティブ領域（１ａ）から
所定距離離してマスクを形成し、前記アクティブ領域
（１ａ）にイオン注入することで、前記素子分離領域に
隣接して不純物拡散領域（２）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項８】 半導体基板（１）を用意する工程と、 前記半導体基板（１）の表層部にトレンチ（１０）を形
成し、該トレンチ（１０）内に素子分離用絶縁膜（３）
を形成することで素子分離領域とアクティブ領域（１
ａ）とを形成する工程と、 前記素子分離領域上で前記アクティブ領域（１ａ）から
所定距離離してゲート電極（４）を形成する工程と、 前記ゲート電極（４）をマスクとして、アクティブ領域
（１ａ）にイオン注入することで、自己整合的に、前記
素子分離領域に隣接して不純物拡散領域（２）を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項９】 前記ゲート電極（４）の側壁には、サイ
ドウォールが形成されていることを特徴とする請求項８
に記載の半導体装置の製造方法。 - 【請求項１０】 前記所定距離は０．１μｍ以上である
ことを特徴とする請求項７乃至９のいずれか１つに記載
の半導体装置の製造方法。 - 【請求項１１】 前記イオン注入を行うときのイオン注
入量は１×１０14以上であることを特徴とする請求項１
乃至１０のいずれか１つに記載の半導体装置の製造方
法。 - 【請求項１２】 前記イオン注入を行うとき、イオン注
入不純物として、Ａｓイオンを用いることを特徴とする
請求項１乃至１０のいずれか１つに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028460A JP2003229496A (ja) | 2002-02-05 | 2002-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002028460A JP2003229496A (ja) | 2002-02-05 | 2002-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229496A true JP2003229496A (ja) | 2003-08-15 |
Family
ID=27749662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002028460A Pending JP2003229496A (ja) | 2002-02-05 | 2002-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003229496A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294791A (ja) * | 2004-03-09 | 2005-10-20 | Nec Corp | 不揮発性メモリ及び不揮発性メモリの製造方法 |
| JP2007509492A (ja) * | 2003-10-16 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能の歪みｃｍｏｓデバイス |
| US7253067B2 (en) | 2004-09-30 | 2007-08-07 | Seiko Epson Corporation | Method for manufacturing a semiconductor device including a shallow trench isolation structure |
-
2002
- 2002-02-05 JP JP2002028460A patent/JP2003229496A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007509492A (ja) * | 2003-10-16 | 2007-04-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高性能の歪みｃｍｏｓデバイス |
| JP2005294791A (ja) * | 2004-03-09 | 2005-10-20 | Nec Corp | 不揮発性メモリ及び不揮発性メモリの製造方法 |
| US7253067B2 (en) | 2004-09-30 | 2007-08-07 | Seiko Epson Corporation | Method for manufacturing a semiconductor device including a shallow trench isolation structure |
| US7535077B2 (en) | 2004-09-30 | 2009-05-19 | Seiko Epson Corporation | Method for manufacturing a semiconductor device including a shallow trench isolation structure |
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