KR20050056391A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리용 트렌치 형성후, 측벽산화공정과 NO/N2O/NH3 가스를 이용한 열처리 공정을 실시하여 측벽 산화막의 물리적 전기적 특성을 향상시킬 수 있고, 게이트 산화막의 씨닝 현상을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation film in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 셀로우 트렌치 아이솔레이션 공정을 통한 소자 분리막 형성 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터를 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하는 소자분리영역(Isolation Region)을 형성한다. 소자 분리 영역의 반도체 기판의 일부를 식각하고, 이를 매립하여 소자 분리막을 형성한다. 소자 분리막 형성후에 산화공정을 통해 게이트 산화막 또는 터널 산화막을 형성하였다.
도 1은 종래의 터널 산화막의 씨닝 형상을 설명하기 위한 SEM 사진이다.
도 1을 참조하면, 소자 분리막 형성시 NO가스를 이용한 열처리 공정을 실시할 경우, 후속 게이트 산화막 및 터널 산화막이 국부적으로 저성장하게 되는 현상이 발생하여 열처리 공정을 실시하지 못하는 문제점이 발생하였다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀로우 트렌치 아이솔레이션 구조의 트렌치를 형성하고, 측벽산화공정을 실시한 다음, NO/N2O/NH3 가스를 이용한 열처리 공정을 실시하여 소자 분리막의 절연특성을 강화하고, 게이트 산화막이 열화되는 현상을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
본 발명에 따른 반도체 기판상에 터널 산화막, 도전막 및 하드 마스크막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 상기 하드 마스크막, 상기 도전막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 측벽 산화공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계와, 열처리 공정을 실시하여 상기 측벽 산화막 표면을 질화하는 단계 및 전체 구조상에 필드 산화막을 증착한 다음, 상기 하드 마스크막을 정지막으로 하는 평탄화 공정을 실시하고, 상기 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
바람직하게, 상기 열처리 공정은 700 내지 1300℃의 온도와 NO, N2O 및 NH3 가스중 적어도 어느 하나의 가스분위기 하에서, 퍼니스 또는 RTP 방법으로 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(10)에 웰과 문턱 전압 조절을 위한 이온주입을 실시하여 웰과 문턱전압 조절 이온층(미도시)을 형성한다.
웰은 트리플웰, N웰 및 P웰을 형성하는 것이 바람직하다. 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(12)을 증착한 다음 이온주입을 실시하여 웰 또는 VT조절을 위한 이온층(미도시)을 형성하는 것이 바람직하다. .
도 2b를 참조하면, 반도체 기판(10) 상에 터널 산화막(20), 도전막(30) 및 하드 마스크막(40)을 형성한다.
터널 산화막(20) 증착전에 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다.
세정 공정 후 터널 산화막(20)을 건식 또는 습식 산화방식으로 50 내지 100Å두께로 형성하고, NO 또는 N2O 열처리를 실시할 수 있다.
도전막(30)은 후속 공정을 통해 플로팅 게이트의 일부로 사용될 폴리 실리콘막을 사용하는 것이 바람직하다. 도전막(30)은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 비정질 실리콘박막을 형성하는 것이 바람직하다.
하드 마스크막(40)은 질화막 계열의 물질막을 사용하여 후속 트렌치 식각시 하부의 구조물을 보호하도록 하는 것이 바람직하다. 하드 마스크막(40)으로, LP-CVD 방법으로 300 내지 2000Å 두께의 질화막을 형성하는 것이 바람직하다.
도 2c를 참조하면, 소자 분리용 트렌치(50) 형성을 위한 식각공정을 실시하여 하드 마스크막(40), 도전막(30), 터널 산화막(20) 및 반도체 기판(10)을 순차적으로 식각하여 소자 분리용 트렌치(50)를 형성한다.
상기에서 3000 내지 10000Å 두께의 감광막을 도포한 다음, 소자 분리용 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성하는 것이 바람직하다. 트렌치(50)는 소정 각도의 슬루프(60 내지 89°)를 갖도록 형성하는 것이 바람직하다.
도 2d를 참조하면, 트렌치(50) 측벽의 식각 데미지(Damage)를 보상하기 위한 측벽 산화 공정을 실시하여 측벽 산화막(60)을 형성한다. 측벽 산화막의 물리적 전기적 특성을 향상하기 위한 NO, N2O 및 NH3 가스중 적어도 어느 하나의 가스를 사용하여 열처리 공정을 실시한다.
측벽 산화공정은 건식 또는 습식 산화공정을 통해 트렌치(50)의 측벽과 하부 및 도전막(30)의 측벽에 소정 두께의 측벽 산화막(60)이 형성되도록 하는 것이 바람직하다. 측벽 산화공정 전후에 소정의 클리닝 공정을 실시할 수 있다.
열처리 공정은 700 내지 1300℃의 온도에서 이온주입된 도판트의 확산을 최소화 하면서, NO, N2O 및 NH3 가스중 적어도 어느 하나의 가스를 사용하여 측벽 산화막(60) 표면을 질화시키도록 하는 것이 바람직하다. 열처리 공정은 상압이나 저압하에서 실시하는 것이 효과적이다. 또한, 배치 타입의 퍼니스(Furnace) 또는 매엽식의 RTP(Rapid Thermal Processing)방법을 이용하여 실시할 수 있다.
도 2e를 참조하면, 전체 구조상에 필드 산화막을 증착한 다음, 하드마스크막(40)을 정지막으로 하는 평탄화 공정을 실시하고, 하드 마스크막(40)을 제거하여 소자 분리막(70)을 형성한다.
필드 산화막은 트렌치(50)가 형성된 전체 구조 상부에 후속 평탄화 공정의 마진을 고려하여 4000 내지 6000Å 두께의 HDP 산화막을 증착하되, 트렌치(50) 내부에 빈공간이 형성되지 않도록 매립하는 것이 바람직하다. HDP 산화막 증착전에 인시츄(In-Situ)로 라이너 산화막을 전체 구조상에 그 단차를 따라 형성할 수 있으며 익스 시츄(Ex-Situ)로 라이너 산화막을 구현할 수 있다.
평탄화 공정은 하드 마스크막(40)을 정지막으로 하는 화학 기계적 연마(Chemical Mechanical Polishing)를 실시하는 것이 바람직하다. 이때 평탄화 공정의 평탄화 타겟을 조절하여 소자 분리막의 높이를 조절할 수 있다. 평탄화 공정후, 인산(H3PO4) 수용액을 이용한 질화막 스트립 공정을 실시하여 하드 마스크막(40)을 제거하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 소자 분리용 트렌치 형성후, 측벽산화공정과 열처리 공정을 실시하여 측벽 산화막의 물리적 전기적 특성을 향상시킬 수 있다.
또한, 게이트 산화막의 씨닝(Thinning) 현상을 방지할 수 있다.
도 1은 종래의 터널 산화막의 씨닝 형상을 설명하기 위한 SEM 사진이다.
도 2a 내지 도 2e는 본 발명에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 스크린 산화막
20 : 터널 산화막 30 : 도전막
40 : 하드 마스크막 50 : 트렌치
60 : 측벽 산화막 70 : 소자 분리막

Claims (2)

  1. 반도체 기판상에 터널 산화막, 도전막 및 하드 마스크막을 순차적으로 형성하는 단계;
    패터닝 공정을 통해 상기 하드 마스크막, 상기 도전막, 상기 터널 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    측벽 산화공정을 실시하여 상기 트렌치 내에 측벽 산화막을 형성하는 단계;
    열처리 공정을 실시하여 상기 측벽 산화막 표면을 질화하는 단계; 및
    전체 구조상에 필드 산화막을 증착한 다음, 상기 하드 마스크막을 정지막으로 하는 평탄화 공정을 실시하고, 상기 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 열처리 공정은 700 내지 1300℃의 온도와 NO, N2O 및 NH3 가스중 적어도 어느 하나의 가스분위기 하에서, 퍼니스 또는 RTP 방법으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
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* Cited by examiner, † Cited by third party
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