CN1729558A - 垂直分离栅非易失性存储单元及其制造方法 - Google Patents

垂直分离栅非易失性存储单元及其制造方法 Download PDF

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CN1729558A
CN1729558A CN200380106808.8A CN200380106808A CN1729558A CN 1729558 A CN1729558 A CN 1729558A CN 200380106808 A CN200380106808 A CN 200380106808A CN 1729558 A CN1729558 A CN 1729558A
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R·T·F·范沙克
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Abstract

一种包括垂直分离栅非易失性存储单元的半导体器件，用于在半导体衬底上存储至少一位，在衬底上包括沟槽、第一有源区、第二有源区、沿着沟槽的侧壁延伸的沟道区，沟槽具有第一方向上延伸的长度和与第一方向垂直的第二方向上延伸的宽度，且沟槽通过隧道氧化物覆盖在侧壁上且包括由浮栅和控制栅构成的至少一个栅极叠层，其中控制栅延伸到沟槽的底部，第一浮栅位于左沟槽壁处，以形成具有控制栅的第一栅极叠层，且第二浮栅位于右沟槽壁处，以形成具有控制栅的第二栅极叠层。

Description

垂直分离栅非易失性存储单元及其制造方法
技术领域
本发明涉及一种包括垂直分离栅非易失性存储单元的半导体器件，用于存储如权利要求1前序中所限定的至少一位。并且，本发明涉及一种包括至少一个这种垂直分离栅非易失性存储单元的阵列。而且，本发明涉及一种包括这种垂直分离栅非易失性存储单元的半导体器件的制造方法。
背景技术
从US 6,08 7,222获知了一种垂直分离栅非易失性存储单元，其是电可擦除只读存储单元(EEPROM)。根据现有技术的该EEPROM单元包括在半导体衬底中的沟槽，其包含由浮栅和浮栅顶部上的控制栅组成的栅结构。在该垂直的非易失性存储单元中，浮栅位于沟槽底部，且控制栅在沟槽的上半部中定位为通孔状结构。控制栅通过电介质层与浮栅隔开。源区和漏区还布置为水平结构，一个区域类型位于靠近与沟槽邻接的衬底表面的水平面，且另一区域类型位于沟槽底部的下面。在该结构中，在使用时，在沿着沟槽侧壁的垂直方向上设置了在源极和漏极之间的沟道。
由于浮栅/控制栅堆叠的性质，在US 6,087,222的EEPROM单元中，通过在浮栅和控制栅之间相对低的容性耦合影响了单元的电特性。
而且，US 6,08 7,222形成具有如通孔状结构的控制栅的垂直分离栅非易失性存储单元的方法相当复杂，且为此，在利用0.18和0.13μm设计规则的最近几代器件中会得到低的产品产率。
发明内容
本发明的目的在于提供一种包括垂直分离栅非易失性存储单元的半导体器件，其相对于现有技术的EEPROM单元提高了电特性。
通过如权利要求1的前序所限定的包括垂直分离栅非易失性存储单元的半导体器件实现了该目的，其特征在于：控制栅延伸到沟槽的底部，第一浮栅位于沟槽的左侧壁处，以形成具有控制栅的第一栅极叠层，以及第二浮栅位于沟槽的右侧壁处，以形成具有控制栅的第二栅极叠层。
同样，本发明涉及一种包括至少一个根据本发明的这种非易失性存储单元的阵列。
通过提供一种根据本发明的垂直分离栅非易失性存储单元中的浮栅和控制栅的结构，提高了非易失性存储单元的电特性：实现了浮栅和控制栅之间的高耦合。
本发明的另一目的在于提供一种包括垂直分离栅非易失性存储单元的半导体器件的制造方法，其比现有技术的方法简单。
本发明涉及一种包括根据本发明的垂直分离栅非易失性存储单元的半导体器件的制造方法。
如权利要求5的前序所限定的方法，特征在于该方法包括以下步骤：
在沟槽中淀积多晶Si，多晶Si具有平面化的顶表面；
通过二氧化硅在沟槽中形成隔离狭缝，用于利用狭缝掩模隔离第二方向上的存储单元；
回蚀刻多晶Si；
回蚀刻二氧化硅；
形成第一间隔物和第二间隔物，第一间隔物在多晶Si的平面化顶表面上的第二方向上延伸，第二间隔物在二氧化硅上的第一方向上延伸；
利用第一间隔物和第二间隔物作掩模，通过反应性离子蚀刻工艺蚀刻多晶Si，以形成蚀刻的凹槽式多晶Si部分用作浮栅和沟槽的下露出部分；
在浮栅和沟槽的下露出部分上形成电介质；
在电介质的上方淀积第二多晶Si层；
平面化用作控制栅的第二多晶Si，其从沟槽的顶部延伸到被该电介质覆盖的沟槽的底部。
对于利用0.18μm技术和更小设计规则的几代器件来说，这种方法有利地允许构建根据本发明的非易失性存储单元。
附图说明
在下面，将参考一些图说明本发明，其意指仅用于说明性的目的，且不局限于如后附的权利要求书中所限定的保护范围。
图1示出了在第一步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图2示出了在第一步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图3示出了在第二步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图4示出了在第二步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图5示出了在第三步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图6示出了在第三步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图7示出了在第四步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图8示出了在第四步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图9示出了在第五步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图10示出了在第五步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图11示出了在第五步骤中根据本发明的非易失性存储单元的平面图；
图12示出了在第六步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图13示出了在第六步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图14示出了在第一实施例中根据本发明的非易失性存储单元的第一方向上的剖面图；
图15示出了在第一实施例中根据本发明的非易失性存储单元的第二方向上的剖面图；
图16示出了在第一实施例中根据本发明的非易失性存储单元阵列的平面图；
图17示出了在第二实施例中根据本发明的非易失性存储单元阵列的平面图；
图18示出了在第一可选步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图19示出了在第一可选步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图20示出了在第三可选步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图21示出了在第三可选步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图22示出了在第四可选步骤中根据本发明的非易失性存储单元的第一方向上的剖面图；
图23示出了在第四可选步骤中根据本发明的非易失性存储单元的第二方向上的剖面图；
图24示出了在另一实施例中根据本发明的非易失性存储单元阵列的平面图。
具体实施方式
在下面，描述了一种垂直分离栅非易失性存储单元和制造这种垂直分离栅非易失性存储单元的方法。在该方法内，可以应用许多可选的工艺步骤，其产生了垂直分离栅非易失性存储单元的许多可选实施例。首先，将参考各图介绍根据本发明的垂直分离栅非易失性存储单元的基本制造方法和这种垂直分离栅非易失性存储单元的第一实施例，其示出了在制造这种器件期间的连续步骤。由“PS”紧跟着罗马数字来表示工艺步骤。
接下来，将描述每个可选的工艺步骤，且将论述垂直分离栅非易失性存储单元相对于基本的第一实施例的垂直分离栅非易失性存储单元的变化。
然而，本领域技术人员将意识到，在不脱离本发明真实精神的条件下，可以构思本发明其它可选的和等效的实施例并使其运用到实践，本发明的范围仅由后附的权利要求书所限制。
在本发明中，描述了包括沟槽结构的垂直分离栅非易失性存储单元，该沟槽结构容纳了浮栅和控制栅的分离栅结构作为存储单元。根据本发明的垂直分离栅非易失性存储单元将具有浮栅和控制栅之间的高容性耦合，且可以制备为部分自对准。使用沟槽具有小横向尺寸的优点，同时还可以在沟槽侧壁的垂直方向上保持长的沟道长度。
图1示出了在第一步骤中根据本发明的非易失性存储单元的第一方向上的剖面图。图2示出了在第一步骤中根据本发明的非易失性存储单元的第二方向上的剖面图。图1的第一方向与将要形成的沟槽的方向垂直，同时图2的第二方向与其平行。在图1中由虚线II-II表示图2的剖面。这里注意，以该方式使下面示出的全部剖面相互关联。
在半导体衬底1上，淀积氮化硅层2(工艺步骤PS-I)。可能地，可在形成氮化硅层2之前，首先形成薄氧化层(未示出)。接下来，将抗蚀剂层3涂覆在氮化硅层2上，并根据第一掩模M1以光刻步骤对其构图(PS-II)。将第一掩模M1示意性地绘制在非易失性存储单元结构的上方。
随后，通过反应离子蚀刻(RIE)在步骤(PS-III)中蚀刻氮化硅层2，将构图的抗蚀剂层3用作掩模，以在相邻的沟槽4之间的中间衬底部分1’之内的衬底1中形成沟槽4。沟槽4的宽度可以选择为各设计规则的最小特征尺寸。通常，对于0.18μm的设计规则，沟槽4的宽度将是400nm。
图3示出了在第二步骤中根据本发明的非易失性存储单元的第一方向上的剖面图。图4示出了在第二步骤中根据本发明的非易失性存储单元的第二方向上的剖面图。
在剥离构图的抗蚀剂层3之后，生长了牺牲氧化物(未示出，PS-IV)。进行注入步骤(PS-V)，以沿着沟槽的侧壁建立沟道注入(未示出)和阈值电压(Vt)调节注入(未示出)。用于沟道和Vt调节的注入步骤对于衬底1的顶表面应当是倾斜入射。而且，高剂量的注入步骤(以垂直角度入射，PS-VI)在沟槽的底部建立了线状的掺杂区6且平行于沟槽，其将在以后用作源区。
接下来，通过利用HF浸渍的湿法蚀刻来除去牺牲氧化物，并热生长了隧道氧化物5(PS-VII)。隧道氧化物5的厚度约为7nm。
由于本发明的垂直分离栅非易失性存储单元中的沟道长度将由沟槽4的深度确定，所以相对于存储单元的横向尺寸来定标(scaling)氧化物5的厚度在此不相关，由于其将用于水平分离栅非易失性存储单元。在水平的分离栅非易失性存储单元中，不能够按比例减小控制栅的长度，因为不能定标隧道氧化物5的厚度。类似的争论适用于浮栅的长度。
在此，在没有按比例减小隧道氧化物5的厚度和沟道长度cr的条件下，可以按比例减小垂直分离栅非易失性存储单元的单元尺寸(面积)。
图5示出了在第三步骤中根据本发明的非易失性存储单元的第一方向上的剖面图。
图6示出了在第三步骤中根据本发明的非易失性存储单元的第二方向上的剖面图。
利用化学汽相淀积(CVD)工艺以覆盖模式用多晶硅7填充沟槽4(PS-VIH)。优选地，多晶Si7是原位掺杂的多晶Si，或者多晶Si应当以单独的步骤掺杂(可能通过注入)，以防止在使用时的栅耗尽效应。
通过化学机械抛光(CMP)工艺来抛光多晶Si7直至构图的氮化硅层2’的顶部，其将用作CMP步骤的停止层(PS-IX)。
在CMP之后，淀积第二抗蚀剂层8并通过掩模M2对其构图，用于在多晶Si7中蚀刻狭缝4’(PS-X)。接下来，使用RIE工艺来蚀刻狭缝4’(PS-XI)。狭缝4’在与沟槽4的方向相垂直的方向上延伸。
图7示出了在第四步骤中根据本发明的非易失性存储单元的第一方向上的剖面图。
图8示出了在第四步骤中根据本发明的非易失性存储单元的第二方向上的剖面图。
通过剥离工艺来除去构图的抗蚀剂层8。
接下来，通过例如TEOS(四-乙基-正-硅酸盐)、HTO(高温氧化物)或HDP(高密度等离子体)淀积工艺淀积氧化物(二氧化硅)层9，以填充狭缝4’(PS-XII)。
利用构图的氮化硅层2’作为停止层，通过CMP来平面化氧化层9(PS-XIII)。平面化的氧化层填充在多晶Si7部分之间的狭缝4’。
通过RIE工艺实现了多晶Si7部分的局部回蚀刻，以获得在略微在构图的氮化硅层2’的表面下方的其表面区中具有凹槽的凹槽式多晶Si(PS-XIV)。
而且，蚀刻平面化的氧化物9，以获得比凹槽式的多晶Si7略深的凹槽(PS-XV)。
在随后的步骤中，形成间隔物10、11，以在每个多晶Si7部分中限定浮栅(PS-XVI)。
间隔物可以由淀积的氧化物(例如，TEOS或HTO)的薄层和氮化硅层、或仅仅氧化层或氧氮化层制成。间隔物材料的选择取决于结构中其它材料的蚀刻选择性。注意到，由于分别在凹槽式多晶Si和凹槽式平面化氧化物之间深度上的略微差别，所以在凹槽式多晶Si7上形成的第一间隔物10比在凹槽式平面化氧化物9上形成的第二间隔物11更大。
以下这将参考图9和10更详细地说明。
图9示出了在第五步骤中根据本发明的非易失性存储单元的第一方向上的剖面图。
图10示出了在第五步骤中根据本发明的非易失性存储单元的第二方向上的剖面图。
第一间隔物10的尺寸限定了将要形成的垂直浮栅的厚度：使用第一间隔物10作为随后的RIE工艺中的掩模，以在凹槽式多晶Si7部分中蚀刻“沟槽”。在RIE工艺中，将通过蚀刻除去第一和第二间隔物10、11。由于RIE工艺的选择性，除去间隔物10、11将比除去多晶Si7慢，所以可以控制将要形成的蚀刻多晶Si部分的形状。
为了更好的理解，可以将蚀刻工艺看作成三个阶段工艺：第一和第二步骤(PS-XVII)利用间隔物(10、11)形成U形的多晶Si7’部分，和第三步骤(PS-XVIII)形成蚀刻的多晶Si部分7″。在第一步骤XVII中，利用间隔物10、11作“硬掩模”，蚀刻多晶Si。由于选择性，在多晶Si中蚀刻最初的槽，以形成U形多晶Si7’部分(图9)。接下来，在第二步骤中，RIE或湿法蚀刻工艺除去了间隔物10、11。最后的第三步骤PS-XVIII利用RIE建立了蚀刻的多晶Si部分7″(图12)。(蚀刻在第一步骤中建立的最初槽形状，直至槽的底部到达沟槽4的底部。)
将利用蚀刻除去在“槽”中的全部多晶Si。在各沟槽中，形成没有任何连接的两个分离的多晶Si部分：一个蚀刻的多晶Si部分7″位于左侧处沟槽4的下部分L上，以及一个蚀刻的多晶Si部分7″位于右侧处的下部分L上(如图12的剖面所示)。在以后阶段中，两个蚀刻的多晶Si部分7″每个都将形成浮栅。蚀刻之后，留在沟槽4中的蚀刻的多晶Si部分7″的高度取决于实际的工艺参数。
图11示出了在对应图8所示剖面的第五步骤中根据本发明的非易失性存储单元的顶视图。
注意到如图9、10和11所示，浮栅多晶Si7的表面层需要在氮化硅部分2’的表面层以下，以容易形成第一间隔物10。氧化物9的表面层需要在多晶Si的表面层以下，以使第二间隔物11形成在氧化物上而没有形成在多晶Si上。很显然，氧化物的表面层必须在沟道区cr的水平面以上，以允许形成控制栅。在刚提到的多晶Si蚀刻工艺中，将多晶Si蚀刻成“杯”状的多晶Si部分将导致仅除去在“杯”的中心底区域中的多晶Si。在左侧上的部分7″和右侧上的部分7″之间的连接将留在中心底部区域外部。在该情况下，非易失性存储单元将是一位存储单元。
图12示出了在第六步骤中根据本发明的非易失性存储单元的第一方向上的剖面图。
图13示出了在第六步骤中根据本发明的非易失性存储单元的第二方向上的剖面图。
淀积多晶间(interpoly)电介质层12，其覆盖在沟槽4的侧壁上和底部S上的隧道氧化物5露出的区域U、L、蚀刻的部分7″和凹槽式的平面化氧化物9(PS-XIX)。
多晶间的电介质层12可以是二氧化硅-氮化硅-二氧化硅的叠层(ONO层)、二氧化硅层、氧氮化硅层、高k的材料或任何其它合适的电介质材料。
接下来，使用覆盖模式的化学汽相淀积(CVD)工艺来淀积第二多晶Si，用于形成控制栅13(PS-XX)。优选地，第二多晶Si是原位掺杂的多晶Si，或者在单独步骤中第二多晶Si应当是掺杂的(可能利用注入)，以防止在使用时的栅耗尽效应。
通过第二多晶SiCMP工艺来抛光第二多晶Si，直至构图的氮化硅层2’的顶部，其将用作该CMP步骤的停止层(PS-XXI)。
任选地，在淀积多晶间电介质12之前，可施加HF浸渍来除去在沟槽4侧壁的上部分U上露出的隧道氧化物5区域。在该情况下将多晶间电介质1 2淀积在衬底1的半导体材料上：在此控制栅13覆盖了沟道区cr露出的上部部分，仅通过多晶间电介质12与沟道区cr隔开。
注意到，如图13所示，在CMP步骤之后，在相邻的沟槽4中的控制栅13仍通过多晶Si连接13″在凹槽式的平面化氧化物9之上互连。使用回蚀刻工艺来除去在相邻的控制栅13之间的该多晶Si连接13″(PS-XXII)。
(可选地，可以在淀积第二多晶Si层之前，通过蚀刻凹槽式平面化氧化物9的表面下方的层2’来除去构图的氮化硅层2’。在该情况下，进行CMP以形成控制栅13，而没有多晶Si连接13″)。
在形成单独的控制栅13之后，除去在衬底部分1’上方的构图的氮化硅层2’。现在控制栅13的顶部包围了在沟槽4之间中的衬底部分1’上方高出的独立侧壁13’。
图14示出了在第一实施例中根据本发明的非易失性存储单元的第一方向上的剖面图。
图15示出了在第一实施例中根据本发明的非易失性存储单元的第二方向上的剖面图。
在根据本发明的垂直分离栅非易失性存储单元中，存在构成浮栅7”和控制栅13的两个栅叠层S1、S2。沿沟槽4侧壁的下部L定位浮栅7”。控制栅13基本上从沟槽4的顶部延伸到沟槽的底部。在该结构中，控制栅13在沟槽下部中覆盖其整个工作长度上的浮栅7”，以及在沟槽的上部U中它直接覆盖露出的侧壁区长度上的沟道区。
由于在沟槽中的浮栅7”在左右侧上分开，所以该实施例包括每个沟槽两个单元，两个栅叠层S1、S2具有公共控制栅13。
现在可以通过本领域技术人员已知的标准工艺步骤来完成晶体管结构。
在控制栅13的独立侧壁部分13’上形成第三间隔物14(PS-XXIV)。
通过注入，例如通过HDD(重掺杂的漏极)注入，在第三间隔物14之间的半导体衬底1中形成漏极15(PS-XXV)。
接下来，通过自对准的硅化工艺在控制栅13的顶部上形成硅化物层16，可能为二硅化钛或二硅化钴(PS-XXVI)。同时，在漏极区15的顶部上形成硅化物层15’。
进一步的步骤包括后端工艺，如金属化(PS-XXVII)和钝化(PS-XXVIII)。
在图14和15中示出的垂直分离栅非易失性存储单元中，在沟槽4中存在两个浮栅7”，在两个浮栅7”之间中具有公共控制栅13。公共控制栅13对于各浮栅7”用作控制栅，如将参考下面的单元操作进一步说明。在该实施例中，垂直的分离栅非易失性存储单元能够每存储单元存储两位。
图16示出了在第一实施例中根据本发明的非易失性存储单元阵列的平面图。
在根据本发明的非易失性存储单元的阵列中，用于连接控制栅13的硅化物区16的金属线17在第一方向(A-A’)上延伸。用于连接漏极15的硅化物线15’在第二方向(B-B’)上延伸。通常，第一和第二方向垂直。箭头DS标记了包括源极6的扩散源极线(未示出)的位置和方向。
箭头N表示阵列中非易失性存储单元位置的位线数n。箭头Q表示阵列中非易失性存储单元位置的列数q。
对于单元编程，使用了源极侧注入(SSI)。对于擦除，应用Fowler-Nordheim隧穿。在表1中，对于选择的位线n和对于未选择的较低(＜n)和较高(＞n)的位线，给出用于编程、读取和擦除的条件。该条件是用于选择的奇数位线(具有n作为位线数)。对于选择的偶数位线，应当相互交换用于未选择的较低(＜n)和较高(＞n)的位线的条件。注意到，用于擦除的条件影响了非易失性存储单元的整个位线或扇区。
另外，可通过源极线进行擦除操作(“源极擦除”)。将正电位施加到源极上，并将负电位施加到栅极上。有利地，这会减小相对于仅施加到栅极上的负电位的值所需要的电位值。
表1，用于如图16所示的非易失性存储单元阵列的编程、读取和擦除的条件。
   源极    漏极   控制栅
编程
选择的(奇数n)     Vcc     0     Vp
未选择的(＜n)     0     0     0
未选择的(＞n)     Vcc     Vcc     0
擦除
线或扇区     0     0     -Vc
源极擦除     Vs     0     -Ves
读取
选择的(奇数n)     Vr     0     Vrw
未选择的(＜n)     0     0     0
未选择的(＞n)     Vr     Vr     0
编程
选择的(偶数n)     Vcc     0     Vp
未选择的(＜n)     Vcc     Vcc     0
未选择的(＞n)     0     0     0
擦除
线或扇区     0     0     -Vc
源极擦除     Vs     0     -Ves
读取
选择的(偶数n)     Vr     0     Vrw
未选择的(＜n)     Vr     Vr      0
未选择的(＞n)     0     0      0
注意到Vs≤Ves且Ves≤Ve，取决于存储单元实际的规格。
在第一实施例中，如图14所示，根据本发明的非易失性存储单元有利地具有小的横向尺寸，且能够按比例减小单元的尺寸。而且，限定根据本发明的垂直分离栅非易失性存储单元的掩模数量很低，即，如上所述的掩模M1和M2。而且，由于浮栅7”的构图，所以可以获得浮栅7”和控制栅13之间的高容性耦合。此外，沟道长度不取决于非易失性存储单元的横向尺寸。因此，隧道氧化物5的厚度可以保持约7nm的值，其对单元结构的可靠性是有利的。
下面，描述了根据本发明的垂直分离栅非易失性存储单元的制造方法的可选实施例。对于各实施例，将说明工艺步骤顺序的变型。注意到，对于各可选实施例，使用如上所述的第一实施例的基本顺序作为参考。形成第一实施例的工艺步骤的顺序列于表2中。单独的改进工艺步骤列于表3中。
图17示出了在第二实施例中根据本发明的非易失性存储单元阵列的平面图。
第一实施例非易失性存储单元的小缺点是，必须使阵列中的各控制栅13和在其上方延伸的金属线17相接触。
在第二实施例中，通过利用沟槽掩模M1的反型的掩模(PS-Ia)的额外掩模步骤，在限定沟槽4(图1和2中，PS-I-PS-VI)之前，通过注入漏极线(漏极)15”来简化接触方案。
这允许在要建立的器件的顶层处形成硅化的控制栅极线17’。硅化的控制栅极线17’与硅化的控制栅区16结合(通过工艺步骤PS-XXVI)。
如下实现了硅化的控制栅极线17’的形成：在图9和10的工艺步骤之后和在淀积多晶间电介质12之前(PS-XIX)，除去构图的氮化硅层2’。如参考第一实施例描述的进行进一步的处理。
注意，由于在该阶段没有构图的氮化硅层2’，所以必须小心地进行随后的CMP步骤(PS-XXI)。
图18示出了在第三实施例中根据本发明的非易失性存储单元的第一方向上的剖面图。
图19示出了在第三实施例中根据本发明的非易失性存储单元的第二方向上的剖面图。
当在以后的工艺阶段期间进行由狭缝掩模M2的构图步骤(PS-X)时，获得了根据本发明的非易失性存储单元的第三实施例。
在该情况下，在图5和6的CMP步骤之后(PS-IX)，跳过步骤PS-X-PS-XIII，接下来回蚀刻多晶Si7(PS-XIV)。
然后，形成第一间隔物10，延伸为第一方向(A-A’)上的线(PS-XVI)。
接下来，进行可选的步骤(PS-XIa、PS-XI-PS-XIII)：涂覆第二抗蚀剂18并利用狭缝掩模M2对其构图(未示出，PS-XIa)。然后，通过RIE蚀刻多晶Si7和间隔物10(PS-XI)。
在另外的步骤中，剥离抗蚀剂18。通过例如TEOS、HDP或HTO工艺淀积氧化物(PS-XII)。将氧化物层(未示出)淀积在狭缝4’中和浮栅的表面区上。
随后，利用构图的氮化硅层2’作为停止层，通过CMP平面化该氧化物(PS-XIII)。
现在，需要除去浮栅7表面上方的氧化物(PS-XIIIa)：利用反型的狭缝掩模M2’进行光刻步骤，以限定浮栅7的表面区。接下来，通过蚀刻、优选通过RIE除去浮栅上方的氧化物。
由如图9、10和11、12和13以及14和15所示的工艺步骤PS-XVII-PS-XXVII来继续第三实施例中的垂直分离栅非易失性存储单元的制造。
注意，在步骤PS-XIIIa中应用反型的狭缝掩模M2’会产生与在前步骤中使用的狭缝掩模M2的不对准。
在根据本发明的垂直分离栅非易失性存储单元的第四实施例中，在工艺工序结束时进行狭缝掩摸M2的构图步骤(PS-X)和反应离子蚀刻(PS-XI)。在形成隧道氧化物5(PS-VII)之后，进行多晶Si填充沟槽(PS-VIII)和多晶Si的CMP(PS-IX)，紧接着蚀刻多晶Si(PS-XVIII)、淀积多晶间电介质(PS-XIX)和多晶SiCVD，以形成控制栅(PS-XX)。
接下来，通过狭缝掩模M2构图浮栅多晶Si、多晶间电介质和控制栅多晶Si的叠层(PS-XXIa)，紧接着进行RIE(PS-XXIb)以形成狭缝4’。
在RIE工艺中，进行这三个连续步骤，以限定分离的非易失性存储单元：首先，蚀刻多晶Si13，接着，蚀刻多晶间电介质12，最后，蚀刻多晶Si7。
在该蚀刻工艺(PS-XXIb)之后，通过例如TEOS、HDP或HTO在狭缝4’中淀积二氧化硅(步骤PS-XXIc)。
利用构图的氮化硅层2’作停止层，通过CMP平面化二氧化硅(PS-XXId)。
该工艺继续除去氮化硅2’(PS-XXII)和随后的步骤PS-XXIV-PS-XXVIII。
在根据第一实施例描述的工艺流程中，浮栅多晶Si7(PS-XIV)和平面化二氧化硅9(PS-XV)的回蚀刻是关键步骤，该回蚀刻以单一蚀刻工艺顺序进行。应当将平面化的二氧化硅9蚀刻到浮栅多晶Si7的同一平面或其以下。如上所述，在浮栅多晶Si7上(第一间隔物10)和平面化的氧化物9上(第二间隔物11)的后续间隔物形成(PS-XVI)对于在浮栅多晶Si7中蚀刻沟槽来代替孔是关键的。
同样，将控制栅多晶Si13回蚀刻到平面化的二氧化硅9之下的平面、且仍在衬底平面之上，对于形成第三间隔物14(PS-XXIV)是关键的。对于漏极注入(PS-XXV)和控制栅区的硅化(PS-XXVI)，在此需要第三间隔物14。
在第五实施例中，如在第一实施例中那样进行处理，直至浮栅多晶Si7(PS-XIV)和平面化的二氧化硅9(PS-XV)的回蚀刻工艺步骤。平面化的二氧化硅9的平面应当在浮栅多晶Si7的平面之下。接下来，形成第一间隔物(PS-XVI)。通过RIE限定浮栅7”(PS-XVII和PS-XVIII)。
随后，淀积多晶间电介质12和控制栅多晶Si13(步骤PS-XIX和PS-XX)。在以下步骤中，通过CMP平面化多晶间电介质12和控制栅多晶Si13(PS-XXI)。
然后，通过狭缝掩模M2进行第二次构图步骤(PS-XXIIa)，接着蚀刻平面化的二氧化硅9上方的多晶Si(PS-XXIIb)。紧接在该步骤PS-XXIIa之后，淀积另外的二氧化硅并通过CMP步骤对其平面化(PS-XXIIc)。进行进一步的处理，如在第一实施例中使用步骤PS-XXIII-PS-XXVII。
在该可选的第五实施例中，虽然不幸地省略了控制栅多晶Si蚀刻的关键步骤(PS-XIV)，但额外的掩模步骤和CMP步骤是必须的。
同样，在该可选的第五实施例中，在其两个应用中(PS-X和PS-XXIIa)狭缝掩模M2的不对准不是关键的，因为没有形成多晶Si纵梁(stringer)的危险性。
在可选的第六实施例中，在限定和处理沟槽4(PS-I-PS-III)之前，进行源极注入步骤(PS-Ib)。在此需要注入掩模M0来建立注入的源极线(M0与沟槽掩模M1基本对应)。应当用足够高的能量和足够高的剂量进行注入工艺，以在衬底1中获得合适深度掩埋的源极线。在此注意，还可在衬底1中浅的深度处进行源极注入。在后者的情况下，在淀积氮化硅层2(以及连续的工艺步骤)之前必须生长硅的外延层。外延层的深度必须足以形成足够高的沟槽4。
接下来，可以进行如第一实施例中所示的工艺。
有利地，可以在与沟槽的纵向方向垂直的第二方向(见图16，B-B’)上建立源极线，其简化了垂直分离栅非易失性存储单元的布局：控制栅极线17或17’可在沟槽的纵向方向(A-A’)上延伸。因此，现在可以省略控制栅多晶Si连接13’的回蚀刻(PS-XXII)。优选地，在第六实施例中，漏极线15、15’15”平行于控制栅极线17、17’延伸。
可以分别通过如本领域技术人员公知的源极侧注入机制和Fowler-Nordheim隧穿效应，来进行根据该实施例的垂直分离栅非易失性存储单元阵列的编程和擦除。
图20示出了在可选步骤中根据本发明的非易失性存储单元的第一方向上的剖面图，其中回蚀刻了浮栅材料。
图21示出了在该可选步骤中根据本发明的非易失性存储单元的第二方向上的剖面图。
在另一实施例中，制造了垂直分离栅非易失性存储单元，其每单元包括一位。如下是这种垂直的非易失性存储单元的工艺工序：
通过工艺步骤PS-I-PS-III在衬底1中限定和形成沟槽4。接下来，在沟槽4的侧壁上淀积牺牲氧化物(PS-IV)，紧接着进行沟道注入(PS-V)。在此没有进行源极注入。
然后，在沟槽4中生长多晶Si(PS-VIII)，紧接着进行多晶Si7的CMP(PS-IX)。
而且，通过步骤PS-X-PS-XIII形成狭缝4’。在回蚀刻之后，蚀刻的多晶Si部分20应当覆盖沟槽的相当大部分，通常大约沟槽高度的一半。在以下的间隔物形成工艺PS-XVa中，第四间隔物21、22形成在蚀刻的多晶Si部分20上，分别与侧壁即隧道氧化物5相邻，以及与狭缝4’中淀积的二氧化硅9相邻。第四间隔物21、22可以由小的淀积氧化物层(例如，TEOS、HTO或HDP)和一层氮化硅制成，或仅由二氧化硅或氧氮化物制成。实际的选择取决于已经淀积的材料的蚀刻选择性。
在另一工艺步骤(步骤PS-XVIII)中，利用第四间隔物21、22作掩模，通过RIE来蚀刻该蚀刻的多晶Si部分20。在蚀刻的多晶Si部分20中蚀刻孔向下直至底部隧道氧化物5，由此形成浮栅部分20’。
淀积多晶间电介质层12，其覆盖了侧壁上隧道氧化物5的露出区域、第四间隔物21、22的残留部分、沟槽4的底部、槽中露出的浮栅部分20’、和凹槽式平面化氧化物9(PS-XIX)。多晶间电介质12可以是二氧化硅-氮化硅-二氧化硅的叠层(ONO层)、二氧化硅层、氧氮化物层、高k材料或任何其它合适的电介质材料。
然后，使用覆盖模式的多晶SiCVD工艺来淀积多晶Si，以在多晶间电介质层12上形成控制栅(PS-XX)。优选地，用于控制栅13的多晶Si是原位掺杂的多晶Si，或者在独立步骤中第二多晶Si应当是掺杂的(可能通过注入)。
通过用于多晶Si的CMP工艺来抛光用于控制栅13的多晶Si(PS-XXIa)，直到构图的氮化硅层2’的顶部，其用作停止层。
图22示出了在工艺步骤PS-XXI之后根据本发明的非易失性存储单元的第一方向上的剖面图。
图23示出了在工艺步骤PS-XXI之后根据本发明的非易失性存储单元的第二方向上的剖面图。
接下来，除去构图的氮化硅层2’(PS-XXII)。通过标准工艺来完成垂直的非易失性存储单元：间隔物形成(PS-XXIV)、有源区注入(PS-XXV)、硅化(PS-XXVI)和金属化以及钝化(PS-XXVII、PS-XXVIII)。
图24示出了在该另一实施例中根据本发明的非易失性存储单元阵列的平面图。
间隔物形成工艺(PS-XXIII)建立了第五间隔物(25)。有源区注入工艺(PS-XXIV)建立了垂直非易失性存储单元的源极和漏极接触(未示出)。通过硅化，形成了硅化的源极线28和硅化的漏极线29。与源和漏极线28、29的方向相垂直延伸的控制栅极线(未示出)可以实现作为如第一实施例中所述的金属线17，或者如本发明第二实施例中所述的硅化线17’。
由于使用由第四间隔物21、22形成的掩模进行蚀刻(PS-XVIII)，所以浮栅部分20’覆盖了隧道氧化物5的两个侧壁，且其覆盖了在所有侧面上淀积在狭缝4’中的氧化物9并形成单个浮栅。在该实施例中的垂直分离栅非易失性存储单元仅每存储单元容纳一位。
虽然最后实施例中的垂直分离栅非易失性存储单元的位密度只是其它实施例的垂直分离栅非易失性存储单元密度的一半，但有利地，在该最后的实施例中可以获得浮栅和控制栅之间的更高耦合。此外，可以将较低的电压应用于最后实施例的垂直分离栅非易失性存储单元的工作上。同样，可省略在沟槽4底部中的源极注入步骤：该非易失性存储单元的工艺相比根据前述实施例的非易失性存储单元更简单。
表1.参考标记列表
1.半导体衬底         1’.相邻沟槽之间中的衬底部分
2.氮化硅             2’构图的氮化硅
3.抗蚀剂1
4.沟槽               4’狭缝
5.隧道氧化物
6.源极
7.浮栅               7’蚀刻的浮栅            7”浮栅块
8.第二抗蚀剂
9.二氧化硅
10.第一间隔物
11.第二间隔物
12.多晶间电介质
13.控制栅(CG)多晶    13’CG独立壁             13”多晶Si连接
14.第三间隔物
15.漏极              15’硅化的漏极(线)       15”注入的漏极线
16.硅化物
17金属线             17’硅化的控制栅极线
18.第三抗蚀剂
19.蚀刻的浮栅        19’共形的多晶Si层
19”多晶Si间隔物
20.蚀刻的多晶Si部分  20’浮栅部分
21.第四间隔物
22.第四间隔物
25.间隔物
26.硅化的控制栅
28.硅化的源极线
29.硅化的漏极线
S  沟槽的底部分
CR  沟道区
DS     扩散的源极线
L      沟槽侧壁的下部分
M0     注入掩模
M1     沟槽掩模
M2     狭缝掩模
SL     源极线
U      沟槽侧壁的上部分
表2.工艺步骤的列表
PS-I          淀积氮化硅层
PS-II         通过掩模M1进行构图
PS-III        RIE氮化硅和衬底(沟槽)
PS-IV         生长牺牲氧化物
PS-V          沟道注入
PS-VI         源极注入
PS-VII        生长隧道氧化物
PS-VIII       沟槽填充多晶Si
PS-IX         多晶Si的CMP
PS-X          通过掩模M2进行构图
PS-XI         通过RIE狭缝蚀刻
PS-XII        生长氧化物层：TEOS等
PS-XIII       CMP氧化物
PS-XIV        回蚀刻多晶Si
PS-XV         回蚀刻平面化的氧化物
PS-XVI        间隔物形成
PS-XVII       通过多晶Si RIE蚀刻初始的“槽”
PS-XVIII      通过多晶Si RIE进一步蚀刻底氧化物
PS-XIX        淀积多晶间电介质
PS-XX         多晶Si CVD
PS-XXI        多晶Si的第二CMP
PS-XXII       回蚀刻多晶Si连接13’
PS-XXIII      除去构图的氮化硅2’
PS-XXIV       间隔物形成
PS-XXV        漏极注入
PS-XXVI       硅化控制栅极和漏极
PS-XXVII      金属化
PS-XXVIII     钝化
表3.可选工艺步骤的列表
PS-Ia        反型的狭缝掩模M1
PS-Ib        通过掩模M0，注入源极线
PS-IIIa      在III之前，注入漏极线
PS-XIa       通过狭缝掩模M2进行构图
PS-XIIIa     除去浮栅上方的二氧化硅
PS-XIVa      通过狭缝掩模M2进行构图
PS-XVa       间隔物形成
PS-XVIIIa    在XVIII之前，形成硅化的控制栅
PS-XXIa      通过狭缝掩模M2进行构图
PS-XXIb      反应性离子蚀刻以形成狭缝4’
PS-XXIc      在狭缝4’中生长氧化物
PS-XXId      通过CMP平面化氧化物
PS-XXIIa     第二次应用狭缝掩模M2
PS-XXIIb     蚀刻平面化的二氧化硅9上方的多晶Si
PS-XXIIc     淀积二氧化硅并通过CMP平面化

Claims (15)

1.一种包括垂直分离栅非易失性存储单元的半导体器件，用于在半导体衬底(1)上存储至少一位，在所述衬底(1)上包括沟槽(4)、第一有源区(6)、第二有源区(15)、基本上沿着所述沟槽(4)的侧壁延伸的沟道区(cr)，所述的沟槽(4)具有第一方向上(A-A’)的长度和第二方向(B-B’)上的宽度，所述的第一方向与所述的第二方向垂直，所述的沟槽(4)在所述的侧壁上被隧道氧化物(5)覆盖且包括至少一个栅极叠层(S1、S2)，所述的栅极叠层(S1、S2)由浮栅(7”)和控制栅(13)构成，所述的浮栅(7”)通过电介质(12)与所述的控制栅(13)隔开，其特征在于：所述的控制栅(13)延伸到所述沟槽(4)的底部，第一浮栅(7”)位于所述沟槽(4)的左侧壁处，以形成具有所述控制栅(13)的第一栅极叠层(S1)，第二浮栅(7”)位于所述沟槽(4)的右侧壁处，以形成具有所述控制栅(13)的第二栅极叠层(S2)。
2.根据权利要求1的半导体器件，特征在于：所述的电介质(12)沿着所述沟槽(4)的所述侧壁的上部露出部分(U)延伸；且所述的控制栅(13)沿着所述电介质(12)延伸，覆盖所述沟槽(4)的所述侧壁的所述上部露出部分(U)。
3.根据权利要求1或2的半导体器件，特征在于：所述的第一浮栅(7”)和所述的第二浮栅(7”)通过互连多晶Si部分而互连。
4.根据权利要求1或2的半导体器件，特征在于：所述的第一浮栅(7”)和所述的第二浮栅(7”)彼此隔离。
5.一种根据权利要求1或2或3或4的包括垂直分离栅非易失性存储单元的半导体器件的制造方法，其特征在于，所述的方法包括如下步骤：
(PS-VIII)：在所述的沟槽(4)中淀积多晶Si(7)，所述的多晶Si(7)具有平面化的顶表面；
(PS-X-PS-XIII)：通过二氧化硅(9)在所述沟槽(4)中形成隔离狭缝(4’)，用于利用狭缝掩模(M2)隔离所述第二方向上的所述存储单元；
(PS-XIV)：回蚀刻所述的多晶Si(7)；
(PS-XV)：回蚀刻所述的二氧化硅(9)；
(PS-XVI)：形成在所述多晶Si的所述平面化顶表面上沿所述第二方向延伸的第一间隔物(10)，和在所述的二氧化硅(9)上沿所述第一方向延伸的第二间隔物(11)；
(PS-XVII，PS-XVIII)：利用所述的第一间隔物(10)和所述的第二间隔物(11)作掩模，通过反应离子蚀刻工艺蚀刻所述多晶Si，以形成蚀刻的凹槽式多晶Si部分用作浮栅(7”)，和所述沟槽(4)的所述下部露出部分(S)；
(PS-XIX)：在所述的浮栅(7”)和所述沟槽(4)的所述下部露出部分(S)上形成所述的电介质(12)；
(PS-XX)：在所述电介质(12)上方淀积第二多晶Si层；
(PS-XXI)：平面化用作所述控制栅(13)的所述第二多晶Si，从所述沟槽(4)的顶部延伸到所述沟槽(4)的底部覆盖所述电介质(12)。
6.根据权利要求5的半导体器件的制造方法，其特征在于：所述方法进一步包括：
(PS-XVII，PS-XVIII)：形成所述沟槽(4)的所述侧壁的上部露出部分(U)；
(PS-XIX)：在所述沟槽(4)的所述侧壁的所述上部露出部分(U)上形成所述的电介质(12)。
7.根据权利要求5或6的半导体器件的制造方法，其特征在于：所述方法包括另外的步骤：
(PS-XXIV)：在所述顶表面上形成邻接所述控制栅(13)的另外的间隔物(21、22)；
(PS-XXV)：注入所述的第二有源区(15)；
(PS-XXVI)：硅化所述的控制栅(13)和所述的漏极(15)；
(PS-XXVII)：建立到所述控制栅(13)的导电连接(17；17’)。
8.根据权利要求7的半导体器件的制造方法，其特征在于：所述的多晶Si(7)具有硅表面层，所述的二氧化硅(9)具有氧化物表面层，且所述的氮化硅(2’)具有氮化物表面层，所述的硅表面层设置在所述氮化物表面层的下方，所述的氧化物表面层设置在所述硅表面层的下方和所述沟道区(cr)的上方，以允许在所述氧化硅(9)上形成所述的第二间隔物(11)，而没有形成在所述的多晶Si(7)上。
9.根据权利要求7的半导体器件的制造方法，其特征在于：所述的多晶Si(7)具有硅表面层，所述的二氧化硅(9)具有氧化物表面层，且所述的氮化硅(2’)具有氮化物表面层，所述的硅表面层设置得基本上等于所述氮化物的表面层，所述的氧化物表面层设置得基本上等于所述硅表面层和所述的沟道区(cr)，以允许同时在所述的多晶Si(7)上形成所述第一间隔物(10)和在所述的氧化硅(9)上形成所述的第二间隔物(11)，所述的第一和第二间隔物(10、11)具有基本上相等的厚度和高度。
10.根据权利要求3或4的半导体器件的制造方法，其特征在于，所述的方法包括以下步骤：
(PS-VIII)：在所述的沟槽(4)中淀积多晶Si(7)，所述的多晶Si(7)具有顶表面；
(PS-X-PS-XIII)：在所述沟槽(4)中通过二氧化硅(9)形成隔离狭缝(4’)，用于利用狭缝掩模(M2)隔离所述的第二方向上的所述存储单元；
(PS-XVI)：形成在所述多晶Si的所述顶表面上沿所述第二方向延伸的第一间隔物(10)和沿所述第一方向上延伸的第二间隔物(11)；
(PS-XVII，PS-XVIII)：利用所述的第一间隔物(10)和第二间隔物(11)作掩模，通过反应离子蚀刻工艺蚀刻多晶Si，以形成蚀刻的凹槽式多晶Si部分用作浮栅(7”)，和所述沟槽(4)的下部露出部分(S)；
(PS-XIX)：在所述的浮栅(7”)和所述沟槽(4)的所述下部露出部分(S)上形成所述的电介质(12)；
(PS-XX)：在所述电介质(12)的上方淀积第二多晶Si层；
(PS-XXI)：平面化用作所述控制栅(13)的所述第二多晶Si，)从所述沟槽(4)的顶部延伸到所述沟槽(4)的底部覆盖所述电介质(12)；
(PS-XXIIa)：利用所述的狭缝掩模(M2)进行第二构图；
(PS-XXIIb)：反应离子蚀刻所述二氧化硅(9)上方的多晶Si；
(PS-XXIIc)：以覆盖模式淀积另外的二氧化硅，并平面化所述另外的二氧化硅。
11.根据权利要求3或4的半导体器件的制造方法，其特征在于，所述的方法包括以下步骤：
(PS-VIII)：在所述的沟槽(4)中淀积多晶Si(7)，所述的多晶Si(7)具有顶表面；
(PS-X-PS-XIII)：在所述沟槽(4)中通过二氧化硅(9)形成隔离狭缝(4’)，用于利用狭缝掩模(M2)隔离所述的第二方向上的所述存储单元；
(PS-XIVa)：第二次施加所述的狭缝掩模(M2)；
(PS-XIV)：回蚀刻所述的多晶Si(7)；
(PS-XV)：回蚀刻所述的二氧化硅(9)；
(PS-XVI)：形成在所述多晶Si的所述顶表面上沿所述第一方向延伸的所述第一间隔物(10)；
(PS-XVII，PS-XVIII)：利用所述的第一间隔物(10)和所述第二间隔物(11)作掩模，通过反应离子蚀刻工艺蚀刻所述多晶Si，以形成蚀刻的凹槽式多晶Si部分用作浮栅(7”)，和所述沟槽(4)的下部露出部分(S)；
(PS-XIX)：在所述的浮栅(7”)和所述沟槽(4)的所述下部露出部分(S)上形成所述的电介质(12)；
(PS-XX)：在所述电介质(12)上方淀积第二多晶Si层；
(PS-XXI)：平面化用作所述控制栅(13)的所述第二多晶Si，从所述沟槽(4)的顶部延伸到所述沟槽(4)的底部覆盖所述电介质(12)。
12.根据前述的权利要求5-12中任何一个的半导体器件的制造方法，其特征在于，所述的方法进一步包括：
(PS-Ib)：作为初始工艺，利用基本上对应所述沟槽掩模(M1)的注入掩模，来注入所述的第一有源区(6)。
13.根据前述的权利要求5-13中任何一个的半导体器件的制造方法，其特征在于，所述导电连接的建立与金属线(17)的建立有关。
14.根据前述的权利要求5-13中任何一个的半导体器件的制造方法，其特征在于，所述导电连接的建立与硅化的控制栅极线(17’)和硅化的漏极线(15’；15”)的建立有关。
15.一种存储单元阵列，包括根据前述权利要求1、2、3或4中之一的垂直分离栅非易失性存储单元的至少一个。
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