CN1280894C - 非易失性存储器及制造非易失性存储器的方法 - Google Patents

非易失性存储器及制造非易失性存储器的方法 Download PDF

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Abstract

在半导体衬底上形成耦合氧化物膜，再在其上形成多晶硅膜，并且，低温氧化物膜淀积至例如10nm的厚度。然后，在这一低温氧化物膜上形成氮化硅膜，并通过干刻蚀有选择地除去。那时，低温氧化物膜用作刻蚀阻挡膜，所以低温氧化物膜和多晶硅膜不会被过刻蚀。接着，干刻蚀多晶硅膜，形成凹穴。于是形成多晶硅膜的浮栅。

Description

非易失性存储器及制造非易失性存储器的方法
技术领域
本发明涉及三态自对准非易失性存储器和制造非易失性存储器的方法，特别是涉及具有稳定的浮栅形状的非易失性存储器制造方法。
背景技术
快速存储器已发展成为非易失性存储器的一种类型。快速存储器的结构中布置有大量的单元，每一单元具有标准MOS晶体管源漏栅(控制栅)，还具有浮栅，其嵌在绝缘膜中并在电气上处于悬浮状态。当源极和衬底接地，并有电压加至控制栅和漏极时，电子从源极向漏极迁移，其中的一些电子横穿绝缘膜进入浮栅，所以浮栅被负充电，由此写入操作。还有，横越绝缘膜向控制栅牵引电子，使浮栅在电气上呈现中性，由此进行擦除操作。
就快速快速存储器而言，总体集成度能够提高，因为每个单元能做得比较小。因此，已提出制造高精度的精细单元的方法(例如，文件“2000Symposium on VLSI Technology Digest of Technical Papers”PP 120-121，和USP 6,429,075)。
图1A至1D，2A至2D，3A至3D和图4是按步骤顺序，说明上述文件中描述的快速快速存储器的常规制造方法的剖面图。
首先，如图1A中所示，通过CVD(化学汽相淀积)，在P型硅衬底101上形成耦合氧化物膜COX101，其厚度至10nm。然后，在耦合氧化物膜COX101上形成厚度约为150至200nm的多晶硅膜PS101，再在多晶硅膜PS101上形成厚度约为350至400nm的氮化硅膜SN102。其次，在氮化硅膜SN102上形成抗蚀剂(未示)，并制成缝隙图形。将制成图形的抗蚀剂遮掩，通过干刻蚀有选择地除去氮SN102，从而形成开口102，多晶硅膜PS101部分地从那里暴露。
这时，由于干刻蚀氮化硅膜SN102，多晶硅膜PS101的表面区域被过刻蚀，如图1B中所示。因此，在开口102的底部形成盆形凹穴103。
其后，如图1C中所示，用CVD法淀积高温氧化物膜HTO101至150nm的厚度，然后作深刻蚀，从而除去形成在氮化硅膜SN102上和开口102底部的高温氧化物膜HTO101，而保留形成在开口102的侧面的高温氧化物膜HTO101，由此在开口102的侧面形成高温氧化物膜HTO101的侧壁。这样就减小了开口102的内径，形成开口104。
其后，如图1D中所示，将氮化硅膜SN102和高温氧化物膜HTO101遮掩，通过干刻蚀有选择地除去多晶硅膜PS101，从而在开口104的底部暴露耦合氧化物膜COX101。
其后，如图2A中所示，将砷(As)离子掺入开口104的底部，从而在硅衬底101的表面上形成n+扩散区105。这个n+扩散区变成源极。
其后，如图2B中所示，在整个表面上淀积高温氧化物膜HTO102，并作深刻蚀，从而沿开口104的侧面形成由高温氧化物膜HTO102形成的侧壁。这时的深刻蚀，去除了开口104底部的耦合氧化物膜COX101，使硅衬底101的n+扩散区105暴露。
其后，如图2C中所示，在整个表面上淀积具有高浓度AS或P的多晶硅膜PS102，并作深刻蚀，以便以多晶硅膜PS102填充在开口104中。这就形成与作为源极的n+扩散区105连接的源极塞。
其后，如图2D中所示，进行湿刻蚀以除去氮SN102。这使直接处于氮化硅膜SN102下面的多晶硅膜PS101部分暴露。
其后，如图3A中所示，将高温氧化物膜HTO101和HTO102遮掩，对多晶硅膜PS101作干刻蚀。因此，直接处于氮化硅膜SN102下面的多晶硅膜PS101部分(见图2D)被有选择地除去。注意，直接处于高温氧化物膜HTO101下面的多晶硅膜PS101部分并不去除，而是保留着。保留的多晶硅膜PS101变成浮栅FG101。浮栅FG101的形态反映凹穴103(见图1B)的形状，具有形成在远至n+扩散区105边缘的尖峰106。这次干刻蚀也除去多晶硅膜PS102的一部分。
其后，如图3B中所示，湿刻蚀除去暴露的耦合氧化物膜COX101部分。这时，高温氧化物膜HTO101也被刻蚀，其宽度和高度有某些减小。因此，浮栅FG101的尖峰106暴露。
其后，如图3C中所示，在整个表面上形成高温氧化物膜HTO103。这就以高温氧化物膜HTO103覆着盖浮栅FG101的尖峰106，高温氧化物膜HTO103用作隧道氧化物膜。
其后，如图3D中所示，在整个表面上形成多晶硅膜PS103并作深刻蚀，从而在由高温氧化物膜HTO101形成的侧壁的侧面部分，形成多晶硅膜PS103的侧壁，而有高温氧化物膜HTO103处于P它们之间。侧壁成为控制栅，用作字线。
其后，如图4中所示，遮掩多晶硅膜PS102和PS103以及高温氧化物膜HTO101，掺入砷(As)离子，从而在硅衬底101表面上，而又不直接处于多晶硅膜PS102、PS103和高温氧化物膜HTO101下面的区域，形成n+扩散区107。这个n+扩散区107成为漏极，用作位线。接着，通过常规的CMOS处理过程形成配线，由此制成快速存储器。
常用的快速存储器，浮栅FG101有尖峰106，所以靠近尖峰106的高温氧化物膜HTO103内的电场强度上升(静电聚焦效应)，电子被从尖峰106电牵引至多晶硅膜PS103所形成的控制栅。因此，与没有形成尖峰106的情况相比，即使加到字线上的电压Vw相同(例如Vw＝10V)，擦除速度也能提高。所以电压Vw能够降低。
然后，上述常规技术存在下面的问题。如上所述，氮化硅膜SN102在图1A所示的步骤中被干刻蚀，但不能在氮化硅膜和多晶硅膜之间保证足够的选择比(刻蚀速度比)，如图1B中所示，所以多晶硅膜PS101被过刻蚀，不可避免地形成凹穴103。这时，从一个单元至另一个单元的过刻蚀的程度是不同的，所以从一个至另一个单元的形状也是不同的。
在上述常规技术中，凹穴103用来形成浮栅FG101的尖峰103，所以尖峰106特别是尖点的角度，是很不规则的。因此，由于覆盖着尖峰106的高温氧化物膜HTO103部分的电场强度的不规则性，从浮栅FG101牵引出的电子动态，呈现不规则性。这意味着在单个快速存储器器件中，从一个单元至另一个单元，擦除特性如擦除速度等等有所不同。结果，快速存储器的动作不稳定，可靠性差。
发明内容
因此，本发明的目的是提供一种制造非易失性存储器的方法和非易失性存储器，其中，浮栅的形状是稳定的，擦除特性能做到从一个单元到另一个单元是一致的。
根据本发明的第一方面，一种制造非易失性存储器的方法包括：在第一导电的半导体衬底上形成第一绝缘层的步骤；在第一绝缘膜上形成第一导电膜的步骤；在第一导电膜上形成刻蚀阻挡膜的步骤；在刻蚀阻挡膜上形成隔离膜的步骤；通过刻蚀至刻蚀阻挡膜，有选择除去隔离膜，从而形成开口的步骤；在开口内除去刻蚀阻挡膜的步骤；在开口内的第一导电膜中形成盆形凹穴的步骤；在开口的侧面形成侧壁绝缘膜的步骤；除去开口内的第一导电膜和第一绝缘膜的步骤；在开口内的半导体衬底表面上掺入第二导电类型杂质，从而形成源极和漏极之一的步骤；形成第二绝缘膜，以覆盖开口内第一导电膜的暴露表面的步骤；通过以导电膜填充开口内部，形成插塞的步骤；除去隔离膜的步骤；通过以侧壁绝缘膜为掩模，有选择地蚀去第一导电膜，在直接处于侧壁绝缘膜下面的区域形成第一导电膜的浮栅的步骤；形成第三绝缘膜，以覆盖浮栅的暴露表面的步骤；通过在侧壁绝缘膜上形成导电膜，在插塞的侧面形成控制栅的步骤；和以插塞、侧壁绝缘膜、浮栅和控制栅作为掩模，在半导体衬底表面有选择地掺入第二导电类型杂质，形成源极和漏极之另一的步骤。
根据本发明的非易失性存储器，浮栅的形状反映形成在第一导电膜中的凹穴的形状，所以在靠近控制栅的浮栅端部形成尖峰。因此，在擦除存储器时，电子更容易从浮栅放电，从而提高存储器擦除速度。
再有，在第一导电膜上形成刻蚀阻挡膜，所以在刻蚀隔离膜时，第一导电膜不会过刻蚀，隔离膜的刻蚀能以高精度停止于第一导电膜的表面。因此，在第一导电膜形成凹穴的开始位置能适合于每个单元，因而能以高精度在第一导电膜中形成盆形凹穴。因此，从一个单元到另一个单元，浮栅的形状一致，擦除特性稳定。
还有，形成刻蚀阻挡膜的步骤，最好包括形成含有氧化硅的薄膜的步骤。因此，能够为刻蚀隔离薄膜保持足够的刻蚀选择比。
还有，形成刻蚀阻挡膜的步骤，最好包括在含有氧化硅薄膜上形成第二导电膜的步骤；从开口除去刻蚀阻挡膜的步骤包括：刻蚀和除去开口中的第二导电膜的步骤，和刻蚀和除去开口中的含有氧化硅的薄膜的步骤。把刻蚀阻挡膜的刻蚀步骤分为两个步骤，即刻蚀第二导电膜的步骤和刻蚀含有氧化硅的薄膜的步骤，能更容易地使隔离膜的刻蚀精确地停止于第一导电膜的表面。
还有，形成含有氧化硅的薄膜的步骤，最好是在700℃或低于700℃的温度下，通过化学汽相淀积形成氧化硅膜的步骤。这样，在形成氧化硅膜的步骤中，能抑制第一导电膜的晶体生长，从而在第一导电膜内的凹穴形成过程中，能降低晶粒的影响。
还有，形成隔离膜的步骤可包括形成硅膜的步骤，和形成保护膜的步骤，该保护膜用来在形成开口以后，覆盖开口内部硅膜的暴露表面。用SiO2作为刻蚀阻挡材料，用Si作为隔离膜材料，SiO2/Si的组合产生的刻蚀选择比，一般大大高于SiNx/Si的组合，所以隔离膜中的开口能更容易精确地形成。形成硅隔离膜，能通过干刻蚀去除隔离膜。因此，与通过湿刻蚀除去隔离膜的情况相比，能减少制造工艺过程。
其时，制造非易失性存储器的方法最好包括：使插塞中的杂质浓度高于硅膜中的杂质浓度的步骤；和在形成并除去隔离膜的步骤以前，使插塞氧化的步骤。这样，利用加速氧化的现象，能在插塞顶部形成厚的氧化膜，从而在除去隔离膜的步骤中，以这层氧化物膜保护插塞。
还有，形成侧壁绝缘膜的步骤最好包括：形成氧化硅膜的步骤；在氧化硅膜上形成氮化硅膜的步骤；深刻蚀而有选择地除去氧化硅膜和氮化硅膜，同时沿开口的内表面保留由氧化硅膜和氮化硅膜形成的双层膜的步骤；所述方法进一步包括：在形成浮栅的步骤以后，除去一部分氧化硅膜，以使浮栅的一部分从侧壁绝缘膜突出的步骤。这样，浮栅突出部分的长度可由氧化硅膜的厚度来规定。因此，能抑制浮栅突出部分的长度的不规则性，从而使擦除特性稳定。
或者，形成侧壁绝缘膜的步骤最好包括：形成氮化硅膜的步骤；在氮化硅膜上形成氧化硅膜的步骤；和深刻蚀而有选择地除去氮化硅膜和氧化硅膜的步骤；同时沿开口的内表面保留由氧化硅膜和氮化硅膜形成的双层膜的步骤；所述方法进一步包括：在形成浮栅的步骤以后，除去一部分氮化硅膜，以使浮栅的一部分从侧壁绝缘膜突出的步骤。
根据本发明的第二方面，一种制造非易失性存储器的方法包括：在第一导电的半导体衬底上形成第一绝缘层的步骤；在第一绝缘膜上形成第一导电膜的步骤；在第一导电膜上形成隔离膜的步骤；通过刻蚀，有选择地除去隔离膜，以形成开口的步骤；在开口内的第一导电膜中掺入杂质的步骤；部分地氧化开口内的第一导电膜表面，以形成氧化物膜的步骤；除去被氧化的膜，并在第一导电膜形成盆形凹穴的步骤；在开口的侧面形成侧壁绝缘膜的步骤；除去开口内的第一导电膜和第一绝缘膜的步骤；在开口内的半导体衬底表面上掺入第二导电类型的杂质，从而形成源极和漏极之一的步骤；形成第二绝缘膜，以覆盖开口内的第一导电膜的暴露部分的步骤；用导电膜填充开口内部，以形成插塞的步骤；除去隔离膜的步骤；以侧壁绝缘膜为掩模，有选择地蚀去第一导电膜，在直接处于侧壁绝缘膜下面的区域形成第一导电膜的浮栅的步骤；形成第三绝缘膜，以覆盖浮栅的暴露表面的步骤；通过在侧壁绝缘膜上形成导电膜，在插塞的侧面形成控制栅的步骤；以插塞、侧壁绝缘膜、浮栅和控制栅为掩模，有选择地在半导体衬底表面掺入第二导电类型杂质，形成源极和漏极中的另一个的步骤。
根据本发明，杂质注入开口内的第一导电膜。因而在第一导电膜中形成杂质的弥散区域，这个弥散区的形状能以很高精度的再现性而实现。第一导电膜表面的氧化速度依赖于杂质浓度，而形成的氧化物膜反映杂质弥散区的形状，因而形状稳定性提高。相应地，凹穴造型的稳定性也得以提高。因此，存储器的擦除特性能稳定，从一个单元至另一个单元能做得一致。
根据本发明的第三方面，一种制造非易失性存储器的方法包括：在第一导电的半导体衬底上形成第一绝缘膜的步骤；在第一绝缘膜上形成第一导电膜的步骤；在第一导电膜上形成隔离膜的步骤；通过刻蚀。有选择地除去隔离膜，以形成开口的步骤；在开口的侧面形成侧壁绝缘膜的步骤；除去开口内的第一导电膜和第一绝缘膜的步骤；在开口内的半导体衬底表面掺入第二导电类型杂质，从而形成源极和漏极之一的步骤；形成第二绝缘膜，以覆盖开口内的第一导电膜的暴露部分的步骤；用导电膜填充开口内部，以形成插塞的步骤；除去隔离膜的步骤；以侧壁绝缘膜为掩模，有选择地蚀去第一导电膜，在直接处于侧壁绝缘膜下面的区域形成第一导电膜的浮栅的步骤；部分地除去侧壁绝缘膜，并使浮栅的端部从侧壁绝缘膜以100nm或100nm以下的长度突出的步骤；形成第三绝缘膜，以覆盖浮栅的暴露表面的步骤；通过在侧壁绝缘膜上形成导电膜，在插塞侧面形成控制栅的步骤；以插塞、侧壁绝缘膜、浮栅和控制栅为掩模，有选择地在半导体衬底表面掺入第二导电类型杂质，形成源极和漏极中的另一个的步骤。
再有，形成第三绝缘膜的步骤，可包括在浮栅的暴露表面形成热氧化膜的步骤。这样，使热氧化过程条件最佳化，能使浮栅的上表面的棱角部分形成尖峰。因此，在擦除存储器时，从尖峰的放电更为快速。还有，浮栅底部棱角部分可以修圆。这样能抑制从基底棱角部分的电子泄漏，从而稳定存储器擦除特性。
根据本发明的第四方面，非易失性存储器包括：第一导电类型半导体衬底，带有形成在其表面上的互相隔开的源极和漏极；提供在直接处于半导体衬底上的源极和漏极之一上面的区域内的插塞；提供至插塞侧面的第二绝缘膜；提供在半导体衬底表面上的源极和漏极之一邻近区域内的第一绝缘膜；由提供在第一绝缘膜上的第一导电膜形成的浮栅；提供在第二绝缘膜上以覆盖浮栅的一部分并允许其剩余部分突出的侧壁绝缘膜；用于覆盖从浮栅的侧壁绝缘膜突出的部分的第三绝缘膜；和由导电膜形成并提供在侧壁绝缘膜上的控制栅；其中，插塞、侧壁绝缘膜和控制栅，提供在除直接处于源极和漏极之另一上面以外的区域内；和其中，从浮栅的侧壁绝缘膜突出的突出部分的突出长度为100nm或100nm以下。
突出部分向外突出的长度最好等于或大于第三绝缘膜的厚度。因此，倘若第三绝缘膜也形成在侧壁绝缘膜上，浮栅可做成也从侧壁绝缘膜上形成的第三绝缘膜向外突出。
根据本发明，在第一导电膜上形成刻蚀阻挡膜，能使浮栅的形状在刻蚀隔离膜时保持稳定，而不致对第一导电膜过刻蚀。这样获得的非易失性存储器，从一个单元至另一单元具有一致的擦除特性。
附图说明
图1A至1D是制造快速存储器的常规方法，按步骤顺序表示的剖面图；
图2A至2D是制造快速存储器的常规方法的剖面图，表示图1D以后的步骤；
图3A至3D是制造快速存储器的常规方法的剖面图，表示图2D中以后的步骤；
图4是制造快速存储器的常规方法的剖面图，表示图3D中以后的步骤；
图5是根据本发明的第一实施例的快速存储器制造方法的剖面图；
图6A是根据第一实施例的快速存储器制造方法中，图5以后的步骤的平面图；
图6B是沿图6A中的线A2-A2的剖面图；
图7A是根据第一实施例的快速存储器制造方法中，图6A以后的步骤的平面图；
图7B是沿图7A中的线A3-A3的剖面图；
图8是根据第一实施例的快速存储器制造方法中，图7B以后的步骤的剖面图；
图9是根据第一实施例的快速存储器制造方法中，图8以后的步骤的剖面图；
图10A是根据第一实施例的快速存储器制造方法中，图9以后的步骤的平面图；
图10B是沿图10A中的线A6-A6的剖面图；
图11A是根据第一实施例的快速存储器制造方法中，图10A以后的步骤的平面图；
图11B是沿图11A中的线A7-A7的剖面图；
图12A是根据第一实施例的快速存储器制造方法中，图11A以后的步骤的平面图；
图12B是沿图12A中的线A8-A8的剖面图；
图13是根据第一实施例的快速存储器制造方法中，图12A以后的步骤的平面图；
图14A是根据第一实施例的快速存储器制造方法中，图13以后的步骤的平面图；
图14B是沿图14A中的线A10-A10的剖面图；
图15A是根据第一实施例的快速存储器制造方法中，图14A以后的步骤的平面图；
图15B是沿图15A中的线A11-A11的剖面图；
图16A是根据第一实施例的快速存储器制造方法中，图15A以后的步骤的平面图；
图16B是沿图16A中的线A12-A12的剖面图；
图17A是根据第一实施例的快速存储器制造方法中，图16A以后的步骤的平面图；
图17B是沿图17A中的线A13-A13的剖面图；
图18是根据第一实施例的快速存储器制造方法中，图17A以后的步骤的平面图；
图19A是根据第一实施例的快速存储器制造方法中，图18以后的步骤的平面图；
图19B是沿图19A中的线A15-A15的剖面图；
图20A是根据第一实施例的快速存储器制造方法中，图19A以后的步骤的平面图；
图20B是沿图20A中的线A16-A16的剖面图；
图21是根据第一实施例的快速存储器制造方法中，图20A以后的步骤的平面图；
图22A和22B是根据第一实施例的快速存储器制造方法中，图21以后按顺序表示的步骤的平面图；
图23是根据第一实施例的快速存储器的电路示意图；
图24A是根据第一实施例修改的快速存储器制造方法的剖面图；
图24B是图24A中所示的部分放大的剖面图；
图25A至25C是根据本发明第二实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图26A至26D是根据本发明第三实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图27A至27D是根据本发明第四实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图28A至28D是根据本发明第五实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图29A至29D是根据第五实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图28D以后的步骤；
图30A至30D是根据第五实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图29D以后的步骤；
图31A至31D是根据第五实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图30D以后的步骤；
图32A至32C是根据第五实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图31D以后的步骤；
图33A至33D是根据本发明第六实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图34A至34D是根据第六实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图33D以后的步骤；
图35A至35D是根据第六实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图34D以后的步骤；
图36A至36D是根据本发明第七实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图37A至37D是根据第七实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图36D以后的步骤；
图38A至38D是根据第七实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图37D以后的步骤；
图39A至39D是根据本发明第八实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图40A至40D是根据第八实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图39D以后的步骤；
图41A至41D是根据第八实施例的快速存储器制造方法，按步骤顺序表示的剖面图，表示图40D以后的步骤；
图42是根据本发明第九实施例的快速存储器单元结构的剖面图；
图43A至43D是根据本发明第九实施例的快速存储器制造方法，按步骤顺序表示的剖面图；
图44A至44D是根据第九实施例的快速存储器制造方法的剖面图，表示图43D以后的步骤；和
图45是根据第九实施例的快速存储器另一制造方法的剖面图。
具体实施方式
下面是参考附图详细描述的本发明的实施例。
第一实施例
首先将描述本发明的第一实施例。图5至22B是按步骤顺序，说明根据本实施例的快速存储器制造方法的平面图和剖面图。
更明确地说，图5、8、9、13、18和21是说明各个步骤的剖面图，图6A、7A、10A、11A、12A、14A、15A、16A、17A、19A和20A是说明各个步骤的平面图，而图6B、7B、10B、11B、12B、14B、15B、16B、17B、19B和20B是各个平面图的剖面图，图22A和22B则是平面图。注意，虽然为便于描述，这些平面图仅描述3乘3个单元，即总数为9个单元的配置，但本实施例决不限于这种配置，它也包括更多数目单元的配置。下面以本实施例作为非易失性存储器的例子，描述快速存储器。
首先，如图5所示，在P型硅衬底1上通过热氧化，形成耦合氧化物膜COX，厚度例如为10nm。再在耦合氧化物膜COX上形成多晶硅膜PS1，厚度例如为150nm。然后，氮化硅膜SN1在多晶硅膜PS1上形成，厚度例如为50nm。
其后，如图6A和6B中所示，在氮化硅膜上形成抗蚀剂(未示)，并制成缝隙图形。然后遮掩制成图形的抗蚀剂，对氮化硅膜SN1(见图5)、多晶硅膜PS1、耦合氧化物膜COX和硅衬底1的表面部分，进行刻蚀和有选择地除去，使用一般的STI(浅沟隔离)处理技术将氧化物膜嵌入除去的部分，因此形成元件隔离区STI。然后，将多晶硅膜PS1上的氮化硅膜SN1除去。
其后，如图7A和7B中所示，在多晶硅膜PS1和元件隔离区STI上形成氮化硅膜SN2，厚度例如为350nm。在氮化硅膜SN2上形成抗蚀剂(未示)，并进行构图。使用制成图形的抗蚀剂作掩模，通过干刻蚀有选择地除去氮化硅膜SN2，从而形成开口2，多晶硅膜PS1从这个开口暴露出来。
其后，如图8中所示，在开口2中掺入砷(As)离子。这种掺杂，例如在20至30kev能量下，以1×1014至3×1015cm-2的剂量进行。这就在形成多晶硅膜PS1的开口2底部的区域及其周围区域，形成砷掺杂区11。
其后，如图9中所示，成形的衬底保持在例如850℃温度约30分钟，以使暴露的硅表面氧化。这使开口2底部的多晶硅膜PS1氧化，形成氧化物膜OX1。硅的氧化速度正比于砷的浓度，所以氧化物膜OX1的形状反映砷的掺杂浓度分布。
其后，如图10A和10B中所示，进行湿刻蚀以除去氧化物膜OX1。这就在多晶硅膜PS1中与开口2底部相应的区域形成盆形凹穴部分3。
下面的步骤与图1A至4说明的常规快速存储器的制造方法相同。这就是说，高温氧化物膜HTO1被淀积至例如为150nm的厚度，如图11A和11B所示。高温氧化物膜HTO1的淀积是在生长温度例如为800℃的条件下通过CVD进行的。随后，深刻蚀高温氧化物膜HTO1，从而除去在氮化硅膜SN2和开口2底面形成的高温氧化物膜HTO1，而保留开口2侧面的高温氧化物膜HTO1，由此形成开口2侧面的高温氧化物膜HTO1。因此，开口2的内径减小，形成开口4。注意，在形成高温氧化物膜HTO1以前，可以使开口2中多晶硅膜PS1的侧面经受热氧化，从而形成厚度例如约为5nm的热氧化物膜。这可稳定Si/SiO2交界面。
其后，如图12A和12B中所示，用氮化硅膜SN2和高温氧化物膜HTO1作掩模，通过干刻蚀，有选择地除去多晶硅膜PS1，从而暴露开口4底部的耦合氧化物膜COX。
其后，如图13中所示，在开口4的底部掺入砷(As)离子，从而在硅衬底1的表面形成n+扩散区5。这个n+扩散区5用作源极。
其后，如图14A和14B中所示，高温氧化物膜HTO2在整个表面上沉积至厚度例如10至20nm，然后深刻蚀，从而在开口4的侧面形成高温氧化物膜HTO2的侧壁。除去在开口4底部上的耦合氧化物膜COX，由此暴露硅衬底1的n+扩散区5。在形成高温氧化物膜HTO2以前，也可以使开口4中多晶硅膜PS1的侧面经受热氧化，从而形成例如厚度约为5nm的热氧化物膜。这可稳定Si/SiO2交界面。或者，可在高温氧化物膜HTO2形成后的氧气氛围中，进行热氧化。因此，气氛围中的氧经过高温氧化物膜HTO2传输，到达高温氧化物膜HTO2与多晶硅膜PS1的交界面，氧化多晶硅膜PS1的表面。这可稳定Si/SiO2交界面。
其后，如图15A和图15B中所示，包含高浓度n型杂质的多晶硅膜PS2沉积在整个面上，随后深内刻蚀，从而用多晶硅膜PS2填充开口4的内部。这就形成了插接至作为源极的n+扩散区5源极塞。
其后，如图16A和16B中所示，进行湿刻蚀以除去氮化硅膜SN2。这使得直接在氮化硅膜SN2下面的多晶硅膜PS1暴露出来。
其后，如图17A和17B中所示，干刻蚀多晶硅膜PS1。因此，直接在氮化硅膜SN2(见图15B)下面的多晶硅膜PS1部分有选择地被除去。注意，直接在高温氧化物膜HTO1下面的多晶硅膜PS1部分未被除去，仍然保留着。这个保留的多晶硅膜PS1成为浮栅FG。浮栅G的形状反映凹穴3(见图10B)的形状，在离n+扩散区5最远的边缘部分具有尖峰6。这次干刻蚀，多晶硅膜PS2也部分地被除去。
其后，如图18中所示，进行湿刻蚀以除去耦合氧化物膜COX的暴露部分。这时，高温氧化物膜HTO1也被刻蚀，并且它的宽度减小。因此，浮栅FG的尖峰6就暴露出来。
其后，如图19A和19B中所示，高温氧化物膜HTO3在整个表面上形成。结果，浮栅FG的尖峰6也以高温氧化物膜HTO3复盖。这个高温氧化物膜HTO3形成隧道氧化物层。注意，这里可以这样安排，在形成高温氧化物膜HTO3以前，多晶硅膜PS2和浮栅FG的暴露表面经受热氧化，以便形成例如厚度约5nm的热氧化膜。这可稳定Si/SiO2交界面。或者，可在高温氧化物膜HTO3形成以后的氧化氛围中，进行热氧化。因此，气氛围中的氧经过高温氧化物膜HTO3传输，到达高温氧化物膜HTO3与浮栅FG的交界面，氧化浮栅FG的表面。这可稳定Si/SiO2交界面。
其后，如图20A和20B中所示，在整个表面上形成多晶硅膜PS3，厚度例如为150至200nm，然后对其深刻蚀，从而在高温氧化物膜HTO1侧壁的侧面部位形成由多晶硅膜PS3形成的侧壁，高温氧化物膜HTO3则处于它们之间。这个侧壁是控制栅，用作字线。由多晶硅膜PS3形成的字线形成环形，以便按行围绕多个单元排列(在图20A中，在附图的垂直方向上六个单元排列为两行)。
其后，如图21中所示，多晶硅膜PS3之间的硅衬底1的表面掺入砷(As)离子，由此形成n+扩散区7。这个扩散区7变成漏极，用作位线。
其后，如图22A中所示，在整个表面上形成抗蚀剂(PR)，并在多晶硅膜PS3形成的字线和纵向延伸的多晶硅膜PS2线相交的区域，形成开口8。如图22B中所示，以抗蚀剂PR为掩模进行干刻蚀，然后除去暴露在开口8的多晶硅膜PS3。因此，环形字线被切割，形成彼此隔离的多条线形字线。然后，通过常规CMOS处理提供配线，从而制成快速存储器。
图23是根据本实施例的，如上所述制造的快速存储器电路图。如在图23中看到的，这种快速存储器，多个单元9以矩阵形成排列，两个相邻的单元9形成一对。由单元9配对形成的区域10是图21所说明的区域。每个单元9都有一个控制栅CG和一个浮栅FG，控制栅CG与字线W1至W8之一相连，浮栅FG则处于电气浮动状态。还有，源极S提供在单元9对的浮栅FG之间，源极线S1至S4之一连接到这里。另外，漏极D提供在单元9对的控制栅CG之间，位线B1至B4之一连接到这里。
注意，图23中所示的控制栅CG和字线W1至W8相应于图21中的多晶硅膜PS3，图23所示的源极S相应于图21中的n+扩散区5，图23所示的源极线S1至S4相应于图2中所示的多晶硅膜PS2，图23中所示的漏极D相应于图21中的n+扩散区7。
下面，将参考附图21和23，描述根据本实施例的，用这种方法制造的快速存储器操作。首先描述写操作。在源极S(n+扩散区5)接地，漏极D(n+扩散区7)和控制栅CG(多晶硅膜PS3)加上正电压以后，电子从源极S(n+扩散区5)向漏极D(n+扩散区7)迁移，在漏极耗尽层加速，部分电子迁移到耦合氧化物层，进入浮栅FG。因此，浮栅FG负充电，即为写入。
下面再描述读操作。对浮栅FG负充电，这个单元已被写入，从控制栅观察的阈电压值，比未被写入的单元高。因此，倘若向已写入单元的控制栅施加低于这个阈值的读电压时，则无电流流至这个单元，根据这个事实，能确定这个单元已被写入。
下面再描述擦除操作。擦除操作这样来进行，向控制栅CG(多晶硅膜PS3)施加正电位，通过隧道氧化物膜(高温氧化物膜HTO3)将已移动至浮栅FG的电子，牵引至控制栅CG(多晶硅膜PS3)。
就本实施例而言，在图8所示的步骤中，砷(As)离子被掺入开口2。因此，在多晶硅膜PS1中形成砷掺杂区11。通常，离子注入的条件可高精确度地进行控制，这样，砷掺杂区11的形状，即多晶硅膜PS1中砷的空间浓度分布具有极高的可再现性。图9中所示步骤中对硅进行氧化，加速了存在砷的多晶硅膜PS1区域的氧化反应，所以氧化物膜OX1的形状反映砷的浓度分布，并具有高的可再现性。在图10A和图10B所示的步骤中，氧化物膜OX1的除去，形成了多晶硅膜PS1中的凹穴3，所以凹穴3的形状可再现性非常高。因此，在图17A和17B所示步骤中形成的浮栅FG形状的再现性也是高的，因而浮栅的形状，从一个单元到另一单元是一致的。因此，从一个单元到另一单元的擦除特性能够做得一致。
比较而言，采用图1A至4所示的常规技术，如图1B中所示，在干刻蚀氮化硅膜SN102时，使用过刻蚀，在多晶硅膜PS101中形成凹穴103，以致凹穴103形状的可再现性低，因而浮栅FG101形状的可再现性也是低的，这意味着从一个单元到另一个单元的擦除特性是不一致的。
还有，就本实施例而言，在图8所示的步骤中掺入砷(As)离子，多晶硅膜PS1可以局部地制成非晶形的。因此，在图9中所示的氧化步骤中，氧化速度不再依赖于多晶硅晶状平面的方向性，氧化物膜OX1和凹穴3的形状不受晶粒的影响。因此，凹穴3的形状能够做得更加一致。
另外，在本实施例中，在浮栅FG上形成尖峰6，所以隧道氧化物膜(高温氧化物膜HTO3)中的电场强度高，因此在擦除时，电子能从尖峰6有效地被牵引至控制栅CG(多晶硅膜PS3)。所以，擦除速度可提高。
注意，在图5所示的步骤中，可用非晶硅形成的膜替代多晶硅膜PS1。因此，开口2中非晶硅膜暴露表面的形状，不受在图7A和7B所示步骤中干刻蚀氮化硅膜SN2时的硅晶粒的影响，所以暴露表面可制造得平滑。还有，在图9所示的氧化步骤中，硅晶粒的作用可进一步减小。注意，这一点可在后面描述的其他实施例中同样得到证实。
修改例
下面，将描述本发明的修改例。图24A是根据本实施的修改例的快速存储器制造方法的剖面图，图24B是它的局部放大剖面图。首先，使用与上述第一实施例相同的方法，即用图5至17B所示的步骤，制造图18中所示的结构。在这个结构中，浮栅FG的末端从高温氧化物膜HTO1中暴露出来。
其后，如图24A中所示，这个结构经受热氧化处理，由此在浮栅FG和硅衬底1的暴露面上形成平均厚度例如为10至15nm的热氧化物膜OX2。这个热氧化物膜OX2成为隧道氧化物膜。注意，这时，多晶硅膜PS2的暴露表面也局部地被氧化。
在这个氧化处理中，如图24B中所示，热氧化物膜OX2可这样成形，通过调整氧化条件使得浮栅FG尖峰6的形状更尖锐，底部更圆化。在图24B中，折虚线指示在这一氧化处理以前浮栅FG的形状。
接着，采用与图20A至22B的步骤相同的步骤制造快速存储器。这里未加说明的修改例制造步骤，与第一实施例制造的步骤相同。
这一修改例，与上述第一实施例相比，浮栅FG的尖峰6可形成得更加尖锐，因此可更一步提高快速存储器的擦除速度。在上述第一实施例中有这样一些情况，即在擦除存储器时，电子从浮栅FG底部的棱角部漏泄至控制栅，引起擦除特性的不规则性，但在本修改例中，浮栅FG底部的形状变圆，从而防止从底部漏泄电子，使快速存储器的擦除特性更加一致。这里未加陈述的本修改例的其他优点，与第一实施例的优点相同。注意，本修改例还可应用于后将要描述的其他实施例。
第二实施例
下面将描述本发明的第二实施例。图25A至25C是按制造步骤的顺序，说明根据本发明第二实施例制造快速存储器的方法的剖面图。首先，通过热氧化在硅衬底1上形成耦合氧化物膜COX，并形成多晶硅膜PS1。注意，如同第一实施例，可形成非晶硅膜代替多晶硅膜PS1。接着，低温氧化物膜LTO淀积在多晶硅膜PS1上，厚度例如为10nm。低温氧化物膜LTO在生长温度例如500℃至700℃条件下，通过CVD形成。
其后，在低温氧化物膜LTO上形成氮化硅膜SN1(见图5)至厚度例如为30至50nm。然后在氮化硅膜SN1上形成抗蚀剂(未示)并制成图形，用这个抗蚀剂作掩模，通过刻蚀，有选择地除去氮化硅膜SN1、多晶硅膜PS1、耦合氧化物膜COX和硅衬底1的表面部分，并在除去的部分上形成元件隔离区SFI(见图6B)。然后，除去氮化硅膜SN1。
其后，在低温氧化物膜LTO和元件隔离区SFI上形成氮化硅膜SN2，厚度例如350nm。在氮化硅膜SN2上形成抗蚀剂(未示)，并制成图形。使用制成图形的抗蚀剂作掩模，通过干刻蚀有选择地除去氮化硅膜SN2。在干刻蚀氮化硅膜SN2时，选择条件，以使对低温氧化物膜LTO保持足够的选择比。因此，低温氧化物膜LTO可用作刻蚀阻挡膜，这样就不会有低温氧化物膜LTO和多晶硅膜PS1的过刻蚀。
其后，如图25B中所示，通过干刻蚀或湿刻蚀除去低温氧化物膜LTO。在干刻蚀低温氧化物膜LTO时，选择条件以使对多晶硅膜PS1保持足够的选择比。因此，能抑制多晶硅膜PS1的过刻蚀。
其后，如图25C中所示，干刻蚀多晶硅膜PS1以形成凹穴3。那时，刻蚀的条件是应能以高精度刻蚀硅。
其后，采用根据第一实施例的图7至21中的步骤制造快速存储器。这里未陈述的本实施例的制造步骤与第一实施例的制造步骤相同。
在本实施例中，低温氧化物膜LTO提供作为干刻蚀氮化硅膜SN2的刻蚀阻挡膜。氮化硅膜的干刻蚀可用关于氮化硅膜的足够选择比来进行，这样在干刻蚀氮化硅膜SN2时，就不会有低温氧化物膜LTO和多晶硅膜PS1的过刻蚀，并且氮化硅膜SN2的干刻蚀能完全停止于低温氧化物膜LTO的表面。然后，除去低温氧化物膜LTO，并在适合于刻蚀硅的条件下干刻蚀多晶硅膜PS1，由此这一干刻蚀的开始位置能做得更加一致，因此凹穴3的形状能以更高的精度加以控制。所以，浮栅FG的形状能做得一致，并且从一个单元至另一个单元的擦除特性也能做得一致。
还有，在本实施例中，低温氧化物膜LTO在相当低的氛围中形成，例如500℃至700℃，即使形成非晶硅膜以代替多晶硅膜PS1，非晶硅膜也不会晶化。形成非晶硅膜代替多晶硅膜PS1，由于刻蚀速度不受硅晶粒影响，能在图25C所示的干刻蚀步骤中，以更高的精度控制凹穴3的形状。
另外，本实施例中，浮栅FG具有如第一实施例那样形成的尖峰6，所以在隧道氧化物膜(高温氧化物膜HTO3)中的电场强度是高的，在擦除时电子能从尖峰6有效地被牵引至控制栅CG(多晶硅膜PS3)。因此，能提高擦除速度。
注意，在图25C所示的步骤中，多晶硅膜PS1不需要刻蚀。倘若采取这个过程的话，则在后面的步骤中就不必在浮栅FG上形成尖峰6(见图21)，这样浮栅FG边缘的角度为90°。倘若在隧道氧化物(高温氧化物膜HTO3)形成以前的湿刻蚀总量相同，则不形成尖峰6的情况下的擦除速度，比形成尖峰6的情况下的擦除速度低，但是浮栅FG的形状制造得更加一致，特性的不规则性显著地减小。模拟结果已表明，在形成隧道氧化物膜(高温氧化物膜HTO3)以前，使湿刻蚀的总量大于高温氧化物膜HTO3的厚度，能使高温氧化物膜HTO3内的电场强度增加。
第三实施例
下面将描述本发明的第三实施例。图26A至26D是按制造步骤的顺序，说明根据本发明第三实施例制造快速存储器的剖面图。本实施例是第一实施例和第二实施例的组合。
这就是说，如图26A中所示，按与第二实施例相同的顺序，在硅衬底1上形成耦合氧化物膜COX、多晶硅膜PS1和低温氧化物膜LTO。然后，形成氮化硅膜SN1(见图5)，并通过刻蚀，有选择地除去氮化硅膜SN1、多晶硅膜PS1、耦合氧化物膜COX和硅衬底1的表面部分，接着形成元件隔离区STI(见图6B)，在该步骤以后，除去氮化硅膜SN1。然后，在低温氧化物膜LTO和元件隔离区SFI上形成氮化硅膜SN2，然后，通过干刻蚀，有选择地除去，以形成开口2。在这里，低温氧化物膜LTO用作刻蚀阻挡膜，这样，氮化硅膜SN2的干刻蚀停止于低温氧化物膜LTO的表面暴露的点上。
其后，如图26B中所示，通过干刻蚀或湿刻蚀除去低温氧化物膜LTO。然后，在开口2中掺入砷(As)离子。因此，在多晶硅膜PS1中，砷掺杂区11形成在由开口2的底部和其相邻区组成的区域中。
其后，如图26C中所示，做成的衬底保持例如850℃的温度约30分钟，以便对硅的暴露表面进行氧化。这就是氧化开口2底部上的多晶硅膜P51，形成氧化物膜OX1。氧化速率正比于砷的浓度，所以与多晶硅膜PS1的其他区域相比，砷掺杂区11的氧化反应加速，并且氧化物膜OX1的形状反映掺杂砷的浓度分布。
其后，如图26D中所示，进行湿刻蚀以除去氧化物膜OX1。这在多晶硅膜PS1中开口2底部的相应区域形成盆形凹穴。然后，淀积并深刻蚀高温氧化物膜HTO1，以便在开口2内表面上形成高温氧化物膜HTO1的侧壁。这使开口2的直径减小，形成开口4。然后，采用图12A至22B说明的步骤制造快速存储器。这里未加说明的本实例的制造步骤，与第一实施例的制造步骤相同。
本实施例，在图26B所示的步骤中，将砷(As)离子掺入开口2。因此，砷掺杂区11在多晶硅膜PS1中形成。如第一实施例所描述的，砷掺杂区11的形状具有非常高可再现性，因而凹穴3的可再现性也是高的，而且浮栅的形状(见图21)也具有高可再现性。所以浮栅的形状从一个单元至另一单元是一致的。砷的注入也使多晶硅膜PS1局部非晶化。因此，在图26C所示的氧化步骤中，氧化速度不再依赖于结晶平面的取向，氧化物膜OX1和凹穴3的形状不受结晶粒度的影响。因此，凹穴3的形状能造得更加一致。这里未加说明的本实施例的其他优点，与第二实施例的优点相同。
第四实施例
下面，将描述本发明的第四实施例。图27A至27D是按制造步骤的顺序，说明根据本发明第四实施例的快速存储器制造方法的剖面图。如图27A中所示，按顺序在硅底上形成耦合氧化物膜COX、多晶硅膜PS1和低温氧化物膜LTO。然后，在低温氧化物膜LTO的整个表面上形成多晶硅膜PS4，厚度例如为30至50nm。
然后，用与上述第一实施例相同的方法，形成元件隔离区SFI(见图6)。其后，在多晶硅膜PS4和元件隔离区STI上形成氮化硅膜SN2，然后通过干刻蚀，有选择地除去，以形成开口2。可是，氮化硅膜SN2的干刻蚀不可避免地有过刻蚀，要部分地经过多晶硅膜PS4才停止。
其后，如图27B中所示，多晶硅膜PS4经受干刻蚀，开口2中暴露的多晶硅膜PS4的部分有选择地被除去。这时，在多晶硅膜PS4与低温氧化物膜LTO之间能获得高的选择比，这样多晶硅膜PS4能以高精度停止在低温氧化物膜LTO暴露的点上，低温氧化物膜LTO用作刻蚀阻挡膜。
其后，如图27C中所示，通过干刻蚀或湿刻蚀除去低温氧化物膜LTO。然后，多晶硅膜PS1被干刻蚀，在开口2的底部形成凹穴3。那时，刻蚀的条件是能以高精度刻蚀硅。
其后，如图27D中所示，在开口2的内表面上形成由高温氧化物膜LTO1形成的侧壁。然后，用图12A至22B说明的步骤制造快速存储器。这里未陈述的本实施例的制造步骤与第二实施例的制造步骤相同。
本实施例，在干刻蚀图27A所示的氮化硅膜SN2时，多晶硅膜PS4不可避免地被过刻蚀，过刻蚀的程度从一个单元至另一单元是不同的。但是，一般地说，倘若干刻蚀硅的话，在硅氧化物之间能实现足够的选择比。因此，在图27B所示的步骤中，低温氧化物膜LTO在干刻蚀多晶硅膜PS4时能起刻蚀阻挡膜作用，从而在低温氧化物膜LTO的表面以高精度停止多晶硅膜PS4的干刻蚀。所以，多晶硅膜PS4的过刻蚀的不规则性可不存在，因此，在干刻蚀多晶硅膜PS1以形成凹穴3时，与不提供多晶硅膜PS4的情况相比，干刻蚀的开始位置能做得更加一致，所以凹穴3的形状能真正地以高精度制成一致。这里未加说明的本实施例的制造步骤，与第二实施例的制造步骤相同。
第五实施例
下面，将描述本发明的第五实施例。图28A至28D、29A至29D、30A至30D、31A至31D和32A至32D是按步骤的顺序，说明根据本实施例的快速存储器制造方法的剖面图。
首先，如图28中所示，通过热氧化，在硅衬底上形成厚度例如为10nm的耦合氧化物膜合COX，并形成厚度例如为80至100nm的多晶硅膜PS1。如同上述第一实施例，可形成非晶硅膜代替多晶硅膜PS1。然后，形成厚度例如为10nm的低温氧化物膜LTO。
其后，在低温氧化物膜LTO上形成厚度例如为30至50nm的氮化硅膜SN1(见图5)。在氮化硅膜SN1上形成抗蚀剂(未示)，并制成图形，用这个抗蚀剂作掩模，刻蚀氮化硅膜SN1(见图5)、多晶硅膜PS1、耦合氧化物膜COX和硅衬底1的表面部分，并有选择地除去，在除去的部分中形成元件隔离区STI(见图6B)。然后，除去氮化硅膜SN1。
其后，在低温氧化物膜LTO的整个表面上形成厚度例如为300nm的多晶硅膜PS5，并形成厚度例如为30至50nm的氮化硅膜SN3。
其后，如图28B中所示，在氮化硅膜SN3上形成抗蚀剂(未示)，并制成图形，用这个抗蚀剂作掩模，通过干刻蚀，有选择地除去氮化硅膜SN3。然后，再用这个抗蚀剂作掩模，通过干刻蚀，有选择地除去多晶硅膜PSN5，由此形成开口2。其时，在多晶硅膜PS5的干刻蚀中，能保持对于低温氧化物膜LTO的足够的选择比，因此，低温氧化物膜LTO可用作阻挡膜，从而使干刻蚀以高精度停止于低温氧化物膜LTO的表面。
其后，如图28C中所示，在整个表面上淀积氮化硅膜SN4，厚度例如为10至20nm，然后深刻蚀，在开口2的内侧面形成氮化硅膜SN4的侧壁，以复盖多晶硅膜PS5的暴露部分。在这里，深刻蚀氮化硅膜SN4也除去开口2的低温氧化物膜LTO。
其后，如图28D中所示，将砷(As)离子掺入开口2的底部。这种掺杂，在能量为20至30kev的条件下以1×1014至3×1015cm-2的剂量进行。这在与多晶硅膜PS1中开口2底部相应的区域形成砷掺杂区11，在这个砷掺杂区11中，多晶硅膜PS1被非晶化。
其后，如图29A中所示，衬底保持在例如850℃的温度下约30分钟，以使多晶硅膜PS1的暴露表面氧化。这使开口2底部的多晶硅膜PS1氧化，形成氧化物膜OX1。硅氧化的速度正比于砷的浓度，因此，与多晶硅膜PS1的其他区域相比，砷掺杂区11氧化反应加速，所以氧化物膜OX1的形状反映掺入的砷的浓度分布。
其后，如图29B中所示，进行湿刻蚀，以除去氮化硅膜SN3和SN4。
其后，如图29C中所示，进行湿刻蚀，以除去氧化物膜OX1。这在与多晶硅膜PS1中开口2底部相应的区域形成盆形凹穴3。
其后，淀积高温氧化物膜HTO1至厚度例如为150nm，如图29D中所示，并深刻蚀，由此在开口2的侧面形成高温氧化物膜HTO1的侧壁。因此，开口2的内径减小，形成开口4。注意，可以做出这样的安排，在形成高温氧化物膜HTO1以前，使开口2中的多晶硅膜PS1侧面经受热氧化，由此形成热氧化物膜，厚度例如约为5nm。这可稳定Si/SiO2交界面。
其后，如图30A中所示，通过干刻蚀除去与开口2底部相应的多晶硅膜PS1的部分和多晶硅膜PS5的上面部分。这使开口4底部的耦合氧化物膜COX暴露。当时，多晶硅膜PS5的表面也被刻蚀，这样，由高温氧化物膜HTO1形成的侧壁上部，以大约多晶硅膜PS1的厚度量从多晶硅膜PS5的表面突出。
其后，如图30B中所示，在开口4的底部掺入砷(As)离子，由此在硅衬底1上形成n+扩散区5，用作源极。
其后，如图30C中所示，在整个表面上淀积厚度例如约为20nm的高温氧化物膜HTO2，然后深刻蚀，由此在开口4的侧面形成高温氧化物膜HTO2。这时，通过这种深刻蚀除去开口4底部的耦合氧化物膜COX，因此暴露出硅衬底1的n+扩散区5。另外，这里可做出这样的安排，在形成高温氧化物膜HTO2以前，开口4中的多晶硅膜PS1的侧面经受热氧化，形成厚度例如约为5nm的热氧化物膜。这可稳定Si/SiO2交界面。或者可在形成高温氧化物膜HTO2以后，在氧气氛围中进行热氧化。因此，氛围中的氧通过高温氧化物膜HTO2进行传输，到达高温氧化物膜HTO2与多晶硅膜PS1的交界面，在多晶硅膜PS1的表面上形成氧化物层。这可稳定Si/SO2交界面。
其后，如图30D中所示，在整个表面上淀积PS2，然后深刻蚀，由此以多晶硅膜PS2填充开口4的内部。这样就形成与作为源极的n+扩散区5连接的源极塞。注意，多晶硅膜PS2的掺杂浓度将做得高于多晶硅膜PS5的掺杂浓度。
其后，如图31A中所示，对多晶硅膜PS2和PS5进行氧化。这时，多晶硅膜PS2的掺杂浓度高于多晶硅膜PS5的掺杂浓度，所以多晶硅膜PS2氧化得比多晶硅膜PS5快。因此，厚度例如为40至50nm的氧化物膜OX3形成在多晶硅膜PS2的顶部，厚度例如为10nm的氧化物膜OX4形成在多晶硅膜PS5的顶部。
其后，例如图31B中所示，氧化物膜OX4通过干刻蚀除去，多晶硅膜PS5也通过干刻蚀除去。那里，氧化物膜OX3厚于氧化物膜OX4，因此，氧化物膜OX3未被干刻蚀完全除去而有剩余，从而保护由多晶硅膜PS2形成的源极塞。
其后，如图31C中所示，低温氧化物膜LTO通过干刻蚀除去，多晶硅膜PS 1的暴露部分通过干刻蚀有选择地除去。直接处于高温氧化物膜HTO1下面的多晶硅膜PS1部分未被除去，而是被保留。这个保留的多晶硅膜PS1成为浮栅FG。
其后，如图31D中所示，进行湿刻蚀以除去耦合氧化物膜COX的暴露部分。那时，高温氧化物膜HTO1也被刻蚀，它的宽度减小。因此浮栅FG的尖峰6暴露出来。注意，其时如第一实施例的修改例所说明的，浮栅FG的暴露部分可经受热氧化，以使尖峰6的形状更加尖锐，也使浮栅FG的底部形状更变圆。
其后，如图32A中所示，在整个表面上形成厚度例如为10至15nm的高温氧化物膜HTO3。然后，在O2氛围中进行退火。浮栅FG的尖峰6也以高温氧化物膜HTO3复盖。这个高温氧化物膜HTO3形成隧道氧化物层。注意，可做出这样的安排，在形成高温氧化物膜HTO3以前，浮栅FG的暴露表面经受热氧化，以形成厚度例如约为5nm的热氧化物膜，这可稳定Si/Si2交界面。或者可在形成高温氧化物膜HTO3以后，在氧气氛围中进行热氧化。因此，在氛围中的氧通过高温氧化物膜HTO3传输，到达高温氧化物膜HTO3与浮栅FG的交界面，在浮栅FG的表面上形成氧化物层。这可稳定Si/Si2交界面。
其后，如图32B中所示，在整个表面上形成厚度例如为150nm的多晶硅膜PS3，然后深刻蚀，从而在高温氧化物膜HTO1侧壁的侧面形成由多晶硅膜PS3形成的侧壁，而高温氧化物膜HTO3处于它们之间。这个侧壁是控制栅，用作字线。
其后，如图32C中所示，在多晶硅膜PS3之间的硅衬底1的表面掺入砷(As)离子，从而形成n+扩散区7。这个n+扩散区7成为漏极，用作位线。
接着，采用图22A至22B所说明的步骤制造快速存储器。由此，根据本实施例的快速存储器制造完成。这里未加陈述的本实施例的制造步骤，与第三实施例的制造步骤相同。
本实施例，在图28A的步骤中，提供多晶硅膜PS5的厚度例如为300nm和氮化硅膜SN3厚度例如为30至50nm的双层膜，代替上述第一实施例中厚度为350nm的氮化硅膜SN2。
上述第一实施例，在图16A和16B的步骤中，通过湿刻蚀除去氮化硅膜SN2，理由是倘若企图通过干刻蚀除去氮化硅膜SN2，则不能得到对于高温氧化物膜HTO1的足够的选择比。但是，湿刻蚀较慢，一般约为50nm/小时。所以，除去具有厚度例如为350nm的氮化硅膜SN2，需要几个小时的处理时间，导致需要的处理时间长的问题。
相反，在本实施例中，提供多晶硅膜PS5和氮化硅膜SN3双层膜代替氮化硅膜SN2，这样氮化硅膜SN4可通过干刻蚀除去，因此加快处理时间。
另外，多晶硅膜PS5的干刻蚀也能以高精度停止于低温氧化物膜LTO的表面，所以多晶硅膜PS1不会过刻蚀。因此，在图29A的步骤中形成的氧化物膜OX1的形状可以稳定。所以，在图29C的步骤中，凹穴3的形状可以稳定，并且在图31C的步骤中，浮栅FG的形状也可以稳定。
另外，本实施例，在图28C的步骤中，形成由氮化硅膜SN4形成的侧壁，以复盖多晶硅膜PS5的暴露部分。因此，在图29A中所示的步骤中，多晶硅膜PS5能被保护，以使其在对硅进行氧化时不被氧化。
还有，在图30D所示的步骤中，多晶硅膜PS2的掺杂浓度高于多晶硅膜PS5的掺杂浓度，因此在图31A中所示的步骤中，在多晶硅膜PS2上形成的氧化物膜OX3厚于在多晶硅膜PS5上形成的氧化物膜OX4。所以，在图31B所示的步骤中，通过干刻蚀除去氧化物膜OX4和多晶硅膜PS5时，氧化物膜OX3未被完全除去而有剩余，因此保护由多晶硅膜PS2形成的源极塞。本实施例的其他优点，与第三实施例的优点相同。
注意，在本实施例中，虽然在图28D的步骤中，掺杂砷离子以形成砷掺杂区11，但离子的注入也可以省去。
第六实施例
下面，将描述本发明的第六实施例。图33A至33D、34A至34D和35A至35D是按步骤的顺序，说明根据本实施例的快速存储器制造方法的剖面图。
首先，实施根据第五实施例图29A至29C中的步骤，以制造例如图29中所示的结构，即在硅衬底1上，层叠耦合氧化物膜COX、多晶硅膜PS1、低温氧化物膜LTO和多晶硅膜PS5，在多晶硅膜PS5和低温氧化物膜LTO中形成开口2，在多晶硅膜PS1中的开口2底部形成凹穴3。
其后，如图33A中所示，氮化硅膜SN5淀积至例如150nm的厚度，然后深刻蚀，从而在开口2的侧面形成氮化硅膜SN5的侧壁。因此，开口2的内径减小，形成开口4。注意，可做这样的安排，开口2中的多晶硅膜PS1侧面经受热氧化，从此在形成多晶硅膜PS5以前，形成厚度例如约为5nm的热氧化物膜，这可稳定Si/SiO2交界面。
图33B至33C中的步骤，与上述第五实施例中图30A至31B中的步骤相同。这就是说，如图33B中所示，通过干刻蚀除去与开口2底部相应的多晶硅膜PS1的部分和多晶硅膜PS5的上部。
其后，如图33C中所示，在开口4的底部掺入砷(As)离子，从而在硅衬底1上形成n+扩散区5，它用作源极。
其后，如图33D中所示，在开口4的则面形成高温氧化物膜HTO2的侧壁。也可以做出这样的安排，在形成高温氧化物膜HTO2以前，使开口4中的多晶硅膜PS1侧面经受热氧化，由此形成厚度例如约为5nm的热氧化物膜。这可稳定Si/SiO2交界面，或者，在形成高温氧化物膜HTO2后，在氧气氛围中进行热氧化。因此，氛围中的氧通过高温氧化物膜HTO2传输，到达高温氧化物膜HTO2与多晶硅膜PS1交界面，氧化多晶硅膜PS1的表面。这可稳定Si/SiO2交界面。
其后，如图34A中所示，在开口4的内部填充多晶硅膜PS2。那时，多晶硅膜PS2的掺杂浓度做得高于多晶硅膜PS5的掺杂浓度。
其后，如图34B中所示，多晶硅膜PS2和PS5被氧化。这时，多晶硅膜PS2的掺杂浓度高于多晶硅膜PS5的掺杂浓度，因此多晶硅膜PS2氧化得比多晶硅膜PS5快。所以，在多晶硅膜PS2的顶部形成厚度例如为40至50nm的氧化物膜OX3，在多晶硅膜PS5的顶部形成厚度例如为10nm的氧化物膜OX4。
其后，如图34C中所示，通过干刻蚀除去氧化物膜OX4，并且通过干刻蚀除去多晶硅膜PS5。那时，氧化物膜OX3厚于氧化物膜OX4，因此通过干刻蚀未完全地被除去，所以保护由多晶硅膜PS2形成的源极塞。
其后，例如34D中所示，通过干刻蚀除去低温氧化物膜LTO，并通过干刻蚀有选择地除去多晶硅膜PS1的暴露部分。直接在氮化硅膜SN5下面的多晶硅膜PS1的部分未被除去，而是被保留。这个保留的多晶硅膜PS1成为浮栅FG。
其后，如图35A中所示，进行湿刻蚀以除去耦合氧化物膜COX的暴露部分。那时，在上述第五实施例中，由高温氧化物膜HTO1形成的侧壁的厚度，通过图31D中所示的湿刻蚀而减小，使浮栅FG的尖峰6从侧壁突出。相反，在本实施例中，侧壁是由氮化硅膜SN5形成的，而不是由高温氧化物膜HTO1形成的，因此，刻蚀耦合氧化物膜COX不减小侧壁的厚度。所以，浮栅FG的尖峰6不从由氮化硅膜SN5形成的侧壁突出。
图35B至35D中的步骤，与上述第五实施例中图32A至32C的步骤相同。这就是说，如图35B中所示，在整个表面上形成高温氧化物膜HTO3至厚度例如为10至15nm。然后在O2氛围中进行退火。注意，可做这样的安排，在形成高温氧化物膜HTO3以前，浮栅FG的暴露表面经受热氧化，以形成热氧化物膜，厚度例如约为5nm。这可稳定Si/SiO2交界面。或者，在形成高温氧化物膜HTO3以后，可在氧氛围中进行热氧化。因此，氛围中的氧通过高温氧化物膜HTO3传输，到达高温氧化物膜HTO3和浮栅FG的交界面，氧化浮栅FG的表面。这可稳定Si/SiO2交界面。
其后，如图35C中所示，在氮化硅膜SN5侧壁的侧面，以多晶硅膜PS3形成侧壁，高温氧化物膜HTO3处于它们之间。这个侧壁(多晶硅膜PS3)是控制栅，用作字线。
其后，如图35D中所示，在多晶硅膜PS3之间的硅衬底上掺杂砷(As)离子，从而形成n+扩散区7，用作漏极/位线。
接着，采用与上述实施例相同的方法制造快速存储器。这里未加陈述的本实施例的制造步骤，与上述第五实施例的制造步骤相同。
在第一至第四实施例中，浮栅FG的边缘从侧壁突出。因此，存储器的擦除速度提高，但是，倘若突出部的突出长度存在不规则性，那么控制栅(字线)和浮栅FG有效的覆盖面积会变化，导致高温氧化物膜HTO3中电场强度的不规则性，因而导致擦除特性的不规则性。
相反，本实施例，在图33A的步骤中，在开口2的侧面以氮化硅膜SN5形成侧壁。因此，在图35A的步骤中刻蚀耦合氧化物膜COX，不减小侧壁的厚度，浮栅FG的尖峰6不从氮化硅膜SN5形成的侧壁突出。因此，根据本实施例的快速存储器所具有的擦除速度稍慢于根据上述第五实施例的快速存储器的擦除速度，但是在从浮栅FG侧壁突出部的方向上没有不规则性，所以擦除速度的不规则性可显著地减小。上面未加陈述的本实施例的其他优点，与第五实施例的优点相同。
另外，虽然本实施例包括采用根据第五实施例图28A至29C中的步骤制造例如图29C所示的结构，但本发明不限于此，类似于图29C所示的结构也可采用上述第一至第四实施例中描述的任何方法来制造。
另外，在图35A所示步骤中，在除去耦合氧化物膜COX以后，可通过湿刻蚀有选择地除去氮化硅膜SN5。因此，浮栅FG的尖峰6可制成从氮化硅膜SN5形成的侧壁突出，从而提高擦除速度。
第七实施例
下面，将描述本发明的第七实施例。图36A至36D、37A至37D、38A至38D是按步骤顺序，说明根据本实施例的快速存储器制造方法的剖面图。
首先，实施根据上述第五实施例图28A至29C中的步骤，以制造例如图29C所示的结构，即这样的结构，在硅衬底1上层叠耦合氧化物膜COX、多晶硅膜PS1、低温氧化物膜LTO和多晶硅膜PS5，在多晶硅膜PS5中形成的开口2，在多晶硅膜PS1中的开口2底部形成凹穴3。
其后，如图36A中所示，在整个表面上淀积高温氧化物膜HTO4至厚度例如为10至50nm，然后，氮化硅膜SN6淀积至厚度例如140至100nm。这就是说，高温氧化物膜HTO4和氮化硅膜SN6的总厚度制成例如150nm。然后，对高温氧化物膜HTO4和氮化硅膜SN6进行深刻蚀，从而在开口2的侧面形成高温氧化物膜HTO4和氮化硅膜SN6的侧壁。因此，开口2的内径减小，形成开口4。
图36B至37C中的步骤，与上述第五实施例中图30A至31B的步骤相同。
其后，如图37D中所示，通过干刻蚀，除去低温氧化物膜LTO，并通过干刻蚀，有选择地除去多晶硅膜PS 1的暴露部分。直接在高温氧化物膜HTO4和氮化硅膜SN6下面的多晶硅膜PS1不被除去，而是被保留。这个保留的多晶硅膜PS1成为浮栅FG。
其后，如图38A中所示，进行湿刻蚀，以除去耦合氧化物膜COX和高温氧化物膜HTO4的暴露部分。那时，在形成侧壁的高温氧化物膜HTO4和氮化硅膜SN6中的高温氧化物膜HTO4的暴露部分被除去，结果是浮栅FG的尖峰6从氮化硅膜SN6形成的侧壁突出。
图38B至38D中的步骤，与上述第五实施例中图32A至32C的步骤相同。这就是说，如图38B中所示，在整个表面上形成高温氧化物膜HTO3至厚度例如为10至15nm。然后，在O2氛围中进行退火。或者，在热氧化之后，可形成高温氧化物膜HTO3。或者，也可单独进行热氧化，以形成高温氧化物膜HTO3。
其后，如图38C中所示，在氮化硅膜SN6侧壁的侧面，以多晶硅膜PS3形成侧壁，高温氧化物膜HTO3处于它们之间。这个侧壁(多晶硅膜PS3)是控制栅，用作字线。
其后，在多晶硅膜PS3之间硅衬底1的表面上掺杂砷(As)离子，从而形成n+扩散区7，用作漏极/位线。
随后，采用与上述实施例相同的方法制造快速存储器。这里未加陈述的本实施例的制造步骤，与上述第五实施例的制造步骤相同。
本实施例，在图36A中所示的步骤中，在开口2的侧面形成以高温氧化物膜HTO4和氮化硅膜SN6形成的侧壁。因此，在图38A中所示的步骤中，只除去高温氧化物膜HTO4而保留氮化硅膜SN6，这使浮栅FG的尖峰6从氮化硅膜SN6侧壁的突出量，对于氮化硅膜SN6的厚度而言，仅为高温氧化物膜HTO4的厚度。因此，浮栅FG突出的长度可由高温氧化物膜HTO4的厚度控制，由此减小突出长度中的不规则性。所以，快速存储器的擦除特性可做得一致。这里未加陈述的本实施例的其他优点，与上述第五实施例的优点相同。
另外，虽然本实施例包括采用根据上述第五实施例的图28A至29C中的步骤，制造例如图29C中所示的结构，但本发明不限于此，类似于图29C所示的结构，也可采用上述第一至第四实施例中描述的任何方法来制造。
第八实施例
下面，将描述本发明的第八实施例。图39A至39D、40A至40D和41A至41D是按步骤的顺序，说明根据本实施例的快速存储器制造方法的剖面图。
首先，实施根据上述第五实施例图28A至29C中的步骤，以制造例如图29C所示的结构，即在硅衬底1上层叠耦合氧化物膜COX、多晶硅膜PS1、低温氧化物膜LTO和多晶硅膜PS5，在多晶硅膜PS5和低温氧化物膜LTO中形成开口2，在多晶硅膜PS1中的开口2底部形成凹穴3。
其后，如图39A中所示，在整个表面上淀积氮化硅膜SN7至厚度例如为10至50nm，然后，淀积高温氧化物膜HTO5至厚度例如为140至100nm。这就是说，氮化硅膜SN7和高温氧化物膜HTO5的总厚度制成例如150nm。随后，氮化硅膜SN7和高温氧化物膜HTO5被深刻蚀，从此在开口2的侧面形成氮化硅膜SN7和高温氧化物膜HTO5的侧壁。因此，开口2的内径减小，形成开口4。
其后，按顺序执行图39B至40C中的步骤。图39B至40C中的步骤，与上述第五实施例的图30A至31B的步骤相同，因此将省略描述。
其后，如图40D中所示，通过干刻蚀除去低温氧化物膜LTO，并通过干刻蚀，有选择地除去多晶硅膜PS1的暴露部分。直接在氮化硅膜SN7和高温氧化物膜HTO1下面的多晶硅膜PS1的部分未被除去，而是被保留。这个保留的多晶硅膜PS1成为浮栅FG。
其后，如图41A中所示，进行湿刻蚀除去氮化硅膜SN7的暴露部分。然后，进行湿刻蚀除去耦合氧化物膜COX的暴露部分。那时，在形成侧壁的氮化硅膜SN7和高温氧化物膜HTO5中的，氮化硅膜SN7的暴露部分被除去，结果是浮栅FG的尖峰6从侧壁突出。
图41B至41D中所说明的步骤，与上述第六实施例中图38B至38D的步骤相同。
其后，采用与上述实施例相同的方法制造快速存储器。这里未加陈述的本实施例的制造步骤，与上述第五实施例的制造步骤相同。
本实施例，在图39A中所示的步骤中，在开口2的侧面形成氮化硅膜SN7和高温氧化物膜HTO5的侧壁。因此，在图41A中所示的步骤中，通过湿刻蚀只除去氮化硅膜SN7的暴露部分而保留高温氧化物膜HTO5，这使浮栅FG的尖峰6从侧壁的突出量等于氮化硅膜SN7的厚度。因此，浮栅FG的突出长度可由氮化硅膜SN7的厚度控制，由此减小突出长度的不规则性。所以，快速存储器的擦除特性可做得一致，这里未加陈述的本实施例的其他优点，与上述第五实施例的优点相同。
另外，虽然本实施例包括采用根据上述第五实施例图28A至29C中所说明的步骤，制造例如图29C的结构，但是本发明不限于此，类似于图29C的结构，可采用上述第一至第四实施例中描述的任何方法。
另外，在上述第七至第八实施例中，在开口2的内表面形成的侧壁，是一个以高温氧化物膜和氮化硅膜形成的双层膜，但本发明不限于此，侧壁可以是三层膜或更多层的多层膜。例如，可使用从硅衬底1侧起，按高温氧化物膜、氮化硅膜、高温氧化物膜、氮化硅膜的顺序层叠的四层膜，或者也可使用从硅衬底1侧，按氮化硅膜、高温氧化物膜、氮化硅膜、高温氧化物膜的顺序层叠的四层膜。
另外，在上述第二至第八实施例中，描述了用500至700℃的温度下形成的低温氧化物膜LTO作刻蚀阻挡膜，但根据本发明的刻蚀阻挡膜不限于低温氧化物膜，也可以用例如800℃的温度下形成的高温氧化物膜代替。但如果以非晶硅膜代替多晶硅膜PS1，非晶硅膜可能由于高温氧化物膜的形成而晶化。包含添加剂的氧化硅膜可用作刻蚀阻挡膜，或者，Al2O3的无机材料膜或诸如此类也可以使用。
第九实施例
下面，描述根据本发明的第九实施例。图42是根据本实施例的快速存储器单元结构的剖面图，图43A至43D和44A至44D是按步骤的顺序，说明根据本实施例的快速存储器的制造方法的剖面图。图45是根据本实施例的快速存储器的另一制造方法的剖面图。
如图42中所示，根据本实施例的快速存储器，提供有P型硅衬底1，在硅衬底1的部分表面上形成已掺杂了砷(As)离子的n+扩散区5，在n+扩散区5的任一侧但与n+扩散区5不接触的两个位置上形成n+扩散区7，它们彼此分开。n+扩散区5成为源极，n+扩散区7成为漏极。在硅衬底1上包括直接在n+扩散区5上面的区域的区域，形成厚度例如10nm的耦合氧化物膜COX，然后，在硅衬底1上未形成耦合氧化物膜COX的区域，即包括直接在n+扩散区7上面的区域，形成热氧化物膜OX5。
由多晶硅膜PS2形成的源极塞提供在直接处于n+扩散区5上面的区域，热氧化物膜OX5形成在多晶硅膜PS2的顶部，两个浮栅FG则提供在耦合氧化物膜上的源极塞两侧的位置上，与高温氧化物膜HTO2接触。
另外，提供由高温氧化物膜HTO1形成的侧壁，以覆盖较靠近多晶硅膜PS2的浮栅FG的一部分，浮栅FG离多晶硅膜PS2较远的这部分从高温氧化物膜HTO1形成的侧壁突出。突出部分被热氧化物膜OX5覆盖。
另外，提供高温氧化物膜HTO3至例如10至15nm的厚度，以覆盖热氧化物膜OX5和高温氧化物膜HTO1。另外，由多晶硅膜PS3形成的控制栅(字线)被提供至从高温氧化物膜HTO3的高温氧化物膜HTO1侧壁看来的多晶硅膜PS2的相对侧。浮栅FG的突出部分的突出长度等于或大于高温氧化物膜HTO3的厚度，但应为100nm或100nm以下。最好是突出部分的长度为20至50nm。
由此可见，浮栅FG和控制栅(多晶硅膜PS3)彼此是由热氧化物膜OX5和高温氧化物膜HTO3绝缘的。热氧化物膜OX5和高温氧化物膜HTO3用作隧道氧化物膜。浮栅FG因周围的耦合氧化物膜COX、热氧化物膜OX5、高温氧化物膜HTO1和HTO2，而被绝缘，处于电气上的浮动状态。
注意，根据本实施例的快速存储器的平面图，与图22B中的平面图相同，电路图则与图23中的电路图相同。根据本实施例的快速存储器的操作，与上述第一实施例的操作相同。下面将描述根据本发明的元件要求中的数值上的基本限制。
从浮栅FG的侧壁突出部分的长度最好等于或大于高温氧化物膜HTO3的厚度，但应为100nm或以下。
为了能让突出部分的长度超过100nm，由高温氧化物膜HTO1形成的侧壁的宽度必须通过刻蚀减少100nm或100nm以上。在那种情况下，倘若高温氧化物膜HTO1在刻蚀以前，在与衬底表面平行的方向上的厚度例如为150nm，高温氧化物膜HTO1在刻蚀以后，在与衬底表面平行的方向上的厚度是50nm或50nm以下，所以侧壁的强度就不能保证。另外，在高温氧化物膜HTO1下面的耦合氧化物膜COX被深度刻蚀，硅衬底1和浮栅FG之间有短路的可能。另外，高温氧化物膜HTO1的顶部也被刻蚀除去，由高温氧化物膜HTO1形成的侧壁的高度以及高温氧化物膜HTO2的高度变低，所以有可能在侧壁的侧面形成控制栅(多晶硅膜PS3)时，不能保证控制栅和源极塞(多晶硅膜PS2)之间的绝缘。因此，突出部分的长度为100nm或100nm以下。另一方面，倘若突出部分的长度等于或大于高温氧化物膜HTO3的厚度，如果高温氧化物膜HTO3形成而覆盖浮栅FG和由高温氧化物膜HTO1形成的侧壁，浮栅FG就从高温氧化物膜HTO3突出。这样，从控制栅(多晶硅膜PS3)至浮栅FG的电力线就会增加，从而提高高温氧化物膜HTO3中的电场强度。因此能提高存储器的擦除速度。所以，突出部分的长度最好等于或大于高温氧化物膜HTO3。
下面，将描述根据本实施例的快速存储器制造方法。首先，如图43A中所示，在硅衬底1上形成耦合氧化物膜COX至厚度例如10nm。再在耦合氧化物膜COX上形成多晶硅膜PS1至厚度例如100nm。然后，用与上述第一实施例相同的方法，形成元件隔离区STI(见图6A)。
其后，在多晶硅膜PS1和元件隔离区STI上形成氮化硅膜SN2至厚度例如350nm。在氮化硅膜SN2形成抗蚀剂(未示)并制成图形。以制成图形的抗蚀剂为掩模，通过干刻蚀，有选择地除去氮化硅膜SN2，从而形成开口2，多晶硅膜PS1的一部分从那里暴露。其时，对多晶硅膜PS1的过刻蚀尽可能地小，致使开口2底部的多晶硅膜PS1的表面尽可能接近氮化硅膜SN2和开口2的多晶硅膜PS1外侧交界面的高度。换句话说，不会形成上述第二实施例中形成的凹穴3(见图25C)。
其后，如图43B中所示，淀积高温氧化物膜HTO1至厚度例如150nm，然后深刻蚀，从而在开口2的侧面形成由高温氧化物膜HTO1形成的侧壁。这使开口2的内径减小，形成开口4。
其后，如图43C中所示，以氮化硅膜SN2和高温氧化物膜HTO1，干刻蚀多晶硅膜PS1，并有选择地除去，从而在开口4的底部暴露耦合氧化物膜COX。然后，将砷(As)离子掺入开口4的底部，因而在硅衬底1的表面形成n+扩散区5，用作源极。然后，在整个表面上淀积高温氧化物膜HTO2至厚度例如10至20nm，然后深刻蚀，从而在开口4的侧面形成高温氧化物膜HTO2的侧壁。那里，通过这一干刻蚀，在开口4的底部除去耦合氧化物膜COX，因而使n+扩散区5暴露在硅衬底1的表面。然后，在整个表面上淀积多晶硅膜PS2，接着深刻蚀，从而在开口4中嵌入多晶硅膜PS2。
其后，如图43D中所示，进行湿刻蚀以除去氮化硅膜SN2。因此，直接处于氮化硅膜SN2下面的多晶硅膜PS1暴露。
其后，如图44A中所示，干刻蚀多晶硅膜PS1。随后有选择地除去直接在氮化硅膜SN2(见图43C)的多晶硅膜PS1部分。另一方面，直接处于高温氧化物膜HTO1下面的多晶硅膜PS1部分不被除去，而是被保留，成为浮栅FG。那时，与上述实施例不同，没有在图43A所示步骤中的开口2的底部形成凹穴，所以在图44A所示步骤中，没有尖峰在浮FG上形成，因此，每一浮栅FG的剖面形状近似为矩形。注意，多晶硅膜PS2也被这一干刻蚀部分地除去。
其后，如图44B中所示，进行湿刻蚀以除去耦合氧化物膜COX的暴露部分。其时，高温氧化物膜HTO1和HTO2也同时被刻蚀，所以，由高温氧化物膜HTO1形成的侧壁的宽度减小。因此浮栅FG的边缘从侧壁突出。注意：高温氧化物膜HTO1所形成的侧壁的长度，即浮栅FG的突出部分的长度，大于高温氧化物膜HTO3的厚度，但应为100nm或100nm以下。倘若高温氧化物膜HTO1的厚度为150nm，则突出部分的长度最好约为高温氧化物膜HTO1的1/3或以下，即50nm或以下。
其后，如图44C中所示，在整个表面上形成高温氧化物膜HTO3。注意，在图44C所示的步骤中，可以像图45中那样安排，即在形成高温氧化物膜HTO3以前进行热氧化处理，从而在硅衬底1的暴露部分、多晶硅膜PS2和浮栅FG上，形成平均厚度为5至10nm的热氧化物膜OX5。其时，热氧化条件的最佳化，能使尖峰形成在浮栅FG的上表面的棱角上，如上述第一实施例的修改例(见图24B)那样。但是，在这种情况下需要调整热氧化条件，以使尖峰的不规则性减少。然后，在整个表面上形成高温氧化物膜HTO3。
或者，可以这样安排，即省去高温氧化物膜HTO3的形成，只形成热氧化物膜OX5。在这种情况下，热氧化物膜OX5的平均厚度为10至20nm。
其后，如图44D中所示，在整个表面上形成多晶硅膜PS3至厚度例如150至200nm，然后深刻蚀，从而在高温氧化物膜HTO1侧壁的侧面部分，形成多晶硅膜PS3侧壁，而高温氧化物膜HTO3处于它们之间。这个侧壁是控制栅，用作字线。
其后，如图42D所示，在多晶硅膜PS3之间的硅衬底1的表面，掺入砷(As)离子，从而形成n+扩散区7。这个n+扩散区7成为漏极，用作位线。然后，用与上述第一实施例相同的方法制造快速存储器。
本实施例，在图43A的步骤中，在多晶硅膜PS1上没有提供刻蚀阻挡膜例如低温氧化物膜，而是在进行氮化硅膜的干刻蚀时调整刻蚀条件，尽可能多地抑制多晶硅膜PS1的过刻蚀，使开口2的底部不形成凹穴。因此，提供刻蚀阻挡膜的步骤是不必要的，能减少步骤的数目。还有，在图44A为形成浮栅FG的步骤中，不存在由凹穴形状的不规则性所致的浮栅FG形状的不规则性，浮栅的形状，从一个单元至另一个单元，能做得一致。注意，在本实施例中，在浮栅FG上不形成尖峰，所以与形成尖峰的情况相比，存储器的擦除速度慢一些。但是，通过图44C所示的步骤，在浮栅FG的突出部分形成热氧化物膜OX5，浮栅的形状能做得尖锐一些，从而在某种程度上提高存储器擦除速度。另外，合适地控制高温氧化物膜HTO1的刻蚀量，可提高电场强度，所以擦除速度也有提高。这里未加说明的本实施例的其他优点，与第一实施例的优点相同。

Claims (22)

1.一种制造非易失性存储器的方法，其特征在于包括步骤：
在第一导电类型的半导体衬底上形成第一绝缘层；
在所述第一绝缘膜上形成第一导电膜；
在所述第一导电膜上形成刻蚀阻挡膜；
在所述刻蚀阻挡膜上形成隔离膜；
通过刻蚀至所述刻蚀阻挡膜，有选择地除去所述隔离膜，从而形成开口；
在所述开口内除去所述刻蚀阻挡膜；
在所述开口内的所述第一导电膜中形成盆形凹穴；
在所述开口的侧面形成侧壁绝缘膜；
除去所述开口内的所述第一导电膜和所述第一绝缘膜；
在所述开口内的所述半导体衬底表面掺入第二导电类型杂质，从而形成源极和漏极之一；
形成第二绝缘膜，以覆盖所述开口内所述第一导电膜的暴露表面；
通过以导电膜填充所述开口，形成插塞；
除去所述隔离膜；
通过以所述侧壁绝缘膜为掩模，有选择地蚀去所述第一导电膜，在直接处于所述侧壁绝缘膜下面的区域形成所述第一导电膜的浮栅；
形成第三绝缘膜，以覆盖所述浮栅的暴露表面；
通过在所述侧壁绝缘膜上形成导电膜，在所述插塞的侧面形成控制栅；和
以所述插塞、所述侧壁绝缘膜、所述浮栅和所述控制栅为掩模，在所述半导体衬底表面有选择地掺入第二导电类型杂质，形成源极和漏极中的另一个。
2.根据权利要求1所述的制造非易失性存储器的方法，其特征在于：所述形成所述刻蚀阻挡膜包括形成含有氧化硅的薄膜的步骤。
3.根据权利要求2所述的制造非易失性存储器的方法，其特征在于：
所述形成所述刻蚀阻挡膜包括：在所述含有氧化硅的薄膜上形成第二导电膜的步骤；和
所述从所述开口除去所述刻蚀阻挡膜包括步骤：
刻蚀和除去所述开口内的所述第二导电膜，和
刻蚀和除去所述开口内的所述含有氧化硅的薄膜。
4.根据权利要求2或3所述的制造非易失性存储器的方法，其特征在于：所述形成所述含有氧化硅的薄膜，是在800℃或低于800℃的温度下，通过化学汽相淀积形成氧化硅膜的步骤。
5.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述在所述第一半导体薄膜上形成所述盆形凹穴，是通过干刻蚀部分地除去所述第一半导体层的步骤。
6.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述在所述第一半导体薄膜上形成所述盆形凹穴，包括步骤：
在所述开口内部分地氧化所述第一半导体膜的表面，以形成氧化物膜，和
除去氧化物膜，以便在所述第一半导体膜内形成盆形凹穴。
7.根据权利要求6所述的制造非易失性存储器的方法，其特征在于：所述在所述第一半导体膜内形成所述盆形凹穴，进一步包括在所述形成氧化物膜的步骤之前，在所述开口内的所述第一导电膜中掺入杂质的步骤。
8.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述形成所述隔离膜，包括形成氮化硅膜的步骤。
9.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述形成所述隔离膜包括步骤：
形成硅膜，和
在所述形成所述开口的步骤以后，形成覆盖所述开口内部的所述硅膜的暴露表面的保护膜。
10.根据权利要求9所述的制造非易失性存储器的方法，其特征在于：所述形成所述隔离膜包括在所述硅膜上形成氮化硅膜的步骤。
11.根据权利要求9所述的制造非易失性存储器的方法，其特征在于进一步包括步骤：
使所述插塞中的杂质浓度高于所述硅膜中的杂质浓度；和
在所述形成和除去所述隔离膜的步骤以前，氧化所述插塞。
12.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述形成所述侧壁绝缘膜包括形成氧化硅膜的步骤。
13.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述形成所述侧壁绝缘膜包括形成氮化硅膜的步骤。
14.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于所述形成所述侧壁绝缘膜包括步骤：
形成氧化硅膜，
在所述氧化硅膜上形成氮化硅膜，和
深刻蚀而有选择地除去所述氧化硅膜和所述氮化硅膜，同时沿所述开口的内表面保留由所述氧化硅膜和所述氮化硅膜形成的双层膜；
所述方法进一步包括步骤：在形成所述浮栅以后，除去一部分所述氧化硅膜，以使所述浮栅的一部分从所述侧壁绝缘膜突出。
15.根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：
所述形成所述侧壁绝缘膜包括步骤：
形成氮化硅膜，
在所述氮化硅膜上形成氧化硅膜，和
深刻蚀而有选择地除去所述氮化硅膜和所述氧化硅膜，同时沿所述开口的内表面保留由所述氧化硅膜和所述氮化硅膜形成的双层膜；
所述方法进一步包括步骤：在形成所述浮栅以后，除去一部分所述氮化硅膜，以使所述浮栅的一部分从所述侧壁绝缘膜突出。
16、根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述形成所述第三绝缘膜包括在所述浮栅的暴露表面形成热氧化膜的步骤。
17、根据权利要求1至3之任一项所述的制造非易失性存储器的方法，其特征在于：所述第一导电膜由非晶硅形成。
18.一种制造非易失性存储器的方法，其特征在于包括步骤：
在第一导电类型的半导体衬底上形成第一绝缘层；
在所述第一绝缘膜上形成第一导电膜；
在所述第一导电膜上形成隔离膜；
通过刻蚀，有选择地除去所述隔离膜，以形成开口；
在所述开口内的所述第一导电膜中掺入杂质；
部分地氧化所述开口内的所述第一导电膜表面，以形成氧化物膜；
除去被氧化的膜，在所述第一导电膜中形成盆形凹穴；
在所述开口的侧面形成侧壁绝缘膜；
除去所述开口内的所述第一导电膜和所述第一绝缘膜；
在所述开口内的半导体衬底表面上掺入第二导电类型杂质，从而形成源极和漏极之一；
形成第二绝缘膜，以覆盖所述开口内的所述第一导电膜的暴露表面；
用导电膜填充所述开口内部，以形成插塞；
除去所述隔离膜；
以所述侧壁绝缘膜为掩模，有选择地蚀去所述第一导电膜，在直接处于侧壁绝缘膜下面的区域形成所述第一导电膜的浮栅；
形成第三绝缘膜，以覆盖所述浮栅的暴露表面；
通过在所述侧壁绝缘膜上形成导电膜，在所述插塞的侧面形成控制栅；
以所述插塞、所述侧壁绝缘膜、所述浮栅和所述控制栅为掩模，有选择地在所述半导体衬底表面掺入第二导电类型杂质，形成源极和漏极中的另一个。
19、一种制造非易失性存储器的方法，其特征在于包括步骤：
在第一导电类型的半导体衬底上形成第一绝缘膜；
在所述第一绝缘膜上形成第一导电膜；
在所述第一导电膜上形成刻蚀阻挡膜；
在所述刻蚀阻挡膜上形成隔离膜；
通过刻蚀至所述刻蚀阻挡膜，有选择地除去所述隔离膜，以形成开口；
在所述开口内除去所述刻蚀阻挡膜；
在所述开口内的所述第一导电膜中形成盆形凹穴；
在所述开口的侧面形成侧壁绝缘膜；
除去所述开口内的所述第一导电膜和所述第一绝缘膜；
在所述开口内的所述半导体衬底表面掺入第二导电类型杂质，从而形成源极和漏极之一；
形成第二绝缘膜，以覆盖所述开口内的所述第一导电膜的暴露表面；
用导电膜填充所述开口的内部，以形成插塞；
除去所述隔离膜；
以所述侧壁绝缘膜作为掩模，有选择地蚀去所述第一导电膜，在直接处于所述侧壁绝缘膜下面的区域形成所述第一导电膜的浮栅；
部分地除去所述侧壁绝缘膜，并使所述浮栅的端部从所述侧壁绝缘膜以100nm或100nm以下的长度突出；
形成第三绝缘膜，以覆盖所述浮栅的暴露表面；
通过在所述侧壁绝缘膜上形成导电膜，在所述插塞的侧面形成控制栅；
以所述插塞、所述侧壁绝缘膜、所述浮栅作为掩模，有选择地在所述半导体衬底表面掺入第二导电类型杂质，形成源极和漏极中的另一个。
20、根据权利要求19所述的制造非易失性存储器的方法，其特征在于：突出部分从所述浮栅的所述侧壁绝缘膜向外突出的长度，等于或小于所述第三绝缘膜的厚度。
21.一种非易失性存储器，其特征在于包括：
第一导电类型半导体衬底，带有形成在其表面上的互相隔开的源极和漏极；
提供在直接处于所述半导体衬底上的所述源极和漏极之一上面的区域内的插塞；
提供至所述插塞侧面的第二绝缘膜；
提供在所述半导体衬底表面上的所述源极和漏极之一的邻近区域的第一绝缘膜；
由提供在所述第一绝缘膜上的第一导电膜形成的浮栅；
提供在所述第二绝缘膜上以覆盖所述浮栅的一部分并允许其剩余部分突出的侧壁绝缘膜；
用来覆盖从所述浮栅的所述侧壁绝缘膜突出的部分的第三绝缘膜；和
由导电膜形成并提供在所述侧壁绝缘膜上的控制栅；
其中，所述插塞、所述侧壁绝缘膜和所述控制栅，提供在直接处于源极和漏极中的另一个的上面的区域以外的区域内；
其中，从所述浮栅的所述侧壁绝缘膜突出的突出部分长度为100nm或以下。
22.根据权利要求21所述的非易失性存储器，其特征在于：突出部分向外突出的长度等于或大于所述第三绝缘膜的厚度。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4390452B2 (ja) * 2002-12-27 2009-12-24 Ｎｅｃエレクトロニクス株式会社 不揮発性メモリの製造方法
JP4979944B2 (ja) * 2003-08-26 2012-07-18 株式会社トクヤマ 素子接合用基板、素子接合基板及びその製造方法
KR100574952B1 (ko) * 2003-11-04 2006-05-02 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
US7622338B2 (en) * 2004-08-31 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4982979B2 (ja) * 2005-07-19 2012-07-25 日産自動車株式会社 半導体装置の製造方法
TWI431726B (zh) * 2006-06-01 2014-03-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
JP2008251825A (ja) * 2007-03-30 2008-10-16 Nec Electronics Corp 半導体記憶装置の製造方法
KR20100076256A (ko) * 2008-12-26 2010-07-06 주식회사 동부하이텍 Ｐｉｐ 커패시터의 제조 방법
KR20140083744A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
JP6416595B2 (ja) * 2014-11-14 2018-10-31 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
KR102519608B1 (ko) * 2016-07-12 2023-04-10 삼성전자주식회사 반도체 장치
CN107017259A (zh) * 2017-04-14 2017-08-04 上海华虹宏力半导体制造有限公司 闪存结构、存储阵列及其制作方法
CN109216363B (zh) * 2017-07-06 2020-10-16 华邦电子股份有限公司 存储器结构及其制造方法
CN113166943A (zh) * 2018-12-17 2021-07-23 应用材料公司 用于透明基板的背侧涂层

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3439097B2 (ja) 1997-11-19 2003-08-25 三洋電機株式会社 不揮発性半導体記憶装置の製造方法
JPH11284084A (ja) 1998-03-30 1999-10-15 Sanyo Electric Co Ltd 不揮発性半導体記憶装置とその製造方法
KR100276651B1 (ko) 1998-04-21 2001-02-01 윤종용 비휘발성반도체소자제조방법
US6369420B1 (en) * 1998-07-02 2002-04-09 Silicon Storage Technology, Inc. Method of self-aligning a floating gate to a control gate and to an isolation in an electrically erasable and programmable memory cell, and a cell made thereby
US6525371B2 (en) 1999-09-22 2003-02-25 International Business Machines Corporation Self-aligned non-volatile random access memory cell and process to make the same
US6627946B2 (en) 2000-09-20 2003-09-30 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gates protruding portions
JP3922341B2 (ja) 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
JP3481934B1 (ja) 2002-06-21 2003-12-22 沖電気工業株式会社 半導体記憶装置の製造方法
JP4390452B2 (ja) * 2002-12-27 2009-12-24 Ｎｅｃエレクトロニクス株式会社 不揮発性メモリの製造方法

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