JP4295927B2

JP4295927B2 - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JP4295927B2
Application number: JP2001124311A
Authority: JP
Inventors: 直井口; 弘昭角田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-04-23
Filing date: 2001-04-23
Publication date: 2009-07-15
Anticipated expiration: 2021-04-23
Also published as: JP2002319638A

Description

【０００１】
【発明の属する技術分野】
本発明は、改良されたトレンチ分離（ＳＴＩ:shallow trench isolation）構造を有する半導体記憶装置に関し、特に、電子トラップを低減して動作の信頼性を向上した不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
モバイル端末等の普及に伴って、データの保持に電力を必要としない不揮発性メモリの需要が急増している。メモリとしての性能を確保しつつ、携帯機器に用いるために、不揮発性記憶素子の高集積化は高まる一方である。このような高集積化に対応するために、素子分離法として、トレンチ分離（ＳＴＩ）が用いられる。
【０００３】
トレンチ分離は、シリコン基板に深さ１μｍ以下の比較的浅い溝（トレンチ）を形成後、その溝を酸化膜などの絶縁物で埋め戻すことによって素子分離領域を形成する素子分離法である。この方法はフィールド酸化のような熱酸化を行なう必要がないので、素子領域への酸化膜の食い込み（バーズピーク）がほとんど発生せず、微細化によって設計ルールがスケーリングされても、ほぼマスク寸法どおりに素子分離を形成することができる。
【０００４】
図５は、従来の不揮発性半導体記憶装置１００におけるトンレチ分離領域の構造および形成方法を示す。まず、図５（ａ）に示すように、シリコン基板１０１上に、厚さ１０ｎｍの第１のシリコン酸化膜１０２と、６０ｎｍの第１の非晶質シリコン膜１０３と、シリコン内とライド膜１０４と、第２のシリコン酸化膜１０５を順次堆積し、通常の光蝕刻法によりフォトレジスト（不図示）を所望のパターンに加工する。フォトレジストをマスクにして、ＲＩＥ（reactive ion etching）により、第２のシリコン酸化膜１０５とシリコンナイトライド膜１０４を加工する。Ｏ₂プラズマ中にシリコン基板をさらしてフォトレジストを除去し、第２シリコン酸化膜１０５をマスクにして、非晶質シリコン膜１０３、第１シリコン酸化膜１０２、シリコン基板１０１を加工してシリコン基板中にトレンチを形成する。
【０００５】
次に図５（ｂ）に示すように、Ｏ₂雰囲気、１０００℃で加熱し、厚さ６ｎｍの第３シリコン酸化膜１０６をトレンチ内壁に沿って形成する。さらに、ＧＤＰ（high density plasma）法により、第４シリコン酸化膜１０７を堆積し、ＣＭＰ（chemical mechanical polish）で第４シリコン酸化膜１０７を平坦化して、９００℃の窒素雰囲気中で加熱する。
【０００６】
ＮＨ₄Ｆ溶液に浸漬した後、１５０℃の燐酸処理により、シリコンナイトライド膜１０４を除去し、減圧ＣＶＤ法により、リン（Ｐ）が添加された第２の非晶質シリコン膜１０８を１００ｎｍ堆積する。
【０００７】
【発明が解決しようとする課題】
図５において、第１のシリコン酸化膜１０２は、トレンチ分離領域で区画される素子領域（不図示）のゲート酸化膜として機能する。図５に示す従来のトレンチ分離構造では、トレンチ内がシリコン酸化膜で充填されているため、後の熱工程での応力変化が大きい。具体的には、シリコン基板１０１と、埋設酸化膜１０７の熱膨張係数の相違による応力が生じ、これが第１シリコン酸化膜１０２に影響して、第１シリコン酸化膜１０２の膜質が劣化する。結果として、ゲート酸化膜として機能する第１シリコン酸化膜１０２中に、応力による結晶欠陥が発生し、電位トラップが増大する。
【０００８】
電子トラップは、しきい値電圧の上昇を引き起こし、半導体記憶装置の動作の信頼性を損なう。不揮発性半導体記憶装置では、図６（ａ）に示すように、書き込み／消去の繰り返しによって、しきい値電圧Ｖthが上昇してしまうことが知られており、これ以外の要因によるしきい値電圧の上昇は極力抑えるべきである。
【０００９】
しかし、図６（ｂ）に示すように、応力下でのストレス時間が長くなるほど、電子トラップが増大し、ゲート電圧の変化（ΔＶge）が顕著になる。電子トラップに起因する電圧変化（ΔＶge）と、しきい値電圧の変化（ΔＶth）の間には、図６（ｃ）に示すように相関関係がある。このことから、不揮発性半導体記憶装置においては、第１シリコン酸化膜（ゲート酸化膜）に働く応力を極力小さくして、電子トラップを少なくすることが望まれる。
【００１０】
そこで、本発明は上記の問題に鑑み、素子領域にかかる応力を極力抑えて、ゲート酸化膜（第１シリコン酸化膜）中の電子トラップを低減するトレンチ分離構造を有する半導体記憶装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置では、素子領域を分離するためのトレンチ分離を、基板表面に近い第１領域と、基板表面から遠い（すなわち比較的深い）第２領域により構成し、第１領域を絶縁膜で完全に充填し、第２領域に空洞を設ける。
【００１２】
より具体的には、本発明の半導体記憶装置は、基板と、基板上に形成される素子領域と、素子領域を区画する素子分離領域を有し、素子分離領域は、断面形状が屈曲したトレンチ溝を含む。トレンチ溝は、少なくとも基板表面側の第１領域と、この第１領域から深さ方向に延びる第２領域とを含む。トレンチ溝の第１領域は絶縁膜で充填されており、第２領域に空洞を有する。第１領域は、基板表面に近いため、ボイドが存在しないように完全に絶縁膜を埋設して絶縁性を確保し、基板上の配線のショートを防止する。一方、深い部分にある第２領域に空洞を形成することにより、基板と埋設絶縁膜との熱膨張係数の相違から生じる応力を解消する。これにより、素子領域に応力に起因する悪影響が及ぶことを防止できる。
【００１３】
トレンチ溝の断面形状は、階段形状、あるいはテーパ状のくびれ部を有する２段階以上の屈曲形状とする。
【００１４】
第１領域の深さは、素子間、および基板上の配線との間の絶縁性を確保するために、基板表面から２０ｎｍ〜２００ｎｍ程度であるのが好ましい。
【００１５】
第２領域の深さは、第２領域内部に形成される空洞で応力を十分に吸収するために３０ｎｍ〜３００ｎｍ程度であるのが好ましい。
【００１６】
本発明のその他の特徴および効果は、以下の詳細な説明により一層明確になるものである。
【００１７】
【発明の実施の形態】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体記憶装置の素子分離領域１０の断面図である。半導体記憶装置は、シリコン基板１１と、シリコン基板上に形成される素子領域（不図示）と、素子領域を区画する素子分離領域１０を有し、素子分離領域１０は、断面形状がステップ状に屈曲したトレンチ溝２３を有する。トレンチ溝２３は、基板１１の表面側に位置する第１領域２１と、第１領域２１から深さ方向に伸びる第２領域２２を含む。トレンチ溝の第１領域２１は、シリコン酸化膜１６、１８で充填され、第１領域よりも深い位置にある第２領域２２は、空洞２５を有する。
【００１８】
空洞２５は、シリコン基板１１と、第１領域２１内に充填されたシリコン酸化膜１６、１８との間の応力を緩和するためのものである。基板表面に近い側の第１領域には、酸化シリコン膜１６、１８が隙間なく埋設されているため、基板表面近傍に形成される素子領域の活性領域を区画するための絶縁性に影響がでたり、基板上に形成される配線がショートすることはない。基板表面に影響を与えない深さに空洞部分２５を有することにより、素子間の絶縁性を維持しつつ、シリコン基板１１と、トレンチ内に充填される酸化膜１６、１８との熱膨張係数の相違に起因する応力を効果的に緩和することができる。
【００１９】
第１実施形態においては、トレンチ溝２３の第１領域の深さは基板１１の表面から約１００ｎｍ、第２領域の深さは、基板１１の表面から約２５０ｎｍあるいはそれ以上の深さである。
【００２０】
なお、図１の例では、シリコン基板１１の表面に、第１のシリコン酸化膜１２、第１の非晶質シリコン膜１３、第２の非晶質シリコン膜２７を有する。基板１１の表面に形成された第１シリコン酸化膜１２は、図示はしないが、素子領域において上部に堆積されるゲート電極膜とともに加工されて、ゲート酸化膜として用いられる。図１のトレンチ分離構造を採用することによって、熱処理工程において応力が空洞２５に吸収されるので、応力に起因する第１シリコン酸化膜１２中の結晶欠陥が防止される。したがって、電子トラップを効果的に低減し、活性領域のしきい値電圧の上昇を効果的に防止できる。
【００２１】
図２は、図１に示すトレンチ分離構造の形成方法を示す図である。
【００２２】
（イ）まず、図２（ａ）に示すように、シリコン基板１１上に、７５０℃のＯ₂雰囲気中で、厚さ約１０ｎｍの第１のシリコン酸化膜１２を堆積する。次に、厚さ約６０ｎｍの第１非晶質シリコン膜１３と、厚さ約７０ｎｍのシリコンナイトライド膜１４と、厚さ約２３０ｎｍの第２のシリコン酸化膜１５をＣＶＤ（chemical vapor deposition）によりそれぞれ堆積する。次に、通常の光蝕刻法によりフォトレジスト（不図示）を所定のパターンに加工し、それをマスクとしてＲＩＥにより第２のシリコン酸化膜１５およびシリコンナイトライド膜１４を加工する。Ｏ₂プラズマ中にシリコン基板１１全体をさらして、フォトレジストを除去する。そして、第２のシリコン酸化膜１５をマスクとして、非晶質シリコン膜１３、第１のシリコン酸化膜１２、およびシリコン基盤１１を加工して、シリコン基板１１の表面から深さ１００ｎｍの溝２１を形成する。この溝２１は、トレンチ溝の第１領域となる。
【００２３】
（ロ）次に、図２（ｂ）に示すように、ＣＶＤにより溝２１内に第５のシリコン酸化膜１６を１００ｎｍ堆積し、底面をＲＩＥでエッチングして、シリコン基板１１の表面を露出させる。この第５シリコン酸化膜１６は、スペーサとして使用される。
【００２４】
（ハ）次に、図２（ｃ）に示すように、第２シリコン酸化膜１５および第５シリコン酸化膜（スペーサ）１６をマスクとして、再度シリコン基板１１を加工して、トレンチ溝の第２領域２３を形成する。第２領域の深さは、シリコン基板１１の表面から２５０ｎｍ以上とするのが好ましい。その後、Ｏ₂雰囲気、１０００℃で加熱し、厚さ６ｎｍの第３シリコン酸化膜１７をトレンチ溝の第２領域の内壁に沿って形成する。
【００２５】
（ニ）次に、図２（ｄ）に示すように、ＨＤＰ（high density plasma）法により、第４シリコン酸化膜１８を厚さ６００ｎｍまで堆積する。このとき、第２領域２２の内部に空洞２５が形成される。これは、トレンチ溝２３の第２領域の入り口が第１領域２１の底面に比べて狭くなっており、かつ第２領域が深さ方向に延びることから、第２領域２２内部に酸化膜材料が入り込まずに空洞２５が残されるためである。第１実施形態では、第２領域２２の内部に空洞２５を形成するために、第２領域２２の深さをシリコン基板１１の表面から２５０ｎｍとするが、これ以上の深さでもよく、また、第１シリコン酸化膜１２に応力が影響しない限り、２５０ｎｍよりも浅くすることも可能である。
【００２６】
次に、第４シリコン酸化膜１８の表面を、第２シリコン膜１５とともにＣＭＰにより平坦化し、９００℃の窒素雰囲気中で加熱する。ＮＨ₄Ｆ溶液に浸漬した後、１５０℃のリン酸処理によりシリコンナイトライド膜１４を除去し、露出した第１非晶質シリコン膜１３および平坦化された第４シリコン酸化膜１８の上に、リンが添加された第２の非晶質シリコン膜２７を減圧ＣＶＤにより１００ｎｍ堆積すると、図１に示す半導体記憶装置の素子分離領域が完成する。
【００２７】
なお、トレンチ溝の第２領域を形成するためのスペーサとしての第５シリコン酸化膜１６は、ＣＶＤに限定されず、たとえばＳＯＧ膜などによっても形成できる。
【００２８】
このように、素子分離領域のトレンチ溝を２段階に形成し、基板表面に近い側の第１領域を絶縁膜（シリコン酸化膜）で完全に充填し、基板表面から遠い第２領域に空洞を形成することによって、基板表面に形成される第１シリコン酸化膜１２に悪影響を及ぼす応力の発生を防止することが可能になる。結果として、第１シリコン酸化膜１２中の結晶欠陥による電子トラップを低減し、半導体記憶装置の動作の信頼性を維持することができる。
【００２９】
図３は、応力と電子トラップによるゲート電圧の変化量の差Δ｜ΔＶge｜との関係を、本発明の第１実施形態のトレンチ分離構造を有する半導体記憶装置と、従来のトレンチ分離構造の半導体記憶装置とを比較して示すグラフである。グラフ中、横軸は第１シリコン酸化膜（ゲート酸化膜）に働く応力を、縦軸は、応力が０のときのゲート電圧変化ΔＶｇｅと、応力が印加されたときのゲート電圧変化ΔＶｇｅとの差を示す。図３に示すように、第１シリコン酸化膜（ゲート酸化膜）に働く応力の増大につれて、ゲート電圧の変化量の割合が大きくなり、これを補償するためにしきい値電圧が高くなる。したがって、応力を低減することによって、ゲート電圧の低下を防止し、しきい値電圧の上昇を防止することが可能になる。
【００３０】
図１、２に示す本発明の第１実施形態の半導体記憶装置では、従来の半導体記憶装置に比べ、第１シリコン酸化膜に働く応力が３０ＭＰａ程度、低減することができる。応力を３０ＭＰａ低減することによって、ゲート電圧の変化量ΔＶgeを１０ｍＶ程度低減できることがわかる。ゲート電圧の変化量を低減することによって、半導体記憶装置の動作の信頼性を維持することが可能になる。
【００３１】
＜第２実施形態＞
図４は、本発明の第２実施形態に係る半導体記憶装置のトレンチ分離構造の作製方法を示す図である。第１実施形態では断面が階段形状のトレンチ溝を形成していたが、第２実施形態では、テーバ状に狭まった第１領域３１の低部をくびれ部として、さらに中央部が膨らんだ第２領域３２が深さ方向に延びるトレンチ溝３３を有する。第１２実施形態と同様に、基板表面に近い第１領域３１は絶縁膜（シリコン酸化膜）４７で充填され、基板表面から離れて位置する第２領域３２は内部に空洞４９を有する。この構造によって達成される効果は第１実施形態と同様である。すなわち、空洞４９でシリコン基板４１とシリコン酸化膜４７との間の熱膨張係数の相違に起因する応力を吸収することによって、第１シリコン酸化膜４２に生じる結晶欠陥や電子トラップを低減することができる。
【００３２】
図４に示すトレンチ分離領域の作製手順は以下のとおりである。
【００３３】
（イ）まず、図４（ａ）に示すように、シリコン基板４１上に、７５０℃のＯ₂雰囲気中で、厚さ約１０ｎｍの第１のシリコン酸化膜４２を堆積する。次に、厚さ約６０ｎｍの第１非晶質シリコン膜４３と、厚さ約７０ｎｍのシリコンナイトライド膜４４と、厚さ約２３０ｎｍの第２のシリコン酸化膜４５をＣＶＤ（chemical vapor deposition）によりそれぞれ堆積する。次に、通常の光蝕刻法によりフォトレジスト（不図示）を所定のパターンに加工し、それをマスクとしてＲＩＥにより第２のシリコン酸化膜１５およびシリコンナイトライド膜１４を加工する。Ｏ₂プラズマ中にシリコン基板１１全体をさらして、フォトレジストを除去する。そして、第２のシリコン酸化膜１５をマスクとして、非晶質シリコン膜１３、第１のシリコン酸化膜１２、およびシリコン基盤１１を加工して、シリコン基板１１の表面から深さ３００ｎｍ程度の断面形状が屈曲したトレンチ溝３３を形成する。
【００３４】
このとき、溝の深さが１００ｎｍ程度までは、エッチングのガス種としてＣｌ₂／Ｏ₂またはＣｌ₂／ＨＢｒ／Ｏ₂を使用し、それ以降は、ＨＢｒ／Ｏ₂／ＳＦ_６またはＨＢｒ／Ｏ₂／ＮＦ_３／ＳＦ_６を使用することにより、図４（ａ）に示す形状に加工することができる。
【００３５】
（ロ）次に、図４（ｂ）に示すように、Ｏ₂雰囲気、１０００℃で加熱し、膜厚約６ｎｍの第３のシリコン酸化膜４６を形成する。
【００３６】
（ハ）次に、図４（ｃ）に示すように、ＨＤＰ（high density plasma）法により、厚さ６００ｎｍの第４のシリコン酸化膜４７を堆積する。このとき、トレンチ溝の第１領域と第２領域との間のくびれ部により、第２領域内に空洞４９が形成される。
【００３７】
（ニ）最後に、ＣＭＰにより、第４シリコン酸化膜４７を第２シリコン酸化膜４５とともに平坦化し、９００℃の窒素雰囲気中で加熱する。ＮＨ₄Ｆ溶液に浸漬した後、１５０℃のリン酸処理によりシリコンナイトライド膜４４を除去し、減圧ＣＶＤ法により、リンが添加された第２の非晶質シリコン膜４８を第４シリコン酸化膜４７および第１非晶質シリコン膜４３上に堆積する。
【００３８】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、ＳＴＩの一部を空洞にすることで、素子部分にかかるストレスを緩和し、第１シリコン酸化膜中の電子トラップを低減できる。結果として、半導体記憶装置の動作の信頼性を向上できる。
【００３９】
さらに、派生的な効果として、トレンチ溝を２段階あるいはそれ以上の構成とし、表面側の領域だけを絶縁膜で埋め込み、深い領域に空洞を残すことによって、埋め込みのアスペクトを緩和できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる半導体記憶装置のトレンチ分離構造を示す図である。
【図２】図１に示すトレンチ分離構造の製造工程を示す図である。
【図３】基板上のシリコン酸化膜に働く応力と、電子トラップによるゲート電圧の変化量との関係を示すグラフである。
【図４】本発明の第２実施形態にかかる半導体記憶装置のトレンチ分離構造を示す図である。
【図５】従来の半導体記憶装置のトレンチ分離構造を示す図である。
【図６】一般的な不揮発性半導体記憶装置の特性を表わす図であり、図６（ａ）は書込み／消去回数の増大に伴うしきい値電圧の上昇を、図６（ｂ）はストレス時間と、応力に起因する電子トラップの関係を、図６（ｃ）は電子トラップに起因するゲート電圧の変化量としきい値電圧の関係を示すグラフである。
【符号の説明】
１１、４１、１０１シリコン基板
１２、４２、１０２第１シリコン酸化膜
１３、４３、１０３第１非晶質シリコン膜
１４、４４、１０４シリコンナイトライド膜
１５、４５、１０５第２シリコン酸化膜
１６第５シリコン酸化膜
１７、４６、１０６第３シリコン酸化膜
１８、４７、１０７第４シリコン酸化膜
２７、４８、１０８第２非晶質シリコン膜
２１、３１トレンチ溝第１領域
２２、３２トレンチ溝第２領域
２３、３３トレンチ溝

Claims

半導体基板上に第１のシリコン酸化膜および非晶質シリコン膜を順次形成する工程と、
Ｃｌ₂およびＯ₂を有するガスを用いて前記非晶質シリコン膜、前記第１のシリコン酸化膜、前記半導体基板をエッチングし、第１の溝領域を形成する工程と、
前記エッチングに引き続き、ＨＢｒ、Ｏ₂、ＳＦ₆を有するガスを用いて前記半導体基板をエッチングし、前記第１の溝領域の下方に第２の溝領域を形成する工程と、
前記第２の溝領域に空洞を有するよう前記第１および前記第２の溝領域に第２のシリコン酸化膜を埋め込む工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。