KR100803223B1 - 보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그제조 방법 - Google Patents

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이종진
김원주
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Abstract

읽기 동작의 장애를 줄이고, 단채널 효과를 개선시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 반도체 소자에 따르면, 반도체 기판은 몸체 및 상기 몸체로부터 각각 돌출된 한 쌍의 핀들을 포함한다. 내부 스페이서 절연막들은 한 쌍의 핀들 사이의 입구 폭을 줄이도록, 한 쌍의 핀들의 상부에 형성되고 서로 이격된다. 게이트 전극은 내부 스페이서 절연막들 반대편의 한 쌍의 핀들의 외측면들의 일부분을 덮고 내부 스페이서 절연막들 상을 가로질러 신장하고, 한 쌍의 핀들 사이에 보이드를 한정한다. 그리고, 게이트 절연막들은 게이트 전극 및 상기 한 쌍의 핀들 사이에 개재된다.

Description

보이드가 한정된 한 쌍의 핀들을 갖는 반도체 소자 및 그 제조 방법{Semiconductor device having a pair of fins between which a void is defined and method of fabricating the same}
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 특히 핀-타입 채널 영역을 구비하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높이기 위한 방법이 연구되고 있다. 예를 들어, 핀-펫(Fin-FET)을 이용하여 집적도를 높인 반도체 소자는 채널 면적을 넓혀서 동작 속도를 높일 수 있고, 동시에 핀의 폭을 감소시켜 집적도를 높일 수 있다. 나아가, 실리콘-온-절연체(silicon-on-insulator; SOI) 기판을 이용한 핀-펫은 단채널 효과를 더욱 개선시킬 수 있는 것으로 기대되고 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호는 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호는 SOI 기판을 이용한 핀-펫에 대해서 개시하고 있다.
하지만, SOI 기판은 매우 비싸다는 단점이 있어서, 벌크 반도체 기판을 이용하여 SOI 기판과 유사한 특성을 갖는 핀-펫 또는 핀 메모리 셀을 형성하고자 하는 시도가 행해지고 있다. 하지만, 이 경우에도, 반도체 소자의 집적도가 더욱 증가함에 따라서 핀들 사이의 간격이 더욱 가까워지고, 그 결과 근접한 핀들 사이에서 읽기 동작의 장애가 일어날 수 있다. 나아가, SOI 기판을 이용하는 경우에도, 절연체의 유전 특성 정도에 따라서 단채널 효과, 예컨대 DIBL(drain induced barrier lowering)이 문제될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 읽기 동작의 장애를 줄이고, 단채널 효과를 개선시킬 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 읽기 동작의 장애를 줄이고 단채널 효과를 개선시킬 수 있는 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자는, 반도체 기판, 내부 스페이서 절연막들, 게이트 전극을 포함한다. 상기 반도체 기판은 한 쌍의 핀들을 포함한다. 상기 내부 스페이서 절연막들은 상기 한 쌍의 핀들 사이의 입구 폭을 줄이도록, 상기 한 쌍의 핀들의 상부에 형성되고 서로 이격된다. 상기 게이트 전극은 상기 내부 스페이서 절연막들 반대편의 상기 한 쌍의 핀들의 외측면들의 일부분을 덮고 상기 내부 스페이서 절연막들 상을 가로질러 신장하고, 상기 한 쌍의 핀들 사이에 보이드를 한정한다.
상기 본 발명의 일 측면에 따르면, 상기 반도체 소자는 상기 한 쌍의 핀들의 상면 및 상기 게이트 전극 사이에 개재된 상부 스페이서 절연막들을 더 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 반도체 소자는 상기 게이트 절연 막들을 덮는 스토리지 노드막들; 및/또는 상기 스토리지 노드막 및 상기 게이트 전극 사이에 개재되고, 상기 내부 스페이서 절연막들을 가로질러 신장하는 블로킹 절연막을 더 포함할 수 있다. 그리고, 상기 보이드는 상기 블로킹 절연막에 의해 더 한정 될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 반도체 기판을 식각하여, 몸체 및 상기 몸체로부터 각각 돌출된 한 쌍의 핀들을 한정한다. 상기 한 쌍의 핀들 사이의 입구 폭을 줄이도록 상기 한 쌍의 핀들 상부에 형성되고 서로 이격된 내부 스페이서 절연막들을 형성한다. 상기 내부 스페이서 절연막들 반대편의 한 쌍의 핀들의 외측면들의 일부분을 덮는 게이트 절연막들을 형성한다. 그리고, 상기 게이트 절연막들을 덮고 상기 내부 스페이서 절연막들 상을 가로질러 신장하고, 상기 한 쌍의 핀들 사이에 보이드를 한정하는 게이트 전극을 형성한다.
상기 본 발명의 일 측면에 따르면, 상기 내부 스페이서 절연막들을 형성하는 단계는, 상기 한 쌍의 핀들 사이에 상기 한 쌍의 핀들의 상부를 노출하도록 매립 절연막을 형성하는 단계; 상기 매립 절연막 및 상기 한 쌍의 핀들의 상부를 덮는 절연층을 형성하는 단계; 및 상기 절연층을 이방성 식각하여, 상기 한 쌍의 핀들의 상부에 내부 스페이서 절연막들을 형성하는 단계를 포함할 수 있다. 나아가, 상기 게이트 절연막을 형성하기 전에, 상기 내부 스페이서 절연막들 사이의 공간을 통해서 상기 매립 절연막을 식각할 수 있다.
본 발명에 따른 반도체 소자는, SOV 구조를 갖고, 개선된 단채널 효과를 갖는다. 예를 들어, 오프-전류 및 접합 누설 전류가 감소되고, 온-전류가 증가되고, DIBL 값이 낮아질 수 있다. 그럼에도 불구하고, 몸체에 전압을 인가함으로써 핀들에 바디-바이어스를 인가할 수 있는 장점은 유지된다.
또한, 본 발명에 따른 반도체 소자는, 종래의 SOI 구조보다 읽기 동작의 장애를 줄일 수 있어 높은 읽기 신뢰성을 가질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 1을 참조하면, 반도체 소자는 반도체 기판(110), 게이트 절연막(165) 및 게이트 전극(170)을 포함한다. 게이트 전극(170)을 제어함으로써, 반도체 기판(110)을 통한 전류의 흐름을 제어할 수 있다. 따라서, 이 실시예의 반도체 소자는 스위칭 소자로 이용될 수 있고, 예컨대 트랜지스터로 불릴 수도 있다. 이하에서는 보다 구체적으로 반도체 소자의 구성을 설명한다.
반도체 기판(110)은 몸체(102) 및 한 쌍의 핀들(105a, 105b)을 포함한다. 예 를 들어, 핀들(105a, 105b)은 몸체(102)로부터 상향 돌출되고 이격되게 배치될 수 있다. 예를 들어, 반도체 기판(110)은 벌크 반도체 웨이퍼, 예컨대 벌크 실리콘 웨이퍼, 벌크 실리콘-게르마늄 웨이퍼를 식각하여 형성될 수 있다. 즉, 핀들(105a, 105b)은 몸체(102)와 같은 물질로 형성될 수 있다. 다른 예로, 핀들(105a, 105b)은 몸체(102) 상의 반도체 에피층으로 한정될 수도 있다.
핀들(105a, 105b)의 상부에는 내부 스페이서 절연막들(155)이 제공된다. 예를 들어, 내부 스페이서 절연막들(155)은 핀들(105a, 105b) 사이의 입구 폭을 줄이도록 핀들(105a, 105b)의 상부로부터 서로 근접하는 방향으로 신장한다. 하지만, 내부 스페이서 절연막들(155)은 핀들(105a, 105b) 사이의 입구를 바로 막지 않도록 서로 이격된다. 따라서, 내부 스페이서 절연막들(155) 아래의 공간은 비어 있으므로, 따라서 내부 스페이서 절연막들(155) 사이의 공간, 즉 핀들(105a, 105b) 사이의 입구를 막음으로써, 핀들(105a, 105b) 사이에 보이드(160)가 한정할 수 있다.
내부 스페이서 절연막들(155)의 이격 거리는 후술하는 바와 같이 핀들(105a, 105b)의 입구를 용이하게 막을 수 있도록 충분히 작은 것이 바람직하다. 하지만, 내부 스페이서 절연막들(155) 사이로 식각액이 침투해야 하므로, 내부 스페이서 절연막들(155)은 서로 직접 연결되지 않는다.
게이트 전극(170)은 핀들(105a, 105b)의 외측면들의 일부분을 덮고 내부 스페이서 절연막들(155)을 가로질러 신장한다. 이에 따라, 보이드(160)는 게이트 전극(170) 아래의 핀들(105a, 105b) 사이에 한정될 수 있다. 핀들(105a, 105b)의 외측면은 내부 스페이서 절연막들(155)의 반대편의 측면을 지칭하고, 핀들(105a, 105b)의 내측면은 내부 스페이서 절연막들(155)이 있는 측면을 지칭한다.
예를 들어, 게이트 전극(170)은 내부 스페이서 절연막들(155) 사이의 공간을 직접 막도록, 내부 스페이서 절연막들(155) 바로 위에 형성될 수 있다. 이 경우, 보이드(160)는 게이트 전극(170) 및 내부 스페이서 절연막들(155) 아래의 핀들(105a, 105b) 사이에 한정될 수 있다.
게이트 절연막들(165)은 게이트 전극(170) 및 핀들(105a, 105b)의 사이에 개재된다. 하지만, 이 실시예의 변형된 예에서, 게이트 절연막들(165)은 핀들(105a, 105b)의 외측면에서 내부 스페이서 절연막들(155)을 가로질러 신장하여 연결되도록 형성될 수도 있다. 이 경우, 내부 스페이서 절연막들(155) 사이의 공간은 게이트 절연막들(165)에 의해 막히고, 게이트 전극(170)은 이러한 게이트 절연막들(165) 상에 형성될 수 있다.
이 실시예의 다른 변형된 예에서, 내부 스페이서 절연막들(155) 및 게이트 전극(170) 사이에, 내부 스페이서 절연막들(155) 사이의 공간을 막는 다른 절연막(미도시) 더 개재될 수도 있다. 따라서, 보이드(160)는 게이트 전극(170)에 의해서 한정될 뿐만 아니라, 게이트 절연막(165) 및/또는 다른 절연막들에 의해서 더 한정될 수도 있다.
게이트 전극(170)은 몸체(102)와 절연된다. 예를 들어, 소자분리막(130)은 핀들(105a, 105b)의 외측면 하부를 덮도록 형성되고, 게이트 전극(170) 및 몸체(102) 사이에 개재될 수 있다. 이 경우, 게이트 절연막들(165)은 소자분리막(130)으로부터 노출된 핀들(105a, 105b)의 상부를 덮도록 형성된다. 소자분리 막(130)의 높이는 적절하게 선택될 수 있고, 이에 따라 핀들(105a, 105b)의 상부 및 하부의 높이가 조절될 수 있다.
핀들(105a, 105b)의 상면 및 게이트 전극(170) 사이에는 상부 스페이서 절연막들(135)이 개재될 수 있다. 상부 스페이서 절연막들(135)은 핀들(105a, 105b)의 폭을 제어하기 위해 제공될 수 있다. 나아가, 상부 스페이서 절연막들(135) 및 핀들(105a, 105b)의 상면 사이에는 패드 절연막(115)이 더 개재될 수 있다. 패드 절연막(115)은 상부 스페이서 절연막들(135) 및 핀들(105a, 105b) 사이의 스트레스를 완화시키기 위해 개재될 수 있다. 하지만, 이 실시예의 변형된 예에서, 상부 스페이서 절연막들(135) 및/또는 패드 절연막(115)은 생략되거나 다른 적절한 구조로 대체될 수 있다.
보이드(160) 내부의 핀들(105a, 105b)의 내측면 표면상에는 보호막(145)이 구비될 수 있다. 보호막(145)은 핀들(105a, 105b) 및 내부 스페이서 절연막들(155) 사이로 더 신장될 수 있다. 보호막(145) 및 핀들(105a, 105b) 사이에는 버퍼 절연막(143)이 더 제공될 수 있다. 하지만, 이 실시예의 변형된 예에서, 보호막(145) 및/또는 버퍼 절연막(143)은 생략되거나 다른 적절한 구조로 대체될 수 있다.
본 발명의 이 실시예에 따른 반도체 소자에서, 핀들(105a, 105b)은 채널 영역들로 이용될 수 있다. 게이트 전극(170)은 핀들(105a, 105b)을 공통으로 제어할 수 있다. 따라서, 이 실시예의 반도체 소자는 게이트 전극(170)을 공유하는 두 트랜지스터들을 나타낼 수 있다. 이 경우, 핀들(105a, 105b)을 통한 신호의 간섭은 보이드(160)에 의해 크게 감소될 수 있다. 왜냐하면, 보이드(160)는 어느 절연층보 다 낮은 유전 상수를 갖기 때문이다.
또한, 핀들(105a, 105b)에 형성되는 공핍 영역(depletion region)은 제한될 수 있다. 특히, 핀들(105a, 105b)의 폭이 얇을수록 공핍 영역은 더욱 제한될 수 있다. 보다 구체적으로 보면, 공핍 영역은 핀들(105a, 105b)의 폭 방향으로는 보이드(160)의 존재로 인해 매우 제한 될 것이고, 다만 높이 방향을 따라서만 형성될 수 있다. 하지만, 핀들(105a, 105b)의 폭이 작아지면 높이 방향을 따라서 형성된 공핍 영역의 영향은 매우 축소될 것이다.
본 발명의 실시예에 따른 반도체 소자는 SOI(silicon-on-insulator) 구조에 대비해서, SOV(silicon-on-void) 구조를 갖는다. 다만, 이러한 SOV 구조는 수평 방향을 기준으로 한 것이라는 점에서 수직 방향의 SOV 구조와는 대비될 수 있다. 나아가, 본 발명의 실시예에 따른 SOV 구조에서, 핀들(105a, 105b)은 몸체(102)로부터 완전히 플로팅 되지는 않는다.
이러한 SOV 구조는, 공핍 영역의 확장에 의해서 발생할 수 있는 단채널 효과의 개선에 기여할 수 있다. 예를 들어, 오프-전류 및 접합 누설 전류가 감소되고, DIBL(drain induced barrier lowering) 효과가 개선될 수 있다. 그럼에도 불구하고, 몸체(102)에 전압을 인가함으로써 핀들(105a, 105b)에 바디-바이어스를 인가할 수 있는 장점은 유지된다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다. 예를 들어, 도 2 내지 도 10은 도 1의 반도체 소자를 제조하기 위한 방법을 예시적으로 보여준다.
도 2를 참조하면, 반도체 기판(110) 내에 적어도 한 쌍의 제 1 트렌치들(125)을 형성한다. 예를 들어, 반도체 기판(110) 상에 하드 마스크막(120)을 형성한다. 이어서, 하드 마스크막(120)을 식각 마스크로 하여 반도체 기판(110)의 노출된 부분을 식각하여 제 1 트렌치들(153)을 형성할 수 있다. 선택적으로, 하드 마스크막(120)을 형성하기 전에 패드 절연막(115)을 형성할 수 있다. 예를 들어, 하드 마스크막(120)은 반도체 기판(110)에 대해서 식각 선택비를 갖도록 질화막을 포함하고, 패드 절연막(115)은 산화막을 포함할 수 있다.
도 3을 참조하면, 제 1 트렌치들(125)을 매립하는 소자분리막(130)을 형성한다. 예를 들어, 제 1 트렌치들(125)을 충분히 매립하도록 소자분리막(130)을 형성하고 하드 마스크막(120)이 노출될 때까지 소자분리막(130)을 평탄화한다. 이에 따라, 소자분리막(130)은 제 1 트렌치들(125)을 매립하고 반도체 기판(110) 상으로 돌출된다. 예를 들어, 소자분리막(130)은 산화막을 포함할 수 있다.
도 4를 참조하면, 하드 마스크막(120)을 제거하고, 반도체 기판(110) 상으로 돌출된 소자분리막(130)의 측벽에 상부 스페이서 절연막들(135)을 형성한다. 상부 스페이서 절연막들(135)은 그 사이에 반도체 기판(110)의 일부분을 노출하도록 그 폭을 제어한다. 예를 들어, 상부 스페이서 절연막들(135)은 소정의 절연층을 증착한 후 이를 이방성 식각함으로써 형성할 수 있다. 이에 따라, 패드 절연막(115)은 상부 스페이서 절연막들(135) 및 반도체 기판(110) 사이에 잔류한다. 하지만, 이 실시예의 변형된 예에서, 하드 마스크막(120) 제거 시, 패드 절연막(115)이 제거될 수도 있다. 예를 들어, 상부 스페이서 절연막들(135)은 반도체 기판(110)에 대해서 식각 선택비를 갖도록 질화막을 포함할 수 있다.
도 5를 참조하면, 상부 스페이서 절연막들(135)을 식각 마스크로 하여, 상부 스페이서 졀연막들(135)로부터 노출된 반도체 기판(110)을 식각하여 제 2 트렌치(140)를 형성한다. 이에 따라, 반도체 기판(110)의 몸체(102) 상에 돌출된 한 쌍의 핀들(105a, 105b)이 한정된다. 제 1 및 제 2 트렌치들(125, 140)은 동일한 깊이 또는 서로 다른 깊이를 가질 수 있다.
상부 스페이서 절연막들(135)은 핀들(105a, 105b)의 폭을 한정할 수 있다. 즉, 상부 스페이서 절연막들(135)을 이용함으로써, 포토리소그래피를 이용한 경우보다 핀들(105a, 105b)의 폭을 감소시킬 수 있다. 하지만, 핀들(105a, 105b)의 형성 방법이 이러한 예에 의해서 제한되는 것은 아니다.
이 실시예의 변형된 예에서, 핀들(105a, 105b)은 상부 스페이서 절연막들(135)을 형성하지 않고, 포토리소그래피 및 식각 방법에 의해서 제 1 및 제 2 트렌치들(125, 140)을 형성함으로써 몸체(102) 상에 한정할 수도 있다.
도 6을 참조하면, 핀들(105a, 105b) 사이의 제 2 트렌치(140)를 매립하도록 매립 절연막(150)을 형성한다. 예를 들어, 매립 절연막(150)은 산화막을 포함할 수 있고, 다만 매립 절연막(150)은 소자분리막(130)보다 식각 속도가 크도록 그 밀도가 적절하게 선택될 수 있다. 선택적으로, 매립 절연막(150)의 형성 전에, 버퍼 절연막(143) 및 보호막(145)을 형성할 수 있다. 예를 들어, 버퍼 절연막(143)은 핀들(105a, 105b)의 표면을 산화시켜 형성하고, 보호막(145)은 화학기상증착(CVD)법으로 형성할 수 있다. 보호막(145)은 소자분리막(130) 및 매립 절연막(150)에 대해 서 식각 선택비를 갖도록 질화막을 포함할 수 있고, 버퍼 절연막(143)은 산화막을 포함할 수 있다.
도 7을 참조하면, 매립 절연막(150)을 소정 깊이 만큼 식각하여 핀들(105a, 105b)의 상부를 노출한다. 이 경우, 보호막(145)은 패드 절연막(115) 및 소자분리막(130)이 식각되는 것을 막아줄 수 있다.
하지만, 이 실시예의 변형된 예에서 보호막(145) 및 패드 절연막(115)은 생략될 수도 있다. 이 경우, 매립 절연막(150)의 식각 시에, 소자분리막(130)도 식각될 수 있다. 하지만, 매립 절연막(150) 보다 소자분리막(130)의 밀도를 높게 선정함으로써, 소자분리막(130)의 식각 속도를 매립 절연막(150) 보다 크게 낮출 수 있다.
도 8을 참조하면, 핀들(105a, 105b)의 내측면 상부에서 제 2 트렌치(140)의 가운데 방향으로 신장하고 서로 이격된 내부 스페이서 절연막들(155)을 형성한다. 예를 들어, 매립 절연막(150) 및 핀들(105a, 105b)의 상부를 덮는 절연층, 예컨대 질화막을 형성하고, 이를 이방성 식각함으로써, 내부 스페이서 절연막들(155)을 형성할 수 있다.
내부 스페이서 절연막들(155)은 핀들(105a, 105b) 사이의 입구 폭을 크게 감소시킬 수 있다. 내부 스페이서 절연막들(155) 사이의 공간, 즉, 핀들(105a, 105b)의 입구는 절연층의 두께를 조절하여 제어할 수 있다. 내부 스페이서 절연막들(155)이 서로 연결되어 핀들(105a, 105b)의 입구를 직접 막지 않기 위해서는, 절연층은 핀들(105a, 105b) 사이의 거리의 반 이하인 것이 바람직하다.
도 9를 참조하면, 내부 스페이서 절연막들(155) 사이의 공간을 통해서 매립 절연막(150)을 식각하여 제거한다. 이에 따라서, 내부 스페이서 절연막들(155) 아래의 핀들(105a, 105b) 사이에 빈 공간이 형성된다. 예를 들어, 내부 스페이서 절연막들(155)의 식각은 습식 식각을 이용할 수 있다. 이 경우, 내부 스페이서 절연막들(155) 사이의 공간은 식각액의 침투를 허용할 수 있어야 한다. 보호막(145)은 식각되지 않고 잔류할 수 있다.
매립 절연막(150)의 식각과 동시에, 소자분리막(130)은 핀들(105a, 105b)의 상부를 노출하도록 소정 깊이만큼 식각될 수 있다. 하지만, 이 실시예의 변형된 예에서, 소자분리막(130)은 매립 절연막(150)의 식각 전 또는 후에 식각될 수도 있다.
도 10을 참조하면, 핀들(105a, 105b)의 외측면 상부를 덮는 게이트 절연막들(165)을 형성한다. 예를 들어, 게이트 절연막들(165)은 핀들(105a, 105b)을 산화시켜 형성할 수 있다. 이어서, 게이트 절연막(165) 상에 게이트 전극(170)을 형성한다. 예를 들어, 게이트 전극(170)은 폴리실리콘, 금속 및/또는 포함하여 형성할 수 있다. 이에 따라, 보이드(160)는 게이트 전극(170) 및 내부 스페이서 절연막들(155) 아래의 핀들(105a, 105b) 사이에 한정될 수 있다.
하지만, 이 실시예의 변형된 예에서, 게이트 절연막들(165)은 화학기상증착(CVD)법에 의해서 형성할 수 있고, 이 경우 게이트 절연막들(165)들은 내부 스페이서 절연막들(155)을 가로질러 신장하고 서로 연결될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 11을 참조하면, 반도체 소자는 반도체 기판(110), 게이트 절연막들(165), 스토리지 노드막들(175), 블로킹 절연막(180) 및 게이트 전극(185)을 포함한다. 이 실시예의 반도체 소자에 따르면, 게이트 전극(185)을 제어함으로써, 스토리지 노드막들(175)에 전하를 저장하거나 또는 저장된 전하를 제거할 수 있다. 따라서, 이 실시예의 반도체 소자는 데이터를 저장할 수 있는 비휘발성 메모리 소자로 이용될 수 있다. 예를 들어, 이 실시예의 반도체 소자는 플래시 메모리 소자로 이용될 수 있다.
이하에서는 보다 구체적으로 이 실시예의 반도체 소자를 설명한다. 이 실시예의 반도체 소자의 일부 구성은 도 1의 반도체 소자의 구성과 유사하고, 두 실시예들에서 따라서 중복된 설명은 생략된다. 예를 들어, 반도체 기판(110), 소자분리막(130), 상부 스페이서 절연막들(135), 내부 스페이서 절연막들(155), 보호막(145) 등의 구성은 도 1의 설명을 참조할 수 있다.
게이트 절연막(165)은 전하의 이동 통로가 된다는 점에서 터널링 절연막으로 불릴 수도 있고, 도 1의 설명을 참조할 수 있다. 게이트 전극(185)은 스토리지 노드막들(175)에 데이터를 저장하거나 소거할 수 있다는 점에서 제어 게이트 전극으로 불릴 수도 있다. 게이트 전극(185)의 구성에 대해서는 도 1의 게이트 전극(170)을 참조할 수 있다.
스토리지 노드막들(175)은 게이트 절연막들(165)을 덮도록 형성될 수 있다. 예를 들어, 스토리지 노드막들(175)은 게이트 절연막들(165)을 덮고 내부 스페이서 절연막들(155)을 덮도록 신장할 수 있다. 이 경우, 게이트 절연막들(165)을 각각 덮고 있는 스토리지 노드막들(175)은 서로 하나로 연결될 수 있다. 따라서, 내부 스페이서 절연막들(155) 사이의 공간은 스토리지 노드막들(175)에 의해서 막힐 수 있다. 이에 따라, 보이드(160)는 게이트 전극(185) 뿐만 아니라 스토리지 노드막들(175)에 의해서 더 한정될 수 있다.
예를 들어, 스토리지 노드막들(175)은 폴리실리콘, 실리콘 또는 금속의 도트, 실리콘 또는 금속의 나노 크리스탈 또는 실리콘 질화막을 포함할 수 있다. 폴리실리콘을 포함하는 스토리지 노드막들(175)은 플로팅 게이트로 이용될 수 있다. 실리콘 또는 금속의 도트, 실리콘 또는 금속의 나노 크리스탈 또는 실리콘 질화막을 포함하는 스토리지 노드막들(175)은 전하 트랩층으로 이용될 수 있다.
블로킹 절연막(180)은 스토리지 노드막들(175) 및 게이트 전극(185) 사이에 개재되고, 내부 스페이서 절연막들(155)을 가로질러 신장한다. 블로킹 절연막(180)은 스토리지 노드막들(175) 및 게이트 전극(185) 사이의 전하의 터널링을 억제하는 역할을 할 수 있다.
이 실시예에 따른 반도체 소자에서, 게이트 전극(185)은 워드 라인의 일부로 이용되고, 핀들(105a, 105b)은 비트 라인의 일부로 이용될 수 있다. 따라서, 핀들(105a, 105b)을 별도의 비트 라인으로 연결하면, 단일 레벨 동작 방식에서도 2 비트의 데이터를 처리할 수 있다. 이 경우, 스토리지 노드막들(175)은 국부적인 전하 트랩층으로 이용되는 것이 바람직하다. 2 비트의 데이터를 처리하는 데 있어서, 핀들(105a, 105b)을 각각 덮고 있는 스토리지 노드막들(175)에 저장된 전하는 서로 반대편 핀들(105a, 105b)의 포텐셜에 영향을 미칠 수 있다.
하지만, 이 실시예에 따른 반도체 소자에서, 핀들(105a, 105b)은 보이드(160)에 의해 이격되어 있기 때문에, 그 유전 커플링(dielectric coupling)이 크게 감소될 수 있다. 왜냐하면, 보이드(160)는 어느 절연층보다 낮은 유전 상수를 갖기 때문이다. 따라서, 핀들(105a, 105b) 사이의 커플링에 의한, 문턱 전압의 변화를 방지할 수 있고, 이에 따라 읽기 장애(reading disturbance) 발생이 억제될 수 있다.
나아가, 이 실시예의 반도체 소자는 도 1에서 설명한 바와 같이, SOV 구조를 가질 수 있고, 그에 따른 효과는 도 1에서 설명한 바와 같다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
이 실시예에 따른 반도체 소자의 제조 방법의 일부 단계는 도 2 내지 도 10의 반도체 소자의 제조 방법을 참조할 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
예를 들어, 도 2 내지 10을 참조하여, 게이트 절연막들(165)의 형성 단계까지 수행한다.
도 12를 참조하면, 게이트 절연막들(165)을 덮는 스토리지 노드막들(175)을 형성한다. 예를 들어, 스토리지 노드막들(175)은 핀들(105a, 105b)을 각각 덮고, 내부 스페이서 절연막들(155)을 가로질러 신장하도록 형성할 수 있다. 이에 따라, 내부 스페이서 절연막들(155) 사이의 공간은 스토리지 노드막들(175)에 의해서 막히고, 보이드(160)가 핀들(105a, 105b) 사이에 한정될 수 있다.
도 13을 참조하면, 스토리지 노드막들(175)을 덮고, 내부 스페이서 절연막들(155)을 가로질러 신장하는 블로킹 절연막(180)을 형성한다. 예를 들어, 블로킹 절연막(80)은 산화막, 질화막, 또는 고유전율막을 화학기상증착법을 이용하여 형성할 수 있다.
이어서, 블로킹 절연막(180)을 덮는 게이트 전극(185)을 형성한다. 게이트 전극(185)은 내부 스페이서 절연막들(155)을 가로질러 신장하고 핀들(105a, 105b)의 외측면의 상부를 덮도록 배치될 수 있다. 이에 따라, 보이드(160)는 게이트 전극(185) 아래에 한정되고, 스토리지 노드막들(175)에 의해서 더 한정될 수 있다. 예를 들어, 게이트 전극(185)은 폴리실리콘, 금속 및/또는 금속 실리사이드을 포함하여 형성할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다. 이 실시예의 반도체 소자는 도 11의 반도체 소자의 변형된 예이다. 따라서, 두 실시예들에서 중복된 설명은 생략하고, 그 차이점만 설명한다.
도 14를 참조하면, 스토리지 노드막들(175a)은 도 11의 스토리지 노드막들(175)과는 달리, 하나로 연결되지 않는다. 핀들(105a, 105b)의 외측면 상부를 덮는 스토리지 노드막들(175a)은 내부 스페이서 절연막들(155a)의 상부를 덮고 있지만, 내부 스페이서 절연막들(155a) 사이의 공간에서 분리될 수 있다. 따라서, 내부 스페이서 절연막들(155a) 사이의 이격 거리는 도 11의 내부 스페이서 절연막들(155)의 이격 거리보다 클 수 있다.
이 실시예의 변형된 예에서, 스토리지 노드막들(175a)은 핀들(105a, 105b)의 외측면을 덮는 스페이서 형태로 형성될 수 있다. 이 경우, 스토리지 노드막들(175a)은 핀들(105a, 105b)에 나란한 형태로 게이트 절연막들(165)을 덮도록 배치될 수 있다.
블로킹 절연막(180a)은 스토리지 노드막들(175a)을 덮고, 내부 스페이서 절연막들(155a)을 가로질러 신장할 수 있다. 따라서, 내부 스페이서 절연막들(155a) 사이의 공간은 블로킹 절연막(180a)에 의해서 막힐 수 있다. 이에 따라 보이드(160)가 블로킹 절연막(180a) 및 내부 스페이서 절연막들(155a) 아래의 핀들(105a, 105b) 사이에 한정될 수 있다.
이 실시예에 따른 반도체 소자에서, 핀들(105a, 105b)을 덮는 스토리지 노드막들(175a)은 서로 독립적인 전하 저장층으로 이용될 수 있다. 따라서, 스토리지 노드막들(175a)을 통한 전하의 이동이 방지될 수 있고, 데이터 판독 에러를 감소시킬 수 있다.
이 실시예에 따른 반도체 소자의 제조 방법은 대부분 도 2 내지 도 10의 반도체 소자의 제조 방법 및 도 12 및 도 13의 반도체 소자의 제조 방법들을 참조할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이고;
도 2 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고;
도 11은 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이고;
도 12 및 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고; 그리고
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다.
<도면의 주요부호에 대한 간략한 설명>
110...반도체 기판 115...패드 절연막
120...하드 마스크막 125...제 1 트렌치
130...소자분리막 140...제 2 트렌치
135...상부 스페이서 절연막 155, 155a...내부 스페이서 절연막
160...보이드 165...게이트 절연막
175, 175a...스토리지 노드막 180, 180a...블로킹 절연막
170, 185...게이트 전극

Claims (16)

  1. 한 쌍의 핀들을 포함하는 반도체 기판;
    상기 한 쌍의 핀들 사이의 입구 폭을 줄이도록, 상기 한 쌍의 핀들의 상부에 형성되고 서로 이격된 내부 스페이서 절연막들; 및
    상기 내부 스페이서 절연막들 반대편의 상기 한 쌍의 핀들의 외측면들의 일부분을 덮고 상기 내부 스페이서 절연막들 상을 가로질러 신장하고, 상기 한 쌍의 핀들 사이에 보이드를 한정하는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 반도체 기판은 몸체를 더 포함하고, 상기 한 쌍의 핀들은 상기 몸체로부터 각각 돌출된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 전극은 상기 내부 스페이서 절연막들 사이의 공간을 막는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 보이드는 상기 게이트 전극 및 상기 내부 스페이서 절연막들 아래의 상기 한 쌍의 핀들 사이에 한정된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 한 쌍의 핀들의 상면 및 상기 게이트 전극 사이에 개재된 상부 스페이서 절연막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서, 상기 보이드 내부의 상기 한 쌍의 핀들의 표면을 덮고, 상기 내부 스페이서 절연막들 및 상기 한 쌍의 핀들 사이로 더 신장된 보호막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 2 항에 있어서, 상기 내부 스페이서 절연막들 반대편의 상기 한 쌍의 핀들의 외측면들을 둘러싸고, 상기 게이트 전극 및 상기 몸체 사이에 개재된 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서, 상기 게이트 전극 및 상기 한 쌍의 핀들 사이에 개재된 게이트 절연막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서, 상기 게이트 절연막들을 덮는 스토리지 노드막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 스토리지 노드막 및 상기 게이트 전극 사이에 개재되고, 상기 내부 스페이서 절연막들을 가로질러 신장하는 블로킹 절연막을 더 포함하고,
    상기 보이드는 상기 블로킹 절연막에 의해 더 한정된 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서, 상기 스토리지 노드막들은 상기 보이드 내에서 서로 분리된 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서, 상기 블로킹 절연막은 상기 분리된 스토리지 노드막들 사이의 공간을 막고, 상기 보이드는 상기 블로킹 절연막 아래의 상기 한 쌍의 핀들 사이에 한정된 것을 특징으로 하는 반도체 소자.
  13. 제 9 항에 있어서, 상기 스토리지 노드막들은 상기 내부 스페이서 절연막들사이의 공간을 막도록 상기 내부 스페이서 절연막들 상으로 신장되고, 상기 보이드는 상기 스토리지 노드막들에 의해 더 한정된 것을 특징으로 하는 반도체 소자.
  14. 제 9 항에 있어서, 상기 한 쌍의 핀들의 상면 및 상기 스페이서 절연막들 사이에 개재된 상부 스페이서 절연막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제 9 항에 있어서, 상기 보이드 내부의 상기 한 쌍의 핀들의 표면을 덮고, 상기 내부 스페이서 절연막들 및 상기 한 쌍의 핀들 사이로 더 신장된 보호막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 제 1 항에 있어서, 상기 반도체 기판은 벌크 반도체 웨이퍼를 식각하여 형성된 것을 특징으로 하는 반도체 소자.
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KR20050107090A (ko) * 2004-05-07 2005-11-11 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자의 형성 방법

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