JPS6143469A - Ｃｍｏｓ集積回路および該集積回路の電気絶縁領域製造方法 - Google Patents

Ｃｍｏｓ集積回路および該集積回路の電気絶縁領域製造方法

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JPS6143469A
JPS6143469A JP60166935A JP16693585A JPS6143469A JP S6143469 A JPS6143469 A JP S6143469A JP 60166935 A JP60166935 A JP 60166935A JP 16693585 A JP16693585 A JP 16693585A JP S6143469 A JPS6143469 A JP S6143469A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＣＭＯＳ集積回路およびかかる集積回路の電
気絶縁領域製造方法に関するものである。
本発明はとくに、論理ゲート、フリップ−フロップ、読
取り専用およびランダムアクセスメモリ等を得るための
エレクトロニクスおよびデータ処理の分野に適用さ、れ
る。
ｃＭｏｓｉ積回路において高集積密度を得ることの要求
は前記回路の種々の構成要素間の、かつ・１ とくに相補トランジスタ間の間＠を減じることが望まれ
るとき前記０Ｍ０８回路のｎチャンネルトランジスタと
ｐチャンネルトランジスタ間の特別な絶縁処理を使用す
ることが必要である。
この目的のために使用される最近の絶縁方法の１つは次
いで酸化されかつ多結晶シリコンまたは酸化シリコンの
ごとき材料で充填される半導体基板内の溝の形成に基礎
を置いている。これらの溝は集積回路の全面にわたって
充填材料の蒸着により充填され、続いて溝の外側に蒸着
された過剰な材料が除去される。この過剰分は機械的ま
たはプラズマエツチングにより除去されることができる
。
一般に、溝の上方にはその場合に局部フィールド酸化物
が形成される。
局部フィールド酸化物が上方に置かれる溝によるこの絶
縁処理はとくに「深い溝で絶縁されたＣＭＯＳデバイス
」と題した１９８２年のＩ　ＥＤＭ論文第２３７〜２４
０頁に記載されている。
この絶縁方法は集積回路の種々の構成要素間のかなりの
絶縁深さく数μｍ）の達成を可能にする一方良好な表面
絶縁を保証する。残念ながら、このような絶縁方法にお
いては、絶縁溝の側部での導電率反転かりしたがって寄
生チャンネルの形成についての問題が生起する。この寄
生導電率反転の問題はとくに、キット・エム・チャム等
の「溝で絶縁された０ＭＯ８技術に関する溝面反転の問
題の特性およびモデル」と題した１９８３年のＩＥＤＭ
論文第２３〜２６頁に記載されており、そして絶縁溝か
らトランジスタかつとぐにＣＭＯＳ回路のｎチャンネル
トランジスタの除去を必要とし、したがって前記集積回
路の集積密度を制限する０ このことは絶縁溝における従来のＣＭＯＳ集積回路の一
部を平面図および長手方向断面図で略示する第１図およ
び第２図に示されている。第１図および第２図において
、符号５２および５４ｉ１′：ｌ：それぞれｐチャンネ
ルトランジスタおよびｎチャンネルトランジスタによっ
て占有される領域を示す。
これら２つのトランジスタは例えば同一のｐシリコン基
板５６内に作られ、符号５８はｐチャンネルトランジス
タがその中に形成されるｎ型凹所に対応する。これら２
つのトランジスタは基板に形成された絶縁溝６０によっ
て互いから電気的に絶縁される。溝６０の側部および底
部は酸化膜６２で被覆されそして溝の内部はとぐに絶縁
材料６４で充填される。絶縁溝６０の上方にはフィール
ド酸化物６６が置かれる。符号６６は２つのトランジス
タのゲートが形成される一般にドーピングされた多結晶
シリコン導電性被膜に対応する。
第１図および第２図に示されるごとく、トランジスタ５
２および５４は溝の側部、での導電率反転による寄生チ
ャンネルの形成を防止するために絶縁溝６０から一定の
間隔ｄに必らず置かれる。溝をトランジスタから分離す
る領域はフィールド酸化物領域６６（第１図）である０ 本発明は前述した種々の欠点の除去を可能にするＣＭＯ
Ｓ集積回路お工びかかる集積回路内に電気絶縁領域を製
造する方法に関するものである。
とくに、溝絶縁方法を使用する本発明によるＣＭＯＳ集
積回路は従来の０Ｍ０３回路より非常に高い集積密度を
有する。さらに、この回路は溝の側部で導電率反転を受
けずかつしたがって寄生チャンネルを持たない。
とくに、本発明は、同一シリコン基板上に形成されかつ
絶縁溝によって互いに絶縁されたｎチャンネルＭＯＳト
ランジスタおよびｐチャンネルＭＯＳトランジスタを有
し、溝がトランジスタと前記溝との間にフィールド酸化
物を存することなく、トランジスタと接触し、導電性電
極がアースに接続されかつ各絶縁溝内に形成されるＣＭ
ＯＳ集積回路に関する。
絶縁溝内の導電性電極の存在は前記絶縁溝の側部かつと
くに０Ｍ０８回路のｎチャンネルトランジスタの側部で
の如何なる導電性反転も阻止し、それは絶縁溝にできる
だけ近づけてのトランジスタの移動を可能にする。
また、本発明はＣＭＯＳ集積回路の種々のＭＯＳトラン
ジスタかつとくに前記回路のｎチャンネルトランジスタ
およびｐ′チャンネルトランジスタを互いから電気的に
絶縁するのに役立つ電気絶縁領域製造方法に関する。
本発明によれば、この方法は以下の工程、すなワチ、ａ
）シリコン基板への幾つかの溝の形成；ｂ）前記溝の側
部お工び底部上の酸化膜の形成に至る前記基板の熱酸化
；Ｃ）前記溝の底部に置かれた酸化膜の部分の除去；お
よびｄ）導電性材料での前記溝の充填からなる０ したがって、本発明による梨遣方法の工程Ｃ）およびｄ
）はシリコン基板に接続された多結晶シリコン導電性電
極の形成、すなわち各絶縁溝内でのアースを可能にする
０ 好都合には、工程Ｃ）は反応イオンエツチング法のごと
き、酸化膜の異方性エツチング法によって行なわれる。
本発明による方法の好適な実施例によれば、工程Ｃ）に
続いて、例えばイオン注入によって行なわれるドーピン
グが溝の底部に、すなわち溝の直下の基板のドーピング
が行なわれる。
このドーピングは溝内に形成された導電性電極と半導体
基板との間の良好な電気的接続を保証する一方極端に深
い溝の形成を回避するＱ本発明による方法の他の好適な
実施例によれば基板は強くドーピングされた領域の上に
ある弱くドーピングされた領域によって１成され、弱く
ドーピングされた領域が強くドーピングされた領域から
エピタクシによって得られる。
かかる基板１ｄＣＭＯＳ回路の考え得るラッチの回避を
可能にする、表面におけるエリ深さにおいてより高いド
ーピングの利点を有する。
本発明による方法の好適な実施例に工れば、充填材料は
多結晶シリコンまたは超耐熱金属のケイ素化合物である
。好ましくは、多結晶シリコンなｎ＋−！たはｐ＋）°
−ピングを受けかつケイ素化合物はケイ化タングステン
（ｗｓｉ２）である。
好都合には、工程ｄ）には集積回路の種々の溝成要素間
の良好な表面絶縁全保証する名前の上方に形成される局
部フィールド酸化物が続く。
以下に、本発明を非限定的実施例および添付図面に関連
して詳細に説明する０ 以下の説明ＶｉｎチャンネルＭＯＳトランジスタとｎ凹
所（ＭＯ８回路の、すなわちｐ型基板上に形成されるｐ
チャンネルＭＯＳトランジスタとの間の絶縁領域の製造
、ならびにＣＭＯ３集積回路の対応部分に関する。明ら
かなように、本発明による方法は非常に一般的な用途を
有する。該方法は、２つのｎチャンネルトランジスタま
たは２つのｐチャンネルトランジスタのごとき、ＣＭＯ
Ｓ集積回路の多数の構成を互いに絶縁することが望まれ
る場合に使用されることができる。
第３図ないし第９図に示された場合において、単結晶シ
リコン基板２Ｖｉ、それ自体公知の方法でｐ型領域２ｂ
がそれからエピタクシされる少なくとも１０　原子／　
ｃＪのホウ素イオンをとぐに有するｐ＋型領領域２ａら
なる。ｎチャンネルトランジスタは続いて前記領域２ｂ
に形成される。さらに、エピタクシャル領域２ｂｉｃＨ
１続いてｐチャンネルトランジスタが形成されるｎ型凹
所２ｃが形成される。このｎ型凹所２ｃは通常の方法で
、イオン、とくにリンのかつｓ、１ｏ　１２原子／　ｃ
Ａ用量の拡散または注入江より形成される。
表面（領域２ｂ）におけるより深さく領域２ａ）におい
て高い基板２中のｐ型不純物（ホウ素）の濃度はｎチャ
ンネルおよびｐチャンネルトランジスタのｎ＋ソースお
よびｐ＋ソース、基板ｐお裏び凹所１０によって作られ
るｎ”ｐ　ｎｐ＋構造のラッチの阻止を可能にする０ 基板２の形成に続いて、該基板２は絶縁材料、好ましく
は二酸化ケイ素（Ｓ１０２）からなる層４によって第３
図に示された方法で被覆される。層４はとくに９００℃
の温度でシリコン基板２の熱酸化によって得られる。層
４は１００〜５００Ａの間で変化する厚さを有する。
前記二酸化ケイ素被膜４上には次いで、好ましくはチッ
化ケイ素（８１３Ｎ、）からなる他の絶縁層６が作られ
る。このチッ化ケイ素被膜６は例えば約８０ＯＡの厚さ
を有しかつとくに化学気相成長（ＣＶＤまたはＬＰＧＶ
Ｄ）による蒸着によって得られることができる。エツチ
ングに続いて、前記チッ化物被膜６は次にフィールド酸
化物の配置に使用される。
被膜６上には次いで、好ましくは二酸化ケイ素　　−か
らなる他の絶縁被膜８が形成される。被膜８は約１μｍ
の厚さを有する。被膜８はとくに化学気相成長（ＣＶＤ
またはＬＰＧＶＤ）による蒸着によって得られることが
できる。エツチングに続いて、酸化物被膜８は次に基板
に溝をエツチングするためのマスクとして使用される。
第３図に示した方法において、これに読込て絶縁被膜４
，６および８の好ましくは異方性エツチング、すなわち
、基板２の領域９を露出する工うに、空間内で単一方向
に実施されるエツチングが行なわれ、そして絶縁溝が続
いて形成される。これらの５つの積み重ねられた被膜の
エツチングは通常のフォトリングラフィ法によって製造
されかつ形成されるべき絶縁溝の位置を画成するのに使
用される図示してな１ハ樹脂マスクの絶縁被膜８上の蒸
着に続いて行なわれることができる。
絶縁被膜４，６および８の異方性エツチングは被Ｍ４，
６お工び８が二酸化ケイ素、チッ化ケイ素および二酸化
ケイ素からそれぞれ形成される特別な場合において、エ
ツチング剤としてトリフルオロメタン（ｃＨｐ３）ｅ使
用する反応イオンドライエツチングにエリ実施されるこ
とができる。
第４図に示されるように、この方法の次の工程は溝１０
を形成するように露出された基板領域９の好ましくは異
方性エツチングを実施してなる。
好ましくは、溝１０は前記凹所と続いて溝に製造される
電極との間の孔を阻止するように、ｎ型凹所２ｃより約
１μｍだけ深い。例えば、溝は約５μｍの深さを有し、
凹所２Ｃは約４μｍの深さを有する。加えて、凹所２Ｃ
Ｕ約１μｍの幅を有する０ 溝１０はエツチング剤として四塩化炭素（ＣＣ７Ｉ、）
まｆｃは・六７ツ化イオウ（ＳＦ６）による反応イオン
エツチング法によって作られることができる。前記エツ
チングはマスクとしてエツチングされた二酸化ケイ素被
膜８を使用することにより行なわれる。
第５図に示されるような方法の次の工程は、例えば１０
００℃に近い温度で熱的にエツチングされた基板２′ｆ
：熱酸化することからなる。この酸化は溝の側部１４、
ならびにその底部１６ｔ−被覆する約１００ＯＡの厚さ
を有する酸化膜１２の獲得を可能にする。
第６図および第７図に関連して記載された方法の次の工
程は溝１０内のかつ基板２に、すなわちアースに接続さ
れた導電性！極の形成に関する０前記導電性電櫃の形成
はと＜Ｋ溝の側部１４およびｐ型基板領域２ｂの導電率
反転の回避を可能にし、続いて領域２ｂＶＣｎチヤンネ
ルトランジスタが形成される。続いてｐチャンネルトラ
ンジスタが形成されるｎ型基板の領域２Ｃの側部の溝の
側部はかかる寄生反転に対して非常に感度が少ない０ 本発明によれば、導電性電極はまず溝１０の底部１６に
置かれた二酸化ケイ素被膜１２の部分１２ａ（第５図）
を除去することにより作られる０得られた構造は第６図
に示される。この工程は好適な方法において異方性エツ
チング法によシかつとくにエツチング剤としてトリフル
オロメタン（ＣＨＦ３）を使用する反応イオンエツチン
グ法により実施される。異方性エツチングの使用は与１
０の側部１４に置かれた被膜の部分を除去することなく
被膜１２領域１２ａの除去を可能にする０この方法の次
の工程は溝１０の下に置かれた基板領域における溝１０
の底部１６にドーピングを行なうことからなり、前記ド
ーピングは好ましくは、例えば１００　ＫｅＶのエネル
ギおよびＺｌｏ　　原子／α−２の用量を有するホウ素
イオンのごとき、ｐ型溝電性イオンによるイオン注入に
工って実施される。それは溝１０に形成された電極と基
板２との間の良好な接続の保証を可能にする一方深過ぎ
の溝の形成を回避する。
＃＄１０内の導電性電極の最終製造工程は、第７図に示
される方法において、好ましくはｎまたはｐ＋型の多結
晶゛シリコン、またはケイ化タングステン（Ｗ８１２）
のごときケイ化物によってとくに構成される導電性材料
での溝１０の充填からなる。この充填は異方性蒸着によ
って、かつとくに化学気相蒸着（ＣＶＤまたはＬＰＣ／
Ｄ　）によって、溝１０を完全に充填する工うに実施さ
れることができる。
溝１０の充填に続いて、必要ならば、多分溝１０′の外
側に配置されるかも知れない過剰な導電性材料２０は、
第７図は示すごとく、溝内にのみ前記導電性材料を残す
ように除去される０例えば、前記除去はエツチング剤と
して六フッ化イオウを使用する反応イオンドライエツチ
ングにエリ実施されることができる。
第８図に示されるごとく、この方法の次の工程は溝１０
を製造するためかつ溝の底部１６の注入のためのマスク
として使用される二酸化ケイ素被膜８を除去することか
らなる。例えば、ウェットエツチングはエツチング剤と
してフッ化水素酸およびフッ化アンモニウムの混合物と
ともに使用される。
本方法の次の工程は、例えば、溝１０が多結晶シリコン
であるとき該溝１０を充填する材料２０の熱酸化により
通常の方法でフィールド酸化物２２を製造することから
なシ、エツチングされたチッ化ケイ素被膜６は溝１０上
に前記フィールド酸化物を配置するのに役立つ。フィー
ルド酸化物は約６００ＯＡの厚さを有することができる
０次いで、例えばオルトリン酸（Ｈ３ＰＯ，）による化
学エツチングに工りチッ化ケイ素フィルム６を除去する
ことができる。
絶縁溝内の導電性電極の形成の結果として、本発明によ
る方法はＣＭＯＳ集積回路の種々の構成要素間の電気絶
縁、かつとくに前記回路のｎ型トランジスタとｐ型トラ
ンジスタ間の絶縁の改善を可能にする。
したがって、溝１０内のアースに接続された導電性電極
の存在ｉ−を前記溝の側部での導電率の反転かつしたが
って寄生チャンネルの形成の回避を可能にする。ｎおよ
びｐチャンネルトランジスタが従来の場合でない絶縁溝
と接触するような方法において、０Ｍ０８回路のｎおよ
びｐチャンネルトランジスタが製造されることを可能に
する。これは第９図および第１０図に示される。
第１０図において、符号３２お工び３４はそれぞれｐチ
ャンネルトランジスタおよびｎチャンネルトランジスタ
によって占められる領域を示す０符号３６は、２つのト
ランジスタのゲートが形成される、一般にドーピングさ
れた多結晶シリコンからなる導電性層に対応する本発明
によれば、トランジスタ３２および３４Ｔｒｉ、フィー
ルド酸化物９域２２が溝１０およびトランジスタ３２お
よび３４に設けられることなく（第１０図）、絶縁溝１
０と接触している。
【図面の簡単な説明】
第１図および第２図は絶縁溝において従来の０Ｍ０８回
路を略示する平面図および縦断面図、第３図ないし第８
図は本発明による０Ｍ０８回路の絶縁領域を装造するた
めの方法の種々の工程を略示する縦断面図、 第９図および第１０図は本発明によるＣＭＯＳ集積回路
の一部を略示する平面図および縦断面図である。 図中、符号２は単結晶シリコン基板、２ａはｐ＋型領領
域２ｂはｐ型領域、２Ｃはｎ型凹所、４゜６．８１″を
絶縁層、１０は溝、２０は導電性材料（導電性１ＪＬ極
）、２２はフィールド酸化物、５２゜〒−〇− Ｒ７Ｒ− １ｆ’／１

Claims (1)

  1. 【特許請求の範囲】 （１）同一シリコン基板上に形成されかつ絶縁溝によつ
    て互いに絶縁されたｎチャンネルＭＯＳトランジスタお
    よびｐチャンネルＭＯＳトランジスタを有するＣＭＯＳ
    集積回路において、前記溝は、前記トランジスタと前記
    溝との間にフィールド酸化物を存することなく、前記ト
    ランジスタと接触し、導電性電極はアースに接続されか
    つ各絶縁溝内に形成されることを特徴とするＣＭＯＳ集
    積回路。 （２）ＣＭＯＳ集積回路のＭＯＳトランジスタ相互の電
    気絶縁用の電気絶縁領域を製造するためのＣＭＯＳ集積
    回路の電気絶縁領域製造方法において、 ａ）シリコン基板への幾つかの溝の形成、 ｂ）前記溝の側部および底部上の酸化膜の形成に至る前
    記基板の熱酸化、 ｃ）前記溝の底部に置かれた酸化膜の部分の除去、ｄ）
    導電性材料での前記溝の充填、したがつて回路アースに
    対応する前記基板に接続された電極の構成の工程からな
    ることを特徴とするＣＭＯＳ集積回路の電気絶縁領域製
    造方法。 （３）前記工程ｃ）が酸化膜の異方性エッチングにより
    行なわれることを特徴とする特許請求の範囲第２項に記
    載のＣＭＯＳ集積回路の電気絶縁領域製造方法。 （４）前記工程ｃ）に続いて、ドーピングが前記溝の底
    部に行なわれることを特徴とする特許請求の範囲第２項
    に記載のＣＭＯＳ集積回路の電気絶縁領域製造方法。 （５）前記基板は強くドーピングされた領域の上にある
    弱くドーピングされた領域を含み、この弱くドーピング
    された領域が前記強くドーピングされた領域からエピタ
    クシによつて得られることを特徴とする特許請求の範囲
    第２項に記載のＣＭＯＳ集積回路の電気絶縁領域製造方
    法。 （６）前記工程ａ）は異方性エッチング法によつて行な
    われることを特徴とする特許請求の範囲第２項に記載の
    ＣＭＯＳ集積回路の電気絶縁領域製造方法。 （７）前記充填材料は多結晶シリコンまたは超耐熱金属
    ケイ素化合物であることを特徴とする特許請求の範囲第
    ２項に記載のＣＭＯＳ集積回路の電気絶縁領域製造方法
    。 （８）前記多結晶シリコンはｎ＾＋ドーピングまたはｐ
    ＾＋ドーピングされることを特徴とする特許請求の範囲
    第７項に記載のＣＭＯＳ集積回路の電気絶縁領域製造方
    法。 （９）前記ケイ素化合物はケイ化タングステンであるこ
    とを特徴とする特許請求の範囲第７項に記載のＣＭＯＳ
    集積回路の電気絶縁領域製造方法。（１０）前記工程ｄ
    ）に続いて、局部フィールド酸化物が各溝の上方に発生
    されることを特徴とする特許請求の範囲第２項に記載の
    ＣＭＯＳ集積回路の電気絶縁領域製造方法。 （１２）前記工程ａ）は製造されるべき絶縁領域の位置
    を画成するのに使用される基板上のマスクを形成後行な
    われそして該マスクは局部フィールド酸化物を形成後除
    去されることを特徴とする特許請求の範囲第１０項に記
    載のＣＭＯＳ集積回路の電気絶縁領域製造方法。 （１２）前記マスクはチッ化シリコンであることを特徴
    とする特許請求の範囲第１１項に記載のＣＭＯＳ集積回
    路の電気絶縁領域製造方法。
JP60166935A 1984-08-07 1985-07-30 Ｃｍｏｓ集積回路および該集積回路の電気絶縁領域製造方法 Pending JPS6143469A (ja)

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