KR100349364B1 - 반도체 소자의 게이트 제조방법 - Google Patents

반도체 소자의 게이트 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 더미게이트용 절연막을 형성하는 단계; 상기 더미게이트용 절연막 상부에 더미게이트용 실리콘막과 하드마스크막을 차례로 증착하는 단계; 상기 하드마스크막을 마스크 패턴으로 형성하고, 상기 마스크 패턴을 식각장벽으로 하여 상기 더미게이트용 실리콘막을 패터닝하는 단계; 상기 패터닝우의 결과물상에 열산화공정을 진행하여 상기 더미게이트용 실리콘막 양측벽에 열산화막을 형성하는 단계; 상기 더미게이트용 실리콘막 양측벽에 스페이서를 형성하는 단계;상기 스페이서 형성후의 결과물상에 층간절연막을 증착하는 단계; 상기 더미게이트용 실리콘막이 노출되도록 상기 층간절연막을 연마하는 단계; 상기 층간절연막을 식각장벽으로 하여 더미게이트용 실리콘막 및 더미게이트 절연막을 제거하여 다마신 구조를 형성하는 단계; 상기 다마신 구조를 갖는 반도체 기판 전 표면상에 게이트 절연막과 게이트용 금속막을 증착하는 단계; 및 상기 층간절연막이 노출될때까지 상기 게이트용 금속막과 게이트 절연막을 연마하는 단계를 포함하는 것을 특징으로 한다. 이에의해 다마신 구조 형성에서 더미게이트 실리콘막 식각시 발생할 수 있는 언더 컷을 방지할 수 있다.

Description

반도체 소자의 게이트 제조방법{METHOD FOR MANUFACTURING GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 보다 구체적으로는, 다마신 공정을 적용한 반도체 소자의 게이트 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 게이트 전극의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소되고 있는 추세에서, 폴리실리콘 재질의 게이트 전극으로는 미세 선폭에서 요구되는 저저항 값을 구현하는데, 그 한계가 있다. 이에 따라, 상기 폴리실리콘을 대체할 수 있는 새로운 물질 및 구조의 게이트에 대한 개발이 필요하게 되었고, 초기에는 전이금속-실리사이드계 물질을 적용한 폴리사이드 게이트에 대한 연구 및 개발이 활발하게 진행되었다.
그런데, 상기 폴리사이드 게이트는 그 내부에 폴리실리콘이 존재하는 것에 기인해서 낮은 저항을 구현하는데 한계가 있다. 자세하게, 폴리사이드 게이트에서는 게이트 공핍화(gate depletion effect)로 인한 게이트 절연막의 유효 두께의 증가, p+폴리실리콘 게이트에서의 보론 침투 현상(boron penetration) 및 도펀트 분포 변동(fluctuation)에 의한 문턱전압의 변화 등의 문제점이 있다.
따라서, 최근에는 금속 게이트에 대한 연구 및 개발이 적극적으로 추진되고 있다. 상기 금속 게이트는 도펀트를 사용하지 않기 때문에 폴리사이드 게이트에서 발생되는 게이트 공핍화 및 보론 침투 현상을 방지할 수 있고, 또한, 실리콘의 미드 밴드-갭(mid band-gap)에 위치하는 일함수 값을 갖는 금속을 사용함으로써 NMOS 및 PMOS 영역에서 동시에 사용할 수 있는 단일 게이트로서 적용할 수 있다. 여기서, 일함수 값이 실리콘의 미드 밴드-갭에 해당하는 금속으로서는 텅스텐(W), 질화텅스텐(WN), 티타늄(Ti), 질화티타늄(TiN), 몰리브덴(Mo), 탄탈륨(Ta) 및 질화탄탈륨(TaN)막 등이 있다.
한편, 금속 게이트를 반도체 소자에 적용할 경우, 금속 게이트의 패터닝, 즉, 식각의 어려움, 식각 및 이온주입시의 플라즈마에 의한 데미지(damage) 및 후속 공정에 의한 열적 데미지 등의 공정 상의 문제점이 유발되며, 그래서, 소자 특성이 저하되는 문제점이 있다.
따라서, 상기한 공정 상의 문제점을 해결하기 위해서, 다마신(Damascence) 공정을 이용하는 방법이 제안되었다. 상기 다마신 공정을 이용한 금속 게이트 형성방법은 폴리실리콘 재질의 희생 게이트를 형성한 후, 층간절연막 형성, 희생 게이트의 제거, 금속막 증착 및 금속막에 대한 연마를 통해 상기 희생 게이트를 금속 게이트로 변경시키는 기술이며, 식각 공정없이 게이트를 형성할 수 있는 바, 식각 공정에 기인된 문제를 방지할 수 있고, 특히, 기존의 반도체 제조 공정을 그대로 이용할 수 있다는 장점이 있다.
이하에 종래 기술에 따른 다마신 공정을 이용한 텅스텐 게이트 모스팻(MOSFET) 소자의 제조방법을 도 1a 내지 도 1g를 참조하여 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)의 표면에 소자 형성 영역을 한정하는 필드산화막들(도시되지 않음)을 형성하고, 그런다음, 반도체 기판(1)상에 더미게이트 실리콘 산화막(2)을 형성한다. 이어서, 상기 더미게이트 실리콘 산화막(2) 상에 더미게이트용 폴리실리콘막(3) 및 하드 마스크막(4)을 차례로 증착한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 하드 마스크막을 패터닝하여 마스크 패턴(4a)을 형성하고, 상기 마스크 패턴(4a)을 이용하여 그 하부의 더미게이트용 폴리실리콘막(3) 및 실리콘 산화막(2)을 식각하는 것에 의해서 더미게이트(5)를 형성한다.
그런다음, 도 1c에 도시된 바와같이, 상대적으로 낮은 도우즈(dose) 및 에너지의 이온주입 공정을 수행하여 상기 더미게이트(5) 양측의 실리콘 기판 부분에 LDD(Lightly Doped Drain) 영역을 형성하고, 더미게이트(5) 양측벽에 공지된 바와같이 스페이서(6)를 형성한다. 그리고나서, 더미게이트(5) 양측의 실리콘 기판 부분에 고농도 이온주입을 실시하여 소오스/드레인 영역(s, d)을 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 반도체 기판(1)상에 층간 절연막(7)을 증착한 후, 상기 층간절연막(7)을 화학적기계적연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마하여 그 표면을 평탄화시키면서, 상기 더미게이트(5)의 더미게이트용 폴리실리콘막(3)을 노출시킨다.
이어서, 도 1e에 도시된 바와 같이, 상기 CMP 공정의 결과로 노출된 더미 게이트를 제거하고, 상기 결과물의 표면을 따라서 게이트 절연막(8)을 형성한 후, 그 상부에 게이트용 금속막(9), 예컨데, 텅스텐막을 증착한다.
그리고나서, 도 1f에 도시된 바와 같이, 상기 층간절연막(7)이 노출될 때까지, 상기 게이트용 금속막(9) 및 게이트 절연막(8)을 연마하여 금속게이트를 형성하고, 그 결과로, 금속게이트를 갖는 모스팻(MOSFET) 소자를 완성한다.
그러나, 상기 종래의 다마신 공정을 적용한 금속게이트는 다음과 같은 문제점이 있다.
다마신 게이트 제조 공정에서 더미게이트용 폴리 실리콘막(3) 및 실리콘 산화막(2)을 제거하는 공정이 매우 중요하다. 하지만, 상기 공정에서 도 2a에 도시된 바와같이, 다마신 홈 내의 모서리 부분(a)에서 더미게이트용 폴리실리콘막(4) 및 실리콘 산화막의 습식식각시 잔재물이 남는 문제가 흔히 발생한다. 이 경우 다마신 게이트 제작 자체가 불가능해진다.
또한 도 2b에 도시된 바와같이, 다마신 홈 내의 모서리 부분(a)에서 더미게이용 폴리실리콘막(3) 및 실리콘 산화막의 습식식각시 과도하게 식각되어 스페이서(6) 하단부에 있는 실리콘 산화막(2)까지 소정부분 식각되는 즉, 언더컷이 발생되어, 이후 공정인 게이트 절연막 증착후에도 기공(void)이 남겨지게 되며, 게이트용 금속막을 증착할시에도 갭-필 특성이 나쁘게 되는 주요인으로 작용한다.
이에따라, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 다마신게이트 제조공정에서 더미게이트 패터닝 후, 산화공정을 실시하여 다마신 홈 하단부에 발생하는 문제점을 제거할 수 있는 반도체 소자의 게이트 제조방법을 제공하는 데에 그 목적이 있다.
도 1a 내지 도 1f는 종래의 다마신 공정을 적용한 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 종래의 다마신 공정을 적용한 반도체 소자의 게이트 제조방법에 대한 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 다마신 공정을 적용한 반도체 소자의 게이트 제조방법을 설명하기 위한 단면도.
도 4a 내지 도 4f는 본 발명의 다른 실시예의 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호설명 *
20, 30 : 반도체 기판 21, 31 : 더미게이트용 실리콘 산화막
22, 32 : 더미게이트용 실리콘막 23, 33 : 하드 마스크막
23a, 33a : 마스크 패턴 24, 34 : 열산화막
25, 35 : 스페이서 26, 36 : 층간 절연막
27, 37 : 게이트 절연막 28, 38 : 게이트 금속막
u : 언더 컷
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 더미게이트용 절연막을 형성하는 단계; 상기 더미게이트용 절연막 상부에 더미게이트용 실리콘막과 하드마스크막을 차례로 증착하는 단계; 상기 하드마스크막을 마스크 패턴으로 형성하고, 상기 마스크 패턴을 식각장벽으로 하여 상기 더미게이트용 실리콘막을 패터닝하는 단계; 상기 패터닝 후의 결과물에 열산화공정을 진행하여 상기 더미게이트용 실리콘막 양측벽에 열산화막을 형성하는 단계; 상기 더미게이트용 실리콘막 양측벽에 스페이서를 형성하는 단계;상기 스페이스 형성후의 결과물상에 층간절연막을 증착하는 단계; 상기 더미게이트용 실리콘막이 노출되도록 상기 층간절연막을 연마하는 단계; 상기 층간절연막을 식각장벽으로 하여 더미게이트용 실리콘막 및 더미게이트 절연막을 제거하여 다마신 구조를 형성하는 단계; 상기 다마신 구조를 갖는 반도체 기판 전 표면상에 게이트 절연막과 게이트용 금속막을 증착하는 단계; 및 상기 층간절연막이 노출될때까지 상기 게이트용 금속막과 게이트 절연막을 연마하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 더미게이트 절연막은 실리콘 산화막으로 형성되며, 상기 열산화 공정은 700 ~ 850℃ 온도범위에서 50 ~ 100Å 두께로 진행하여 열산화막을 형성시킨다.
또한, 상기 더미게이트 실리콘막은 도핑된 폴리실리콘막으로 형성되고, 상기다마신 홈 내의 더미게이트용 실리콘막 및 더미게이트 절연막은 등방성 식각공정을 이용하여 제거되는 것을 특징으로 한다.
본 발명에 따르면, 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 더미게이트용 절연막을 형성하는 단계; 상기 더미게이트용 절연막 상부에 더미게이트용 실리콘막과 하드마스크막을 차례로 증착하는 단계; 상기 하드마스크막을 마스크 패턴으로 형성하고, 상기 마스크 패턴을 식각장벽으로 하여 더미게이트용 실리콘막을 패터닝하면서 상기 더미게이트용 실리콘막 하단 모서리부분에 안쪽방향으로 라운딩시키는 단계; 상기 라운딩 후의 결과물상에 열산화공정을 진행하여 상기 더미게이트용 실리콘막 양측벽에 열산화막을 형성하는 단계; 상기 더미게이트용 실리콘막 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 형성후의 결과물상에 층간절연막을 증착하는 단계; 상기 더미게이트용 실리콘막이 노출되도록 상기 층간절연막을 연마하는 단계; 상기 층간절연막을 식각장벽으로 하여 더미게이트용 실리콘막 및 더미게이트 절연막을 제거하여 다마신 구조를 형성하는 단계; 상기 다마신 구조를 갖는 반도체 기판 전 표면상에 게이트 절연막과 게이트용 금속막을 증착하는 단계; 및 상기 층간절연막이 노출될때까지 상기 게이트용 금속막과 게이트 절연막을 연마하는 단계를 포함하는 것을 특징으로 한다.
상기 하드마스크막과 더미게이트 실리콘막 패터닝은 건식식각 공정을 수행하여 패터닝하는데, 이 공정은 주 식각과 과도식각으로 이루어진다. 이 때, 상기 건식식각은 Cl2/02가스를 이용하여 식각을 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 게이트 제조방법에 대한 바람직한 실시예를 상세히 설명한다.
도 3a 내지 도 3e는 본 발명의 다마신 공정을 이용한 반도체 소자의 게이트 제조방법을 설명하기 위한 일실시예를 나타낸 도면이고, 도 4a 내지 도 4f는 본 발명의 다른 실시예를 설명하기 위한 도면이다.
도 3a를 참조하면, 소자를 구분하는 필드산화막(도시되지 않음)이 형성된 반도체 기판(20)상에 더미게이트용 실리콘 산화막(21)을 증착한다. 그런다음, 상기 더미게이트용 실리콘 산화막(21) 상부에 더미게이트용 실리콘막(22) 및 하드마스크막(23)을 차례로 증착한다. 여기서, 상기 더미게이트용 실리콘막(22)은 도핑된 폴리 실리콘막으로 구성되는 것이 바람직하다. 이는 이후 공정에서 습식식각 조건을 용이하게 설정하여 상기 폴리 실리콘막을 제거할 수 있게 하기 위함이다.
다음, 도 3b에 도시된 바와같이, 상기 하드마스크막(23)을 패터닝하여 마스크 패턴(23a)을 형성하고, 마스크 패턴(23a)을 식각 장벽으로 하여 상기 더미게이트용 실리콘막(22)을 패터닝 한다. 이어서, 상기와 같이 형성된 반도체 기판(20)에 열산화 공정을 진행하여 더미게이트용 실리콘막(22) 양측벽에 열산화막(24)을 성장시킨다. 이 때, 더미게이트용 실리콘 산화막(21)의 두께는 약간 두꺼워지지만, 상기 더미게이트용 실리콘막(22) 상부에는 마스크 패턴(23a)이 증착되어 있어 마스크 패턴(23a) 하부 표면에서는 열산화막이 성장되지 않는다. 이러한 열산화 공정은 700 ~ 850℃ 온도범위에서 50 ~ 100Å 두께로 진행한다.
다음 도 3c를 참조하면, 통상적인 소오스/드레인 영역의 형성과정에서 상기 반도체 기판(20) 상에 저농도 이온주입을 실시하고, 이어서, 상기 반도체 기판상에 실리콘 질화막 증착 및 전면식각(blanket etch)공정을 수행하여 스페이서(25)를 형성하고, 고농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(s, d)을 형성한다. 그리고나서, 상기와 같이 형성된 반도체 기판(20)상에 층간절연막(26)을 증착한 다음, 상기 더미게이트용 실리콘막(22) 표면이 노출되도록 층간절연막(26)을 연마하여 평탄화한다.
이어서 도 3d에 도시된 바와같이, 상기 노출된 더미게이트용 실리콘막(22) 및 그 하부에 있는 더미게이트용 실리콘 산화막(21)을 제거하여 다마신 구조를 형성한다. 이 때, 상기 더미게이트용 실리콘막 및 실리콘 산화막은 습식식각에 의해 제거되는데, 상기 열산화막(24)의 영향으로, 습식식각시 과도하게 식각되어 스페이서(25) 하단부에 있는 실리콘 산화막(21)까지 소정부분 식각되는 즉, 언더컷의 발생을 억제함으로써 이후 공정의 안정성을 확보한다.
다음 도 3e를 참조하면, 상기 더미게이트용 실리콘막 및 실리콘 산화막이 제거된 반도체 기판(20) 상부에 게이트 절연막(27) 및 게이트용 금속막(28)을 차례로 적층하고, 상기 층간 절연막이 노출되도록 게이트용 금속막과 게이트 절연막을 연마하여 반도체 소자의 게이트를 형성한다.
이하, 본 발명의 다른 실시예에 따른 반도체 소자의 게이트 제조방법을 설명한다.
도 4a를 참조하면, 소자를 구분하는 필드산화막(도시되지 않음)이 형성된 반도체 기판(30)상에 더미게이트용 실리콘 산화막(31)을 증착한다. 그런다음, 상기 더미게이트용 실리콘 산화막(31) 상부에 더미게이트용 실리콘막(32) 바람직하게는, 도핑된 폴리 실리콘막 및 하드마스크막(33)을 차례로 증착한다. 여기서, 상기 더미게이트용 실리콘막(32)은 도핑된 폴리 실리콘막으로 구성되는 것이 바람직하다. 이는 이후 공정에서 습식식각 조건을 용이하게 설정하여 상기 폴리 실리콘막을 제거할 수 있게 하기 위함이다.
다음, 도 4b에 도시된 바와같이, 상기 하드마스크막(33)을 패터닝하여 마스크 패턴(33a)을 형성하고, 마스크 패턴(33a)을 식각 장벽으로 하여 상기 더미게이트용 실리콘막(32)을 패터닝하면서, 동시에 더미게이트용 실리콘막 하단 모서리부분에 안쪽방향으로 라운딩, 즉 언더컷(u)을 형성한다. 이 때, 상기 더미게이트용 실리콘막(32) 패터닝은 건식식각 공정으로 수행되는데, 상기 언더컷(u)은 건식식각에서 주 식각 이후에 진행되는 과도식각(over etch)을 통하여 이룰 수 있다. 즉, 과도식각 조건을 더미게이트용 실리콘 산화막(31)에 대하여 고 선택비를 갖는 조건으로하여 과도식각 시간에 따라 언더컷(u)의 정도를 조절할 수 있게한다. 이를 위하여 상기 더미게이트용 실리콘막(32) 식각 조건을 더미게이트용 실리콘 산화막 (31)에 대하여 선택비를 우수하게 설정하고, Cl2/O2 가스를 사용하여 식각을 진행한다.
이어서, 도 4c에 도시된 바와같이, 상기와 같이 형성된 반도체 기판(30)에 열산화 공정을 진행하여 더미게이트용 실리콘막(32) 양측벽에 열산화막(34)을 성장시킨다. 이 때, 더미게이트용 실리콘 산화막(31)의 두께는 약간 두꺼워지고, 상기 언더컷(u)을 형성한 결과 열산화 공정 후 더미게이트용 실리콘막(32) 하단부(d)에서 라운드 형상의 열산화막(34)이 형성된다. 그러나, 상기 더미게이트용 실리콘막 (32) 상부에는 마스크 패턴(33a)이 증착되어 있어 마스크 패턴(33a) 하부 표면에서는 열산화막이 성장되지 않는다. 이러한 열산화 공정은 700 ~ 850℃ 온도범위에서 50 ~ 100Å 두께로 진행한다.
다음 도 4d를 참조하면, 통상적인 소오스/드레인 영역의 형성과정에서 상기 반도체 기판(30) 상에 저농도 이온주입을 실시하고, 이어서, 상기 반도체 기판상에 실리콘 질화막 증착 및 전면식각(blanket etch)공정을 수행하여 스페이서(35)를 형성하고, 고농도 이온주입을 실시하여 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(s, d)을 형성한다. 그리고나서, 상기와 같이 형성된 반도체 기판(30)상에 층간절연막(36)을 증착한다. 그런다음, 상기 더미게이트용 실리콘막(32) 표면이 노출되도록 층간절연막(36)을 연마하여 평탄화한다.
이어서, 도 4e에 도시된 바와같이, 상기 노출된 더미게이트용 실리콘막(32) 및 그 하부에 있는 더미게이트용 실리콘 산화막(31)을 제거하여 다마신 구조를 형성한다. 이 때, 상기 더미게이트용 실리콘막 및 실리콘 산화막은 습식식각에 의해 제거되는데, 상기 열산화막(34)의 영향으로, 습식식각시 상기 더미게이트용 실리콘막(32)의 잔류물 발생을 억제하며, 또한, 식각시 과도하게 식각되어 스페이서(35) 하단부에 있는 산화막까지 소정부분 식각되는 즉, 언더컷의 발생을 억제함으로써 이후 공정의 안정성을 확보한다.
다음 도 4f를 참조하면, 상기 더미게이트용 실리콘막 및 실리콘 산화막이 제거된 반도체 기판(30) 상부에 게이트 절연막(37) 및 게이트용 금속막(38)을 차례로 적층하고, 상기 층간 절연막이 노출되도록 게이트용 금속막과 게이트 절연막을 연마하여 반도체 소자의 게이트를 형성한다.
이상에서 자세히 설명한 바와같이, 본 발명은 더미게이트용 실리콘막(32)을 패터닝한 다음, 열산화 공정을 실시함으로써, 다마신 구조 형성시 더미게이트용 실리콘막과 실리콘 산화막을 습식식각을 통해 제거할 때 다마신 홈 내부의 하단부분에 언더컷을 방지하는 기술을 제공한다.
또한, 본 발명의 다른 실시예로 더미게이트용 실리콘막 식각공정에서 언더컷을 발생시켜 산화공정시 다마신 홈 코너를 라운딩 시키는 기술을 제공한다.
이에의해, 더미게이트용 실리콘막 및 더미게이트용 절연막 제거시 실리콘막 잔류물이 남는 것을 방지하며, 제거 후 발생하는 언더 컷을 방지하여 금속전극 증착 공정을 용이롭게 할 수 있고, 따라서, 수율향상에 기여할 수 있는 효과가 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 더미게이트용 절연막을 형성하는 단계;
    상기 더미게이트용 절연막 상부에 더미게이트용 실리콘막과 하드마스크막을 차례로 증착하는 단계;
    상기 하드마스크막을 마스크 패턴으로 형성하고, 상기 마스크 패턴을 식각장벽으로 하여 상기 더미게이트용 실리콘막을 패터닝하는 단계;
    상기 패터닝 후의 결과물상에 열산화공정을 진행하여 상기 더미게이트용 실리콘막 양측벽에 열산화막을 형성하는 단계;
    상기 더미게이트용 실리콘막 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 형성후의 결과물상에 층간절연막을 증착하는 단계;
    상기 더미게이트용 실리콘막이 노출되도록 상기 층간절연막을 연마하는 단계;
    상기 층간절연막을 식각장벽으로 하여 더미게이트용 실리콘막 및 더미게이트 절연막을 제거하여 다마신 구조를 형성하는 단계;
    상기 다마신 구조를 갖는 반도체 기판 전 표면상에 게이트 절연막과 게이트용 금속막을 증착하는 단계; 및
    상기 층간절연막이 노출될때까지 상기 게이트용 금속막과 게이트 절연막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  2. 제 1항에 있어서,
    상기 더미게이트 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  3. 제 1항에 있어서,
    상기 열산화 공정은 온도 700 ~ 850℃ 범위에서 두께가 50 ~ 100Å 갖도록 진행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  4. 제 1항에 있어서,
    상기 더미게이트 실리콘막은 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  5. 제 1항에 있어서,
    더미게이트용 실리콘막 및 더미게이트 절연막은 등방성 식각공정을 이용하여 제거되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  6. 소자를 분리하는 필드산화막이 형성된 반도체 기판상에 더미게이트용 절연막을 형성하는 단계;
    상기 더미게이트용 절연막 상부에 더미게이트용 실리콘막과 하드마스크막을차례로 증착하는 단계;
    상기 하드마스크막을 마스크 패턴으로 형성하고, 상기 마스크 패턴을 식각장벽으로 하여 더미게이트용 실리콘막을 패터닝하면서 상기 더미게이트용 실리콘막 하단 모서리부분에 안쪽방향으로 라운딩시키는 단계;
    상기 라운딩 후의 결과물상에 열산화공정을 진행하여 상기 더미게이트용 실리콘막 양측벽에 열산화막을 형성하는 단계;
    상기 더미게이트용 실리콘막 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서 형성후의 결과물상에 층간절연막을 증착하는 단계;
    상기 더미게이트용 실리콘막이 노출되도록 상기 층간절연막을 연마하는 단계;
    상기 층간절연막을 식각장벽으로 하여 더미게이트용 실리콘막 및 더미게이트 절연막을 제거하여 다마신 구조를 형성하는 단계;
    상기 다마신 구조를 갖는 반도체 기판 전 표면상에 게이트 절연막과 게이트용 금속막을 증착하는 단계; 및
    상기 층간절연막이 노출될때까지 상기 게이트용 금속막과 게이트 절연막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  7. 제 6항에 있어서,
    상기 하드마스크막과 더미게이트 실리콘막 패터닝은 건식식각 공정을 수행하여 패터닝하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  8. 제 7항에 있어서,
    상기 건식식각 공정은 주 식각과 과도식각으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  9. 제 7항에 있어서,
    상기 건식식각은 Cl2/02가스를 이용하여 식각을 진행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  10. 제 6항에 있어서,
    상기 더미게이트 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  11. 제 6항에 있어서,
    상기 열산화 공정은 온도 700 ~ 850℃ 범위에서 50 ~ 100Å의 두께를 갖도록 진행하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  12. 제 6항에 있어서,
    상기 더미게이트 실리콘막은 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  13. 제 6항에 있어서,
    더미게이트용 실리콘막 및 더미게이트 절연막은 등방성 식각공정을 이용하여 제거되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
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