JP2002368139A - 不揮発性メモリ素子 - Google Patents

Abstract

(57)【要約】 【課題】 フローティングゲート型不揮発性メモリ素子
のトンネル酸化膜は書き換え回数の増加とともに劣化す
るため、書き換え回数の増加に伴って、フローティング
ゲート中の電子が抜けやすくなる。 【解決手段】 半導体基板２１と、半導体基板内２１に
設けられたソース領域２２及びドレイン領域２３と、半
導体基板２１上に設けられた酸化膜２４と、酸化膜２４
上に設けられたフローティングゲート２５と、フローテ
ィングゲート２５上に設けられた絶縁膜２７と、絶縁膜
２７上に設けられたコントロールゲート２８から構成さ
れるフローティングゲート型不揮発性メモリ素子におい
て、フローティングゲート２５内部にフローティングゲ
ート２５を構成する物質よりもバンドギャップの小さな
物質を埋め込んでポテンシャル井戸２６を形成し、ポテ
ンシャル井戸２６内に電子を保持して、閾値電圧を制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板と、前
記半導体基板内に設けられたソース領域及びドレイン領
域と、前記半導体基板上に設けられた絶縁膜と、前記絶
縁膜上に設けられたコントロールゲートと、前記絶縁膜
内に設けられたフローティングゲートとから構成される
不揮発性メモリ素子に関するものである。

【０００２】

【従来の技術】半導体を用いたメモリ素子のうち、記憶
保持動作を必要としないメモリデバイスである不揮発性
メモリ素子はフローティングゲート型トランジスタのメ
モリセル構造を持ったものが代表的である。

【０００３】フローティングゲート型トランジスタのメ
モリセルは、ＭＯＳ構造のゲート酸化膜中にフローティ
ングゲート電極を持った構造であり、高電界により絶縁
膜に電子を通過させ、フローティングゲート中の電子数
を変えることによってメモリセルトランジスタの閾値電
圧を制御して書き換えを行うように構成されている。

【０００４】データの書き込みには、主に次に述べる２
通りの方法が使われている。

【０００５】一つは、ドレイン近傍の高電界で加速され
て高エネルギーを持った電子（チャネルホットエレクト
ロン）が酸化膜の障壁高さ以上のエネルギーを持って酸
化膜に注入され、浮遊ゲート電極に注入される方法であ
る。

【０００６】もう一つは、酸化膜中を高電界にし、実効
的な酸化膜の厚さを薄くすることによって、ファウラー
・ノルドハイムトンネル現象（ＦＮＴ；ＦＮトンネル）
を用いて、基板のチャネル領域又はドレイン領域とフロ
ーティングゲートとの間で電子の注入を行う方法であ
る。

【０００７】また、データの消去に関してはＦＮトンネ
ルが用いられている。

【０００８】このうち、低電圧で動作し、高速での読み
出しを行うために、書き込み・消去のいずれもＦＮトン
ネルにより行う方式が多く採用されている。

【０００９】

【発明が解決しようとする課題】フローティングゲート
型不揮発性メモリデバイスにおいては、書き込み又は消
去動作時にフローティングゲートと基板領域又はドレイ
ン・ソース領域の間にある酸化膜に電子を通過させる
が、本来絶縁膜である酸化膜に無理やり電子を通過させ
るため、フローティングゲートと基板領域又はドレイン
・ソース領域の間にある酸化膜は書き換え回数とともに
劣化する。

【００１０】書き換え回数の増加ともに酸化膜内に中性
トラップが増加し、中性トラップを介したトンネルが起
こるため、実効的な酸化膜厚が薄くなり、フローティン
グゲート中にある電子が室温で抜けたり（室温リテンシ
ョン問題）、非選択のメモリセルにおけるフローティン
グゲート中の電子が選択メモリセルの影響を受ける（デ
ィスターブ問題）などの信頼性上の問題が発生してい
る。

【００１１】また、上記のような信頼性上の問題から酸
化膜を極端に薄くすることができず、その限界は８ｎｍ
と言われている。そのため、フローティングゲート型不
揮発性メモリセルは微細化することが困難という問題が
ある。

【００１２】本発明は上記従来の問題点を解決するもの
で、信頼性の高い不揮発性メモリ素子を提供することを
目的とする。更に、微細化に適した不揮発性メモリ素子
を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明ではフローティングゲート内部にフローティ
ングゲートを構成する物質よりもバンドギャップの小さ
な物質を埋め込んでポテンシャル井戸構造を形成し、ポ
テンシャル井戸内に電子を保持して、閾値電圧を制御す
ることを特徴とする。

【００１４】この構成によって、電荷保持時の実効的な
絶縁膜の厚さが増加するため、電荷保持時にフローティ
ングゲート中の電子は抜けにくくなり、信頼性の高い不
揮発性メモリ素子を提供することができる。

【００１５】また、電荷保持時の実効的な絶縁膜の厚さ
が増加するために、従来のものよりも絶縁膜の厚さを薄
くすることができ、微細化に適した不揮発性メモリ素子
を提供することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を総括
的に説明する。

【００１７】本願第１の発明の不揮発性メモリ素子は、
半導体基板と、前記半導体基板内に設けられたソース領
域及びドレイン領域と、前記半導体基板上に設けられた
絶縁膜と、前記絶縁膜上に設けられたコントロールゲー
トと、前記絶縁膜内に設けられたフローティングゲート
から構成される不揮発性メモリ素子において、次のよう
に構成されているものである。すなわち、前記フローテ
ィングゲート内部に前記フローティングゲートを構成す
る物質よりもバンドギャップの小さな物質が埋め込まれ
てポテンシャル井戸構造が形成されており、前記ポテン
シャル井戸内に電子を保持して閾値電圧を制御するよう
に構成されている。

【００１８】この第１の発明によると、次のような作用
がある。すなわち、フローティングゲート内部に新たに
形成したポテンシャル井戸の存在によって、電荷保持時
における半導体基板に対する電荷蓄積領域（本発明では
ポテンシャル井戸、従来技術ではフローティングゲー
ト）の距離すなわち絶縁膜（酸化膜）の実効的な厚みが
従来技術に比べて厚いものとなる。したがって、電荷蓄
積領域内の電荷が抜けることを防止することができる。

【００１９】このことにより、絶縁膜膜厚を同じとする
ならば、従来技術に比べて、より信頼性の高い不揮発性
メモリ素子を実現することができる。あるいは、見方を
変えて、上記の信頼性の増加分を絶縁膜（酸化膜）の薄
膜化に置き換えれば、従来技術に比べて、更なる微細化
及び更なる書き込み、消去速度の向上に適した不揮発性
メモリ素子を実現することができる。

【００２０】本願第２の発明の不揮発性メモリ素子は、
上記第１の発明において、前記フローティングゲート中
に前記ポテンシャル井戸が２つ以上埋め込まれており、
前記それぞれのポテンシャル井戸が前記ドレイン領域及
び前記ソース領域以外の前記半導体基板上に重なる部分
を有しているというものである。

【００２１】この第２の発明による作用は次のとおりで
ある。単一のフローティングゲートにポテンシャル井戸
を複数埋め込んであるので、そのうち一部のポテンシャ
ル井戸でリークパスが生じても、残りの幾つかのポテン
シャル井戸では電荷を抜けにくい状態で蓄積することが
できるため、換言すれば、メモリセルに冗長性を持たせ
ることができるため、更なる信頼性の向上を実現するこ
とができる。あるいは、見方を変えて、上記の更なる信
頼性の向上分を絶縁膜（酸化膜）の薄膜化に置き換えれ
ば、更なる微細化及び更なる書き込み、消去速度の向上
を実現することが可能である。

【００２２】（第１の実施の形態）以下、本発明にかか
わる第１の実施の形態の不揮発性メモリ素子について、
図面を参照しながら説明する。

【００２３】図１は、第１の実施形態における不揮発性
メモリ素子のメモリセル構造を模式的に示す断面図であ
る。図１において、符号の２１はＰ型シリコンからなる
半導体基板、２２は半導体基板２１の表面に選択的に形
成されたＮ型の拡散層であるソース領域、２３は半導体
基板２１の表面に選択的に形成されたＮ型の拡散層であ
るドレイン領域、２４は半導体基板２１上に形成された
シリコンの酸化膜、２５は酸化膜２４上に形成されたフ
ローティングゲート、２６はフローティングゲート２５
内に埋め込まれたポテンシャル井戸、２７はフローティ
ングゲート２５上に形成された絶縁膜、２８は絶縁膜２
７上に形成されたコントロールゲートである。

【００２４】フローティングゲート２５とコントロール
ゲート２８はＮ型の不純物を添加したポリシリコンから
なり、ポテンシャル井戸２６はフローティングゲート２
５のポリシリコンよりもバンドギャップの小さい物質で
あるシリコンゲルマニウムカーボンからなる。絶縁膜２
７は酸化膜、窒化膜、酸化膜の積層構造である。

【００２５】次に、第１の実施形態における不揮発性メ
モリ素子の作製方法について説明する。

【００２６】半導体基板２１を熱酸化することによって
酸化膜２４を作製し、その上に化学気相堆積法（ＣＶ
Ｄ）によりＮ型の不純物を添加したポリシリコン、Ｎ型
の不純物を添加したシリコンゲルマニウムカーボン、Ｎ
型の不純物を添加したポリシリコンの積層構造を堆積
し、ポテンシャル井戸構造を作製する。更にその上に化
学気相堆積法（ＣＶＤ）により酸化膜、窒化膜、酸化膜
の積層構造を堆積し、絶縁膜２７を作製する。更にその
上にＮ型の不純物を添加したポリシリコンを堆積し、コ
ントロールゲート２８を作製する。その後、ソース領域
２２、ドレイン領域２３を形成する領域をフォトリソグ
ラフィーにより選択的にエッチングし、イオン注入を行
うことによって、ソース領域２２、ドレイン領域２３を
形成する。

【００２７】次に、以上のように構成された第１の実施
形態の不揮発性メモリ素子の動作について説明する。

【００２８】以下、チャネル全面ＦＮ書き込み、チャネ
ル全面ＦＮ消去のＥＥＰＲＯＭの場合について説明す
る。

【００２９】書き込みは、例えば、コントロールゲート
２８に１０Ｖを印加するとともに、半導体基板２１、ド
レイン領域２３に−１０Ｖを印加し、ソース領域２２は
オープンとすることによって行う。

【００３０】図２に書き込み時の伝導帯のバンドダイア
グラム図を示す。

【００３１】コントロールゲート２８に正の高電圧、半
導体基板２１、ドレイン領域２３に負の高電圧を加える
ことによって、半導体基板２１と酸化膜２４の界面付近
に生じるチャネル中の電子は酸化膜２４をＦＮトンネル
することが可能になり、チャネル全面からフローティン
グゲート２５に電子が注入され、注入した電子はエネル
ギーの低いポテンシャル井戸２６中に溜まり、書き込み
を行うことができる。

【００３２】酸化膜２４の厚さをＴox、酸化膜２４とポ
テンシャル井戸２６との間のポリシリコンの厚さをＴp
1、ポテンシャル井戸２６と絶縁膜２７の間のポリシリ
コンの厚さをＴp2とすると、同じ厚さの酸化膜を持った
従来のＥＥＰＲＯＭに対し、同じ書き込み電圧を加えた
場合、Ｔp1，Ｔp2を適切に選ぶことによって、酸化膜２
４には従来のＥＥＰＲＯＭの場合とほぼ同じような電界
を印加することができ、従来のＥＥＰＲＯＭとほぼ同じ
書き込み時間で書き込むことが可能である。例えば、Ｔ
ox＝１１ｎｍに対し、Ｔp1＝３ｎｍ、Ｔp2＝３ｎｍとす
る。

【００３３】消去は、例えば、コントロールゲート２８
に−１０Ｖを印加するとともに、半導体基板２１に７Ｖ
を印加し、ソース領域２２、ドレイン領域２３はオープ
ンとすることによって行う。

【００３４】図３に消去時の伝導帯のバンドダイアグラ
ム図を示す。

【００３５】コントロールゲート２８に負の高電圧、半
導体基板２１に正の高電圧を加えることによってポテン
シャル井戸２６に溜まっていた電子は、ポテンシャル井
戸２６を飛び出し、酸化膜２４とフローティングゲート
２５の界面へ移動し、酸化膜２４をＦＮトンネルするこ
とが可能になり、半導体基板２１全面へ電子が注入され
る。こうして、ポテンシャル井戸２６に溜まっていた電
子を半導体基板２１側へ引き抜き、消去が実現する。

【００３６】同じ厚さの酸化膜を持った従来のＥＥＰＲ
ＯＭに対し、同じ消去電圧を加えた場合、Ｔp1、Ｔp2を
適切に選ぶことによって、酸化膜２４には従来のＥＥＰ
ＲＯＭの場合とほぼ同じような電界を印加することがで
き、ほほ同じ時間で酸化膜２４とフローティングゲート
２５の界面にある電子をＦＮトンネルにより半導体基板
２１側へ引き抜くことが可能である。

【００３７】書き込みの場合と同じく、例えば、Ｔox＝
１１ｎｍに対し、Ｔp1＝３ｎｍ、Ｔp2＝３ｎｍとする。
フローティングゲート２５を構成する物質ポリシリコン
に対する酸化膜２４のポテンシャル障壁高さφbに対
し、ポテンシャル井戸２６を構成する物質であるシリコ
ンゲルマニウムカーボンに対するフローティングゲート
２５を構成する物質ポリシリコンのポテンシャル障壁高
さがφbの１５分の１程度であり、かつ、Ｔp1はＴoxに
比べて十分に薄いので、ポテンシャル井戸２６から、酸
化膜２４とフローティングゲート２５の界面への電子の
移動時間に関しては、酸化膜２４とフローティングゲー
ト２５の界面にある電子をＦＮトンネルにより半導体基
板２１側へ引き抜く時間に比べ、十分小さいので無視で
きる。

【００３８】以上から消去時間に関しても、従来のＥＥ
ＰＲＯＭの場合とほぼ同程度である。

【００３９】図４に電荷保持時の伝導帯のバンドダイア
グラム図を示す。この場合、フローティングゲート２５
中の電荷は全てポテンシャル井戸２６に溜まった状態に
なっており、ポテンシャル井戸２６から見ると、半導体
基板２１までの距離は（Ｔox＋Ｔp1）となっており、実
効的な酸化膜厚が従来のＥＥＰＲＯＭに比べ、厚くなっ
ている。

【００４０】以上のように本発明の第１の実施形態の不
揮発性メモリ素子によれば、フローティングゲート中に
ポテンシャル井戸構造を埋め込むことにより、書き込
み、消去時間はほとんど変わらずに、電荷保持時の実効
的な酸化膜厚を厚くし、フローティングゲート２５中の
電荷を抜けにくくすることができる。

【００４１】次に、第１の実施形態において、酸化膜２
４を８ｎｍ以下にしたフローティングゲート型不揮発性
メモリデバイスについて説明する。

【００４２】信頼性上の問題から従来のフローティング
ゲート型不揮発性メモリデバイスでは、酸化膜２４の厚
さは８ｎｍ以下にすることができなかったが、第１の実
施形態を用いることにより、従来のフローティングゲー
ト型不揮発性メモリデバイスよりも信頼性が向上するた
め、信頼性の増加分を酸化膜２４の薄膜化に置き換える
ことが可能である。

【００４３】第１の実施形態において、従来のフローテ
ィングゲート型不揮発性メモリデバイスと同程度の信頼
性を保つことで、酸化膜２４の厚さを８ｎｍ以下にする
ことができる。

【００４４】以上のように第１の実施形態の不揮発性メ
モリ素子において、酸化膜２４の厚さを８ｎｍ以下にし
たことにより、従来のフローティングゲート型不揮発性
メモリデバイスよりも微細化することが可能である。ま
た、酸化膜２４の厚さを従来よりも薄くするため、従来
のフローティングゲート型不揮発性メモリデバイスより
も書き込み・消去速度を速くすることが可能である。

【００４５】（第２の実施の形態）次に本発明にかかわ
る第２の実施の形態の不揮発性メモリ素子について説明
する。

【００４６】第２の実施形態における不揮発性メモリ素
子のメモリセル構造は、第１の実施形態において、フロ
ーティングゲート２５中にポテンシャル井戸２６を２つ
以上埋め込み、少なくとも２つ以上のポテンシャル井戸
２６がドレイン領域２３及びソース領域２２以外の半導
体基板２１上に重なる部分があることを特徴とする。以
下、ポテンシャル井戸２６を２つ埋め込んだ場合につい
て説明する。

【００４７】図５は、第２の実施形態における不揮発性
メモリ素子のメモリセル構造を模式的に示す断面図であ
る。図５において、ソース領域２２に位置対応するポテ
ンシャル井戸２６ａはソース領域２２以外の半導体基板
２１上に重なる部分を持っており、ドレイン領域２３に
位置対応するポテンシャル井戸２６ｂはドレイン領域２
３以外の半導体基板２１上に重なる部分を持っている。

【００４８】以上のように構成された第２の実施形態の
不揮発性メモリ素子について、以下、その動作を説明す
る。

【００４９】書き込み、消去時の動作は第１の実施形態
と同様である。

【００５０】電荷保持時は、第１の実施形態の場合と同
様に、実効的酸化膜厚が増加し、フローティングゲート
２５中の電荷を抜けにくくすることができる。

【００５１】更に、第２の実施形態では、ポテンシャル
井戸２６が２つのポテンシャル井戸２６ａ、２６ｂに分
かれていることから、書き換えのストレスによって一方
のポテンシャル井戸２６ａの真下の酸化膜２４にリーク
パスが生じた場合にも、ポテンシャル井戸２６ａ中の電
荷は抜けやすいが、もう一つのポテンシャル井戸２６ｂ
中の電荷は抜けにくい。そして、ポテンシャル井戸２６
ｂはソース領域２２及びドレイン領域２３以外の半導体
基板２１上に重なる部分を持っていることから、ポテン
シャル井戸２６ｂ中の電荷で閾値電圧を制御することが
可能になり、メモリセルに冗長性を持たせることができ
る。これにより第１の実施形態の場合に比べ、更なる信
頼性の向上を実現することが可能である。

【００５２】また、更なる信頼性の向上分を酸化膜２４
の薄膜化に置き換えることができ、第１の実施形態の場
合に比べ、更なる微細化及び更なる書き込み、消去速度
の向上を実現することが可能である。

【００５３】以上のように本発明の第２の実施形態の不
揮発性メモリ素子によれば、ポテンシャル井戸２６を２
つ以上埋め込み、少なくとも２つ以上のポテンシャル井
戸２６がドレイン領域２３及びソース領域２２以外の半
導体基板２１上に重なる部分を持たせることにより、メ
モリセルに冗長性を持たせることができ、メモリセルの
更なる信頼性の向上または、更なる微細化及び更なる書
き込み、消去速度の向上を実現することができる。

【００５４】

【発明の効果】本発明によれば、フローティングゲート
内部にフローティングゲートを構成する物質よりもバン
ドギャップの小さな物質を埋め込んでポテンシャル井戸
構造を形成することにより、信頼性の高い不揮発性メモ
リ素子を実現することができる。あるいは、微細化に優
れ、高速な書き込み、消去を実現可能な不揮発性メモリ
素子を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における不揮発性メ
モリ素子のメモリセル構造を模式的に示す断面図

【図２】本発明の第１の実施の形態における不揮発性メ
モリ素子の書き込み動作におけるメモリセルのバンドダ
イアグラム図

【図３】本発明の第１の実施の形態における不揮発性メ
モリ素子の消去動作におけるメモリセルのバンドダイア
グラム図

【図４】本発明の第１の実施の形態における不揮発性メ
モリ素子の電荷保持時におけるメモリセルのバンドダイ
アグラム図

【図５】本発明の第２の実施の形態における不揮発性メ
モリ素子のメモリセル構造を模式的に示す断面図

【符号の説明】

２１ 半導体基板 ２２ ソース領域 ２３ ドレイン領域 ２４ 酸化膜 ２５ フローティングゲート ２６ ポテンシャル井戸 ２７ 絶縁膜 ２８ コントロールゲート

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP03 EP04 EP09 EP13 EP23 ER05 ER09 ER19 ER29 ER30 GA21 JA31 5F101 BA03 BA07 BA12 BA16 BA17 BA19 BA29 BA36 BB05 BC02 BE05 BE07

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板内に設け
   られたソース領域及びドレイン領域と、前記半導体基板
   上に設けられた絶縁膜と、前記絶縁膜上に設けられたコ
   ントロールゲートと、前記絶縁膜内に設けられたフロー
   ティングゲートから構成される不揮発性メモリ素子にお
   いて、前記フローティングゲート内部に前記フローティ
   ングゲートを構成する物質よりもバンドギャップの小さ
   な物質が埋め込まれてポテンシャル井戸構造が形成され
   ており、前記ポテンシャル井戸内に電子を保持して閾値
   電圧を制御するように構成されていることを特徴とする
   不揮発性メモリ素子。
2. 【請求項２】 請求項１記載の不揮発性メモリ素子にお
   いて、前記フローティングゲート中に前記ポテンシャル
   井戸が２つ以上埋め込まれており、前記それぞれのポテ
   ンシャル井戸が前記ドレイン領域及び前記ソース領域以
   外の前記半導体基板上に重なる部分を有していることを
   特徴とする不揮発性メモリ素子。