JP2013080948A - 二重層フローティングゲートを備えているｅｐｒｏｍセル - Google Patents

Abstract

【課題】インクジェットペンコントロールチップの既存の層を利用して製造できるEPROMを提供する。
【解決手段】EPROMセル７０は、ソース領域及びドレイン領域を有する半導体基板５２と、第１の金属層６０と電気的に相互接続されている半導体ポリシリコン層５６を含むフローティングゲート７２と、第２の金属層６４を含むコントロールゲートとを備えている。フローティングゲート７２は、ソース領域及びドレイン領域に隣接して配置され、第１の誘電体層５４によって半導体基板５２から分離され、コントロールゲートの第２の金属層６４は、第１の金属層６０との間にある第２の誘電体層６２を介して、第１の金属層６０と容量結合されている。
【選択図】図４

Description

本発明は、二重層フローティングゲートを備えているEPROMセルに関する。

プログラム可能な読み出し専用メモリ（PROM）チップは公知であり、種々のコンピュータデバイスにおいて幅広く利用されている。従来のPROMチップには、列及び行を形成する金属導体の格子が含まれている。列及び行は、誘電体層によって分離されているチップの異なる層上に形成され、最初に、各行/列の交差部を相互接続する導電性ヒューズを含む。各交差部は１ビットを与える。チップをプログラムするために、特定のヒューズに相対的に高い電流が選択的に送られて、当該ヒューズが焼き切られる。ヒューズがそのままの状態である交差部は、その回路の２値論理において１の値を有し、ヒューズが焼き切られた交差部は０の値を与える。

改良された形式のPROMチップも知られている。ビットを、アレイにおいてではなく、個々にアドレス指定できるようにした、異なるヒューズ技術を利用するｎ型金属酸化膜半導体（NMOS）チップが開発されている。そのような標準的でないPROMチップは、インクジェットプリントヘッド等において利用されている。標準的なPROM技術と違いがあるにもかかわらず、NMOSチップは、基本的には同じようにしてプログラムされ、使用される。ヒューズが選択的に焼き切られ、各ビットが所望の２値状態にプログラムされる。

このようにしてROMチップをプログラムし、使用することには、いくつかの欠点がある。チップが最初に、適切にプログラムされない場合に、それを修正する方法がないため、そのチップは廃棄されなければならない。さらに、ヒューズは比較的大きく、また信頼性が低いことが挙げられる。たとえば、インクジェットプリントヘッド回路では、ヒューズがプログラム中にインクジェットオリフィス層に損傷を与えることがあり、ヒューズが焼き切れた後に、ヒューズからの金属屑がインクに吸い込まれて、ペンを詰まらせたり、又は結果として印刷品質を劣化させることがある。

近年、電気的にプログラム可能な読み出し専用メモリ（EPROM）デバイスも開発されている。典型的なPROMチップとは異なり、EPROMチップはヒューズを含まない。典型的なROMチップと同様に、EPROMは列及び行から成る導電性格子を含む。各交差部にあるセルは２つのゲートを有し、それらのゲートは、誘電体としての役割を果たす薄い酸化物層によって互いから分離されている。ゲートのうちの一方はフローティングゲートと呼ばれ、他方はコントロールゲート又は入力ゲートと呼ばれる。フローティングゲートは、コントロールゲートを通じてのみ、行に関連付けられる。未使用のEPROMでは、全てのゲートが完全に開いており、各セルに１の値が与えられる。すなわち、フローティングゲートは最初に帯電していないので、しきい値電圧は低くなる。

ビットの値を０に変更するために、コントロールゲート及びドレインにプログラミング電圧（たとえば、10ボルト〜16ボルト）が印加される。このプログラミング電圧は、励起された電子をフローティングゲートに引き寄せ、それによってしきい値電圧を高める。励起された電子は、薄い酸化物層を通じて押し出され、その酸化物層の他方の面に捕らえられて、負の電荷を与える。これらの負に帯電した電子は、コントロールゲートとフローティングゲートとの間の障壁としての役割を果たす。EPROMセルの使用中に、セルセンサが、セルのしきい値電圧を監視する。しきい値電圧が低い（しきい値レベル未満である）場合には、そのセルは１の値を有する。しきい値電圧が高い（しきい値レベルよりも高い）場合には、そのセルは０の値を有する。

EPROMセルは、各交差部に２つのゲートを有するので、EPROMチップは、標準的なNMOS又はPROMチップに比べて、付加的な層を必要とする。結果として、NMOS回路内のヒューズの欠点のうちのいくつかは、同じ用途にEPROM回路を適用することによって解消されることがあるが、EPROMセルの使用には、チップに付加的な層を設ける必要があるので、チップのコストが高くなり、チップの複雑さが増すか、又は個別にEPROMチップを設ける必要がある。

本発明の種々の特徴及び利点は、添付の図面と共に取り上げられる以下の詳細な説明から明らかになり、それらは合わせて、本発明の特徴を例示する。

典型的なEPROMトランジスタの概略図である。 典型的なEPROMトランジスタの代替的な概略図である。 典型的なEPROMチップ内の回路層を示す断面図である。 インクジェットプリントヘッド回路の一実施形態における層を示す断面図である。 図３に示す回路層で使用するのに適合させることができるEPROMトランジスタの一実施形態の概略図である。 図４のEPROMトランジスタをプログラムするための回路の概略図である。 層を変更したEPROMトランジスタの一実施形態を組み込むEPROMアレイの概略図である。

さらに、図面に示す例示的な実施形態を参照し、それを説明するために、本明細書では特有の用語を使用することになる。それにもかかわらず、それによって本発明の範囲を限定することが意図されていないことを理解されたい。本開示を所有する当業者ならば思い浮かぶであろう、本明細書において例示される本発明の特徴の改変及びさらなる変更と、本明細書において例示されるような本発明の原理のさらなる適用とは、本発明の範囲内にあると見なされるべきである。

発明者は、インクジェットプリントヘッド及び他の応用形態などにおいて、電気的にプログラム可能な読み出し専用メモリ、すなわちEPROMを利用して、NMOS回路内のヒューズを排除することができることを認識している。EPROMセルはヒューズを含まないので、NMOSビットよりも優れた数多くの利点を提供する。

EPROMセル又はビット10の２つの異なる概略図を図１Ａ及び図１Ｂに示す。EPROMセルは一般的に、入力ゲート12（コントロールゲートとも呼ばれる）と、フローティングゲート14と、ソース18及びドレイン20を含む半導体基板16とを備えている。図１Ｂに示すように、基板には、ソース及びドレインにそれぞれ隣接するN+ドープ領域と、その間にあるpドープ領域22とが設けられている。コントロールゲート及びフローティングゲートは、その間の誘電体材料24を介して互いに容量結合され、それによってコントロールゲート電圧がフローティングゲートに結合される。誘電体材料26の別の層も、フローティングゲート14と半導体基板16との間に配置されている。

ドレイン20に高い電圧でバイアスをかけると、活性な「熱い」電子が生成される。コントロールゲート12とドレインとの間に正のバイアス電圧がかけられると、これらの熱い電子のうちのいくつかが、フローティングゲート14に引き寄せられる。電子がフローティングゲートに引き寄せられると、セルのしきい値電圧、すなわち、ゲート/ドレインが電流を流すために必要とされる電圧が高くなる。十分な電子がフローティングゲートに引き寄せられる場合には、これらの電子が電流を遮断し、それによってしきい値電圧は最終的には、所望のしきい値電圧（たとえば、その回路の動作電圧）よりも高いレベルまで上昇する。これによって、そのセルは、その電圧レベルにおいて電流を遮断し、それによって、セルの動作状態が１から０に変化する。セルをプログラムした後に、通常動作中に、セルセンサ（図示せず）を使用して、EPROMセルの状態が検出される。

EPROMセルは各ビット位置において２つのゲートを含むので、これらのチップは、PROM又はNMOSチップよりも多くの層を必要とする。図２に示すのは、典型的なEPROMチップ30内の層の断面図である。半導体シリコン基板32上にゲート酸化物36が配置されている。ゲート酸化物層上にポリシリコン材料38の層が配置され、その層内にフローティングゲート（図１の14）が形成される。適切にドープされる場合、このポリシリコン材料は、導体としての役割を果たす。ゲート酸化物層36は、フローティングゲートと半導体基板との間の誘電体層（図１の26）としての役割を果たす。

フローティングゲート層上にゲート酸化物材料の別の層40が配置され、それは別の誘電体層をもたらし、その上にはポリシリコン42の別の層があり、その中にコントロールゲート（図１の12）が形成されている。コントロールゲート層上には、別の誘電体層46によって分離される１つ又は複数の金属層44、48が配置されている。それらの金属層は、EPROM回路に対する行線及び列線をもたらし、コントロールゲート、ドレイン及び回路の他の構成要素間の種々の電気的接続も形成する。

典型的なEPROM回路内のこれらの回路層は、インクジェットプリントヘッドにおいて利用されるような、典型的なPROM回路において見られる層とは対照的である。インクジェットコントロールPROMチップ50内の層の断面図を図３に示す。このチップは、半導体基板52を含み、その上には酸化物層54（二酸化シリコンSiO₂のような）があり、その上にポリシリコン層56、誘電体層58があり、その上に金属１層60及び金属２層64があり、これらの金属層は誘電体層62によって分離されている。

これらの２つの金属層60及び64は、その回路のための行線及び列線、並びに他の回路接続を提供する。この層構成には、EPROMセルを形成するために必要となる付加的なポリシリコン層及びゲート誘電体がないことは明らかであろう。この形式の回路においてEPROMを実現しようするこれまでの試みは、付加的な工程ステップを追加して、付加的なフローティングゲート及びゲート誘電体を追加することに焦点が当てられてきた。別の選択は、別個のEPROMチップを追加することである。これらのいずれの選択によっても、構成が複雑になり、コストが高くなる。

有利には、発明者は、工程、層及びコストを追加することなく、このPROMチップ内の層を利用してEPROM機能を提供する構造及び方法を開発した。図４には、図３に示すインクジェットペンコントロールチップの既存の層を利用して設計されて製造されているEPROMビット70の概略図を示す。この構成は、金属１層60と金属２層64との間に容量結合を作り出すことによってEPROMを実現する。金属１層及び金属２層内に、平行に向かい合う蓄電板が形成されている。金属２層内に形成されているプレートはコントロールゲートを作り出す。この構成のために、この層内の電圧が、金属１層に容量結合される。

別の同じような平行構造がポリシリコン層56内に形成されている。金属１層の下にある誘電体層58に割れ目を作り出し、金属１層をポリシリコン層内のこの平行構造と電気的に相互接続できるようにする。こうして、金属１層及びポリシリコン層は一緒に、フローティングゲート72を形成し、それは、誘電体層54によってシリコン基板から分離されている。この構成によれば、EPROMセルのために必要とされるコントロールゲート/フローティングゲート構造がもたらされる。

この説明において使用するとき、用語「金属１」層は常に、フローティングゲートに関連付けられている金属層を指しており、用語「金属２」層は、コントロールゲートに関連付けられている上側の金属層を指している。しかしながら、特許請求の範囲の記載において使用されているような用語「第１の金属層」及び「第２の金属層」は、その請求項の観点に応じて、入れ替え可能であることに理解されたい。たとえば、上から下に（コントロールゲートから始めて）EPROMセルを説明する場合、コントロールゲートに関連付けられている金属層（金属２）は「第１の金属層」と呼ばれることになり、フローティングゲートに関連付けられている金属層（金属１）は、「第２の金属層」と呼ばれることになる。逆に、セルが基板から上に向かって説明される場合、「第１の金属層」の指示は金属１に対応し、「第２の金属層」は金属２を指す。

金属１層と金属２層との間の静電容量を相対的に高くすることができる。本発明では、約６〜約７の適度に高い誘電率を有する誘電体層62のために炭化シリコン/窒化シリコン材料を使用する。結果として、金属１層と金属２層との間の静電容量は、約1.5×10^-16F/μm²の程度とすることができる。この程度の静電容量の場合、発明者は、金属１及び金属２の蓄電板がそれぞれ400に対して約400μm²〜約2500 μm²の面積を有する構成を試験した。これらの試験によって、全静電容量が0.37pF〜0.6pFになることがわかった。

EPROMトランジスタ70をプログラムするための回路の概略図を図５に示す。このEPROMセルのプログラミングは、典型的なEPROMセルと同様に、コントロールゲート64及びドレイン74に電圧パルスを印加することによって行われる。これは、フローティングゲート72に適切な量の熱い電子を与えるために行われる。ソースとドレインとの間の電圧は、その回路のブレークダウン電圧に近いことが望ましい。ブレークダウン電圧は、ゲートがしきい値電圧未満である（ゲートが０ボルトにある）場合にトランジスタが導通し始める（ドレイン）電圧である。一実施形態では、発明者は、その回路が15ボルトのブレークダウン電圧を有するとき、約16±１Vの電圧においてEPROM回路をプログラムした。

図５の回路では、ブレークダウン電流を制限するために、コントロールゲート64が、抵抗器78（たとえば、100オームの抵抗を有する）でドレイン74に接続される。さらに、チャネル（ゲート）長の物理的な寸法、すなわち両方のゲート下のチャネルの長さは、ブレークダウン電圧を変更するように操作されることがある。たとえば、ゲート長を狭くするほど、ブレークダウン電圧が低くなる。本発明の一実施形態では、発明者は、この目的のために、４μmではなく、3.0μm〜3.5μmのゲート長を利用した。

プログラムするために必要とされる時間は、フローティングゲート電圧、フローティングゲートに引き寄せられる熱い電子の量、望ましいしきい値電圧変化、ゲート構造全体の静電容量、ゲート酸化物（基板とフローティングゲートとの間の酸化物）の厚みの関数である。ゲート酸化物の厚みは、フローティングゲートに達することができる活性な熱い電子の割合を決定する。一実施形態では、フローティングゲート電圧は５ボルト〜12ボルトの範囲内にあるが、他の電圧範囲を利用することもできる。フローティングゲート電圧は、コントロールゲート上の電圧、金属１層及び金属２層の結合比によって決まる。いずれのゲート酸化物の厚みでも、望ましい熱い電子がもたらされることになるが、ゲート酸化物の厚みは多くの場合に、所与のチップ構成に対して固定される。たとえば、プリントヘッドコントロールチップの一実施形態では、ゲート酸化物の厚みは70nm（700オングストローム）に固定される。

プログラム中にもたらされる熱い電子の量は、プログラミングがブレークダウン電圧の近くで行われるときに、そして電流が高いほど多くなる。一実施形態において、発明者は、25mAの電流でプログラムしたが、他の電流値を利用することもできる。発明者は、たとえば、20mAのプログラミング電流も考えたが、他の電流値を利用することもできる。発明者が利用したしきい値電圧の範囲は３ボルト〜７ボルトであるが、他のしきい値電圧範囲を利用することもできる。上記のパラメータにおいて、発明者は、10ミリ秒のプログラミング時間を利用可能であることを見出した。しかしながら、上記の種々のパラメータが変更される場合に、異なるプログラミング時間を利用することができる。たとえば、プログラミング時間の範囲は、100μs未満から数秒程度の時間（たとえば、４秒）にすることができる。

EPROMセルの読出しは、その回路内のいずれかの場所にあるセルセンサ（図示せず）を利用して、しきい値電圧を検出することによって行われる。しきい値電圧を検出することは、ゲート/ドレイン電圧を設定し、対応する電流を測定すること、又は電流を設定して電圧を測定することのいずれかによって行うことができる。発明者は、プログラミングの前後で、EPROMセルのオン抵抗（R_on）が約２倍に変化することを見出した。

発明者は、研究室環境において、この形式のEPROMセルを構成して試験した。その試験の設定において、変更されたセルを構成して、フローティングゲート電圧を監視した。ゲート及びドレインに電圧パルスを印加して、EPROMセルを所望のしきい値電圧にプログラムした。セルを試験してゲート電圧を読み取るために、第２のセンストランジスタ（図示せず）のゲートをEPROMセルのフローティングゲートに接続した。これによって、センストランジスタのゲート電圧が、フローティングゲート電圧と同じになる。第２のトランジスタのオン抵抗（R_on）は、ゲート電圧に比例する。第２のトランジスタのオン抵抗を監視することによって、フローティングゲート電圧を測定することができる。

図６は、本明細書において開示されている、層を変更したEPROMセルを利用して製造することができるEPROMアレイ80の部分的な概略図を示す。このアレイでは、EPROMセル82は複数の行及び列に配列されている。EPROMセル82のゲート92は全て入力電圧V_in（93で示されている）に接続される。EPROMセルのドレイン83は全て線90a、90b等を介して互いに接続され、電流を制御するために抵抗器94がV_inと直列に接続されている。EPROMトランジスタのソース85は、行トランジスタ96のドレインに接続され、そのトランジスタは、それらのソースを介して列トランジスタ98a及び98bのドレインに接続されている。プログラミング及び読出し両方のために、行トランジスタ96及び列トランジスタ98によって特定のEPROMセルが選択できる。

行線84a、84bは、所与の行内の全ての行選択トランジスタ96のゲートに接続されている。所与の列内の全ての行トランジスタ96のソースは、その列のための列トランジスタ98のドレインに接続されている。各列トランジスタ98a、98bのゲートは、列線（図示せず）を介して、電圧源（図示せず）に接続されている。列トランジスタ98a、98bのソースは、接地のような共通の電圧に接続されている。或るセルをプログラムするために、１つの行線（たとえば、84a）及び１つの列線（たとえば、列トランジスタ98aのゲート）に所定の電圧を印加することによって、そのセルが選択され、その後、相対的に高い電圧V_in（たとえば、16V）のパルスが印加される。セルの状態を読み取るために、同じようにして、より低い入力電圧V_inパルス（たとえば、５V）が印加され、電流が監視される。このアレイでは、プログラミング時を除いて、EPROMトランジスタのドレインとソースとの間に高い電圧はかからない。有利には、EPROMトランジスタのドレイン及びゲートは一緒に切り替わるので、ドレインのゲートに対する電圧の結合の問題は生じない。

発明者は、行選択トランジスタ96が、20 mA、25mA又はそれ以上のようなプログラミング電流を取り扱わなければならないので、そのトランジスタの寸法が重要であることを見出した。この目的のために、発明者は、150μmの幅を有する行選択トランジスタを使用している。プログラミング電流をより小さくする場合、寸法をより小さくすることができ、電流をより大きくすると、より大きな寸法が必要とされることは明らかである。

動作時に、行信号が、その行内の全ての行コントロールトランジスタ96をオンに切り替える。列信号が、選択された列コントロールトランジスタ98をオンに切り替える。その後、入力電圧V_inが印加され、その行及び列トランジスタの両方がオンに切り替えられているセルだけが、その両端に十分な電圧を印加される。他の全てのセルでは、EPROMトランジスタのソースがフローティング状態になる。すなわち、そのEPROMトランジスタのソースは、任意の一定の電圧に駆動されるのではなく、他の端子上の電圧に浮遊するだけである。そのEPROMトランジスタには電圧がかからない。行及び列コントロールトランジスタを設けるのではなく、各EPROMセルと共に、単一の制御トランジスタを設けることもできる。そのような構成では、セル当たり１つの制御線が設けられることになり、各EPROMセルの動作は個々の制御トランジスタによって制御される。この種の構成では、物理的な寸法が大きくなるが、ヒューズのために現在利用されているいくつかの制御方式により直接的に対応することになる。

発明者は、インクジェットプリントヘッド内のペンIDビットを与える際に使用するために、上述されたようにして2×10のEPROMアレイを設計した。この構成では、回路のシフトレジスタによって、行信号及び列信号を供給することができる。すなわち、行線及び列線を個々に駆動するのではなく、個々の値をシフトレジスタの中にシフトして、シフトレジスタ出力から駆動することができる。そのシフトレジスタは、2×10アレイの行選択及び列選択をアドレス指定する。その回路の幾何学的構成を種々の方法で構成できることは半導体設計の当業者には明らかであろう。

発明者は、上記の設計に基づいて、４ビットアレイを構成し、プログラムした。プログラムした後に、EPROMセルは、１年以上にわたって、その電荷を保持している。

本明細書において説明する、層を変更したEPROMセルの信頼性及び寿命は数多くの要因に依存する。フローティングゲート及びゲート誘電体構造を提供する層はEPROM回路において典型的に利用される層とは異なる形式及び厚みから成るので、最終的な設計のいくつかの態様がその耐久性に影響を及ぼす。たとえば、図３及び図４、ならびに上記の資料を参照すると、このEPROMセル70のコントロールゲート64及びフローティングゲート72は、従来のEPROM回路内の対応する構造よりも大きい。これは１つには、相対的に高い誘電率の厚みのある誘電体層62がコントロールゲート及びフローティングゲートを分離するためである。ゲート構造が大きくなるほど、層間に漏れが生じる可能性が高くなり、フローティングゲート上の電荷の寿命に影響を及ぼす可能性がある。

さらに、層の平坦性がその性能に影響を及ぼすことがある。層表面にわずかな起伏があり、種々の層の厚みがわずかに変動していると、層間の漏れ及び電荷の集中の生じることがある。たとえば、図３に示すPROMチップの層で構成されるペンコントロール回路では、ポリシリコン層56及び隣接する誘電体層54、58の厚みと平坦性が、PROM回路の動作にとってそれほど重要ではない。この要因は、これらの層の形成に適用される品質管理の水準に影響を及ぼす。しかしながら、EPROM回路では、これらの要因は、より大きな影響を及ぼす。

それにも関わらず、さらに低い水準の信頼性でも許容することができる場合、品質管理を高めることなく、この構成を利用することができる。これは、インクジェットペンに当てはまる。インクジェットペンのための設計寿命は通常約18ヶ月であり、それは主に、インクジェットカートリッジが一般的に製造後に直ちに販売されること、及びその後、ペンが直ぐに使い果たされることによる。結果として、EPROMセルが、その期間にわたって電荷を確実に保持することができれば、デバイスが目的どおりに働かない可能性はほとんどない。しかしながら、層の平坦性及び厚みをさらに正確に制御することによって、より一層信頼性を高めることが望ましい他の応用形態においても、この同じ構造を効果的に利用することができる。

本明細書において開示するEPROM構造は、工程、層、コストを追加することなく、数多くの形式の回路においてヒューズの代わりに利用することができる。この構成は、従来のEPROMセルよりも大きいが、ヒューズよりは小さなセルを提供する。このようにして構成されるEPROMセルは他の目的のためにも利用することができる。フローティングゲート上の電荷は累積するので、この構成を利用して、累積的な量を格納することができる。たとえば、インクジェットプリントヘッドにおいて、EPROMセルは、プリントアウトされるページ数を追跡するために、又は他の目的のために逐次的にプログラムし直すことができる。EPROMセルのプログラミングはセルのしきい値電圧を変更するので、アナログ回路を制御するために、たとえば、可変の時間遅延を作り出すために、これらのセルの逐次的なプログラミングを利用することができる。他の応用形態も実現可能である。

これまでに参照した構成は、本発明の原理の応用の例示であることを理解されたい。特許請求の範囲において述べるような、本発明の原理及び概念から逸脱することなく、数多くの変更を加えることができることは当業者には明らかであろう。

Claims (8)

1. ＥＰＲＯＭセルであって、
   第１の金属層を含むコントロールゲートと、
   前記第１の金属層に容量結合されている第２の金属層と、
   前記第２の金属層と電気的に相互結合されている半導体ポリシリコン層と、この半導体ポリシリコン層と前記第２の金属層がフローティングゲートを含み、
   ソース領域及びドレイン領域を有するドープされた半導体基板と、
   前記フローティングゲートに関連付けられた電荷が前記ソース領域と前記ドレイン領域の間の電流のレベルに影響を与えるように、前記半導体基板と前記半導体ポリシリコン層の間に配置されている第１の誘電体層と、
   前記半導体ポリシリコン層と前記第２の金属層の間に配置されている第３の誘電体層と、前記第２の金属層が該第３の誘電体層内に形成されている間隙を介して前記半導体ポリシリコン層と接触していることを含むＥＰＲＯＭセル。
2. 前記第１の金属層と前記第２の金属層との間に配置されている第２の誘電体層をさらに含み、その第２の誘電体層が約６から約７の範囲の誘電率を有し、前記第１の金属層と前記第２の金属層が約１．５×１０^−１６Ｆ／μｍ^２の静電容量を有する蓄電器を形成する請求項１に記載のＥＰＲＯＭセル。
3. 前記第１の誘電体層が二酸化シリコンを含み、前記第２の誘電体層が炭化シリコン／窒化シリコンを含む請求項２記載のＥＰＲＯＭセル。
4. 使用時、前記セルのフローティングゲートの電圧が５ボルトから１２ボルトの範囲内にあり、前記セルのしきい値電圧が３ボルトから７ボルトの範囲内にあり、前記セルが２５ミリアンペアのプログラミング電流に適合するように構成されている請求項１から３のいずれか１項に記載のＥＰＲＯＭセル。
5. 前記セルが逐次的に帯電されて累積的な値を格納するように、前記フローティングゲートに適用されるプログラミング電荷が累積する請求項１から４のいずれか１項に記載のＥＰＲＯＭセル。
6. ＥＰＲＯＭアレイであって、
   複数の行及び列に配列されている複数のＥＰＲＯＭセルを含み、各ＥＰＲＯＭセルが、
   ソース領域及びドレイン領域を有する半導体基板と、
   第１の誘電体層により前記半導体基板から分離されているフローティングゲートと、このフローティングゲートが第１の金属層と電気的に相互接続している半導体ポリシリコン層を含み、
   第２の金属層を含み、前記第１の金属層と前記第２の金属層の間に配置されている第２の誘電体材料を介して前記第１の金属層に容量結合されているコントロールゲートと、
   前記ドレイン領域と前記ＥＰＲＯＭセルに対する入力電圧源との間に直列に配置され、前記ＥＰＲＯＭに関するブレークダウン電流を制限するように構成されているレジスタとを含むＥＰＲＯＭアレイ。
7. 各行に関連付けられた行コントロールトランジスタと、
   各列に関連付けられた列コントロールトランジスタとをさらに含む請求項６に記載のＥＰＲＯＭアレイ。
8. 前記レジスタが１００オームの抵抗を有する請求項６又は７に記載のＥＰＲＯＭアレイ。

Images