JP3109379B2

JP3109379B2 - 不揮発性メモリセル及びその閾値の調整方法、トランジスタの閾値の調整方法並びに不揮発性記憶装置及びその動作方法

Info

Publication number: JP3109379B2
Application number: JP9732094A
Authority: JP
Inventors: 寛後藤
Original assignee: JFE Engineering Corp
Current assignee: JFE Engineering Corp
Priority date: 1993-05-11
Filing date: 1994-05-11
Publication date: 2000-11-13
Anticipated expiration: 2015-11-13
Also published as: JPH0757490A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去・書き込
み可能な不揮発性メモリセル及びその閾値の調整方法、
フローティングゲートを有する複数のトランジスタの閾
値の調整方法並びに不揮発性記憶装置及びその動作方法
に関し、殊に、書き込み及び消去の動作が容易であり、
且つ閾値を高精度に行うことができる不揮発性半導体記
憶装置とその閾値の調整方法に係わるものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭ（電気的に消去可能・書き
込み可能な不揮発性読み出し専用メモリ）やＵＶＥＰＲ
ＯＭ（紫外線による消去可能な不揮発性読み出し専用メ
モリ）に代表されるフローティングゲート（以下、浮遊
ゲートと称する）型の不揮発性記憶装置は、データの消
去や書き込みを行うに当たり、ホット・エレクトロンや
トンネル電流を用いて、浮遊ゲートからの電子の引き抜
きや浮遊ゲートへの電子の注入を行っているため、原理
的にデータの消去や書き込みに要する時間が、ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）やＳＲ
ＡＭ（スタティック・ランダム・アクセス・メモリ）に
比べて長いという問題を有している。尚、本願では、特
記しない限り、便宜的に浮遊ゲートからの電子の引き抜
きはデータの書き込みに、浮遊ゲートへの電子の注入は
データの消去に対応するものとする。

【０００３】従来の浮遊ゲート型の不揮発性記憶装置の
データの消去・書き込み動作を大別すると、ホット・
エレクトロンによる書き込み、トンネル電流による消去
の方式と、トンネル電流による書き込み、トンネル電
流による消去の方式とに分けられる。前者の典型例は電
気的一括消去型の所謂フラッシュＥＥＰＲＯＭであり、
後者の典型例はＮＡＮＤ型ＥＥＰＲＯＭである。又、何
れの範疇にも属さないものとしては、ホット・エレク
トロンによる書き込み、紫外線照射による消去の方式を
採るＵＶＥＰＲＯＭが挙げられる。

【０００４】図１０は、各方式を採用する典型的な不揮
発性記憶装置に関するメモリセル乃至はメモリセルを構
成する浮遊ゲート及び制御ゲートを有するトランジスタ
（以下、メモリトランジスタと呼ぶ）の閾値電圧Ｖ
_TH（縦軸）とその閾値電圧Ｖ_THの発生頻度（横軸）との
関係を示している。同図（ａ）〜（ｄ）において、
（ａ），（ｂ）がフラッシュＥＥＰＲＯＭ、（ｃ）がＮ
ＡＮＤ型ＥＥＰＲＯＭ及び（ｄ）がＵＶＥＰＲＯＭに夫
々対応している。この図では、メモリトランジスタの浮
遊ゲートに電荷が蓄積されることで、メモリトラジスタ
の閾値電圧が大きな値になり、当該メモリトランジスタ
のドレイン電流が流れない若しくは流れにくくなってい
る状態、即ちメモリセルにデータが書き込まれた状態を
“０”データとして表記している。又、浮遊ゲートから
電子が放出されることで、当該メモリトランジスタの閾
値電圧が小さな値になり、このメモリトランジスタのド
レイン電流が流れる若しくは流れ易くなっている状態、
即ち、メモリセルからデータが消去された状態を“１”
データとして表示している。

【０００５】図１０から分かるように、書き込み後及び
消去後の閾値電圧の分布は、ＵＶＥＰＲＯＭの消去の場
合を除く何れの方式においてもばらつきが大きい特徴を
有している。ホット・エレクトロンやトンネル電流は、
チャネル長、チャネル幅、トンネル絶縁膜の膜厚やその
均一性、ドレイン電圧や制御ゲートの電圧などに非常に
敏感であり、これらの変動がメモリトランジスタの閾値
電圧の変動をもらたすからである。

【０００６】上述のように、従来の不揮発性記憶装置で
は、メモリトランジスタの閾値電圧がばらつくことか
ら、書き込みや消去の信頼性を改善するためには、閾値
電圧の分布を改善する必要があった。このような問題を
解決する代表的な方法としては、不揮発性記憶装置内に
特殊な論理回路を設けることにより、広い分布を有する
閾値電圧を所望の範囲に収束させる方法である（例え
ば、K.N.Kynette et al.,"An In-System Reprogrammabl
e 32k ×8 CMOS Flash Memory, IEEE J. Solid-State
Circuits", Vol.23, No.5, pp.595-598, Dec. 199
2）。この方法では、すべてのメモリセルが完全に "
０”データ状態になる迄、各メモリセルに対して、浮遊
ゲートに電荷を蓄積して "０”データ状態にする操作
と、 "０”データが書き込まれたか否かを確認するため
の読み出し（ベリファイ動作）操作とを交互に繰り返
す。すべてのメモリセルが "０”データ状態になった後
に、データの一括消去を行い、すべてのメモリセルを "
１”データ状態にする。即ち、消去前に書き込みを行っ
て、各メモリセルの浮遊ゲートに電荷を蓄積して閾値を
揃えることで、過剰消去を防止している。

【０００７】又、図１１は、特開昭６４─４６２９７号
（発明者：ウインストン・ケイ・エム・リー，出願人：
インテル・コーポレーション）に開示されたものてあ
り、この従来例では、特別な帰還増幅回路４や比較器５
を不揮発性メモリセルのドレイン電極と制御ゲートとの
間に設けて消去電圧源７を制御することにより、浮遊ゲ
ートの最終的な電位、即ち、メモリトランジスタの閾値
電圧を目的値又は目的範囲に調整する手法が提案されて
いる。

【０００８】更に、ばらついている閾値電圧を有するメ
モリトランジスタの浮遊ゲートにホットホールを注入し
て、閾値電圧を収束させるという方式も提案されている
（S.Yamada et al., "A Self-Convergence Erasing Sch
eme for a Simple StackedGate Flash EEPROM", IEDM T
ech. Dig., pp.307-310, Dec.1991 ）。

【０００９】

【発明が解決しようとする課題】しかしながら、個々の
メモリトランジスタの閾値を修正するための論理回路や
帰還増幅回路等を設けて閾値電圧を所望の範囲に収束さ
せる従来技術でも、やはり回路が大きく、且つ、その回
路構成が複雑になる欠点を有する。しかも、メモリトラ
ンジスタの閾値電圧の分布を改善する論理回路の動作
は、消去を完了する迄に、書き込みとベリファイを繰り
返すという動作フローであり、この従来技術がかなり複
雑である点は否定できない。又、この論理回路では、デ
ータの過剰消去によりメモリセルの閾値が負の値になる
ことがないように、初期の閾値のばらつきに応じてメモ
リセル毎に書き込み時間を変える工夫が施されている。
それ故に、この論理回路における一連の動作フローの中
でも、書き込みに特に時間を要し、結果的に消去が完了
する迄に時間がかかるという問題があり、改善の余地が
あった。又、ホットホールを浮遊ゲートに注入して閾値
を揃える方式では、ホットホール電流がトンネル電流や
ホットエレクトロン電流に比べて極めて微小（１０^-5倍
以下）である為に、時間がかかるという欠点がある。

【００１０】本発明は、上述のような問題点に鑑みなさ
れたものであり、簡易且つ高精度な不揮発性メモリセル
及び不揮発性メモリセルの閾値の調整方法を提供するこ
とを目的とし、更には、メモリセルの閾値電圧を所望値
又は所望範囲に収束させて、消去時間を大幅に短縮する
ことができる不揮発性記憶装置及び当該装置に関する信
頼性の高い動作方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る第１の不揮
発性メモリセルは、メモリトランジスタを備える不揮発
性メモリセルであって、メモリトランジスタのドレイン
電極又はソース電極の一方に電気的に接続する容量素子
と、この容量素子を充電し、ドレイン電極又はソース電
極の一方を他方よりも高電位に設定する電位設定手段
と、メモリトランジスタのドレイン電極又はソース電極
の一方を他方よりも高電位に設定する電位設定手段と、
メモリトランジスタの制御ゲートに交流電圧を印加する
電圧発生手段とを具備するものである。この揚合、制御
ゲートに印加する交流電圧は正電位と負電位との間で変
動するパルス電圧が好適である。このパルス電圧は、波
形の如何（三角波、矩形波、正弦彼等）を問わす、正電
位側への一振幅と負電位側への一振幅で構成される一周
期分の交流パルス信号が有限個結合して構成される。こ
の第１の不揮発性メモリセルに具備する電圧発生手段
は、制御ゲートへの負電圧の印加によりトンネル電流を
流がし、制御ゲートへの正電圧の印加によりチャネル電
流を流がすように、交流電圧の振幅電圧値が設定されて
いる。この交続電圧では、正電圧のピーク値の絶対値が
負電圧のピーク値の絶対値よりも小さく設定するのが好
適である。又、正電圧のパルス幅の方が負電圧のパルス
幅よりも広いのが好ましい。

【００１２】

【００１３】本発明に係る第１の不揮発性メモリセルの
閾値の調整方法は、メモリトランジスタのドレイン電極
又はソース電極の一方に電気的に接続する容量素子と、
メモリトランジスタのドレイン電極又はソース電極の一
方を他方よりも高電位に維持し、次いで制御ゲートに交
流電圧を印加して、ドレイン電極又はソース電極の一方
の電位を低下させる方法である。この場合、ドレイン電
極又はソース電極を高電位とする方法は、ドレイン電極
に電気的に接続する容量素子に電荷を充電することで行
い、ドレイン電極の電位の低下は、容量素子に蓄積され
た電荷の放電により行う。交流電圧は正電圧と負電圧と
を制御ゲートに印加するパルス電圧であるのが好適であ
る。特に、このパルス電圧では、正電圧を負電圧よりも
先に制御ゲートに印加するのが好適である。又、このパ
ルス電圧は、正電圧のピーク値の絶対値が負電庄のピー
ク値の絶対値よりも小さく設定するのが好適であり、正
電圧のパルス幅の方が負電位のパルス幅よりも広く設定
するのが望ましい。更に、この方法の適用対象は、初期
の閾値が４Ｖ以上である不揮発性メモリセルであるのが
好ましい。又、交流電圧の正のパルス電圧のピーク値
は、初期の閾値より小さく設定することが望ましい。パ
ルス電圧の負電圧のピーク値は−１０Ｖ以下とするのが
好適である。

【００１４】本発明に係る第２の不揮発性メモリセルの
閾値の調整方法は、上記記載の不揮発性メモリセルにお
けるメモリトランジスタであって、このメモリトランジ
スタのドレイン電極を高電位に維持し、制御ゲートに正
電圧と負電圧とを印加して、ドレイン電極の電位を低下
させ、正電圧との相関で定まる所望値又は所望の範囲に
不揮発性メモリセルの閾値を収束させるものである。こ
の方法では、制御ゲートに負電圧を印加することにより
トンネル電流を流し、制御ゲートに正電圧を印加するこ
とによりチャネル電流を流がす。

【００１５】本発明に係る第１の複数の浮遊ゲート型ト
ランジスタの閾値の調整方法は、上記記載の不揮発性メ
モリセルにおけるメモリトランジスタである複数のトラ
ンジスタのドレイン電極を高電位に維持した後に、正電
圧との相関で定まる値以下の閾値を有するトランジスタ
の制御ゲートに正電圧を印加し、チャネル電流を流すこ
とにより、トランジスタのドレイン電極を低電位にする
ステップと、正電圧との相関で定まる値以上に大きな閾
値を有するトランジスタの制御ゲートに負電庄を印加し
て、トンネル電流を流すことにより、そのトランジスタ
の閾値を低下させるステッブとを交互に繰り返すこと
で、すべてのトランジスタの閾値が、印加した正電圧と
の相関で定まる所望値又は所望の範囲に収束させるもの
である。

【００１６】本発明に係る第２の複数の浮遊ゲート型ト
ランジスタの閾値の調整方法は、上記記載の不揮発性メ
モリセルにおける浮遊ゲート型トランジスタである複数
のト型トランジスタの閾値を高い値に設定する。次に、
特定のトランジスタのドレイン電極又はソース電極の一
方を他方より高電位に維持し、制御ゲートに交流電圧を
印加して、この特定のトランジスタの閾値を低い値に設
定するものである。

【００１７】本発明に係る不揮発性記憶装置は、メモリ
トランジスタを備える不揮発性メモリセルと、メモリト
ランジスタの制御ゲートの複数が共通に電気的に接続さ
れる共通のワード線と、メモリトランジスタのドレイン
電極又はソース電極の一方の複数が共通に電気的に接続
されるビット線とを有し、メモリトランジスタのドレイ
ン電極又はソース電極の一方を他方よりも高電位に設定
する電位設定手段と、正電圧と負電圧の成分を有する交
流電圧を前記ワード線に印加する電圧発生手段とを有す
る。この装置においては、ビット線に容量素子が接続さ
れている。

【００１８】本発明に係る不揮発性記憶装置の動作方法
は、ビット線の電位の低下に応じてワード線への交流電
圧の印加を停止させたり、又はビット線の電位の低下に
応じて負電圧のピーク値の絶対値を増加させる方法であ
る。

【００１９】

【作用】本発明は、不揮発性メモリセル及びその閾値の
調整方法、複数のトランジスタの閾値の調整方法並びに
不揮発性記憶装置及びその動作方法に関するものであ
り、ドレイン電位をソース電位に対して高く保持した浮
遊ゲート型不揮発性メモリセルの制御ゲートに、交流電
圧を印加して徐々にトンネル電流を流してメモリセルの
閾値を漸減させ、所望の閾値に達した時にチャネル電流
を流してドレイン電位を低下させ、以後トンネル電流を
流れなくするという技術思想を基礎としている。この技
術思想によれば、メモリセルの閾値の調整に関し、これ
までになく簡易、高速、高精度且つ制御性の良い汎用的
な手法を提供できる。この手法は、制御ゲートに印加す
る交流電圧のうちより低い方の電圧（正負に振幅する交
流電圧の場合は正電圧）により閾値を低下させ、メモリ
セルの閾値が収束すべき所望の値又は所望の範囲を、制
御ゲートに印加する交流電圧のうちより高い方の電圧
（正負に振幅する交流電圧の場合は負電圧）との相関で
任意に決定し、この所望の値又は所望の範囲との比較に
より実際のメモリセルの閾値の検証と選別を行うものと
見ることができる。

【００２０】尚、この手法は、メモリセルの閾値を任意
に変化させ得るという点で、浮遊ゲート型不揮発性メモ
リセルの消去（又は定義如何で書き込み）の新しいアプ
ローチと見ることができる。例えば、総てのメモリセル
の閾値が高い値であるとき、特定のメモリセルの閾値を
低い値にするのは、定義の仕方次第で、この特定のメモ
リセルに関してデータの書き込みとも言えるしデータの
消去とも言える。以上の点を勘案して、以下の説明にお
いては、この手法を便宜的に交流パルス法と総称するこ
とにする。交流パルス法の詳細は実施例において説明す
ることにする。

【００２１】しかして、本発明に係る不揮発性メモリセ
ル、メモリセルの閾値の調整方法及び不揮発性記憶装置
によれば、交流パルス法を各態様において実現でき、よ
り好適な種々の条件を下で交流パルス法を実現できる。
特に、本発明に係る不揮発性記装置の動作方法によれ
ば、メモリセルの制御ゲートに印加する交流電圧を動的
に変動させることにより、閾値の制御をより高精度に行
うことができる。交流パルス法は、対象となるメモリセ
ルがより多い程、一括して適用できるという点でより効
果的である。交流パルス法を適用する上で必要なトラン
ジスタのドレイン電極（場合によってはソース電極）の
高電位化は、この電極に電気的に接続する容量素子を充
電することで可能になる。この容量素子としては、この
電極が接続する配線部か主として有する寄生容量をその
まま容量素子として用いることができるので、装置を徒
に複雑にすることなく交流パルス法を実現できるという
点で好適である。但し、寄生容量のみで十分な容量を確
保できない場合には、補助用の容量素子を配設すると良
い。

【００２２】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。先ず、本発明に係る不揮発性メモリセルの
閾値を揃える手法、即ち、交流パルス法の実施例につい
て図１に基づいて説明する。この実施例の説明に先立
ち、記憶ノードＮ（図１（ａ）ではメモリトランジスタ
とキャパシタンスとの接合点）がある側のメモリトラン
ジスタの電極をドレイン電極とし、その反対側のメモリ
トランジスタの電極をソース電極をその反対側とする。
このソース電極及びドレイン電極の定義は、便宜的なも
のに過ぎず、実際の不揮発性記憶装置の動作の態様如何
によっては、記憶ノードＮがある側のメモリトランジス
タの電極をソース電極として定義した方が好ましい場合
もある。例えば、周知の仮想グランド線方式を採用する
場合には、メモリトランジタのソース電極を共通接続し
たソース線とメモリトランジスタのドレイン電極を共通
接続したビット線とが交互に接地電位に切り換わる場合
があり、このような態様を排除するものではない。

【００２３】更に、不揮発性メモリセルの構造や電圧の
印加条件（電界強度分布）如何により、例えば、トンネ
ル電流が浮遊ゲートとチャネルとの間に流れる場合もあ
るが、以下の説明では、上記のように定義したドレイン
電極を相対的に高電位にする関係上、浮遊ゲートから引
き抜かれた電子は最終的にそのドレイン電極に移動する
という点を考慮して、メモリセルの構造や電界強度分布
に拘らず、便宜的にトンネル電流は浮遊ゲートとドレイ
ン電極との間に流れることとして説明する。

【００２４】図１（ａ）は、本発明の一実施例の交流パ
ルス法を説明する為の回路図であり、不揮発性メモリセ
ルの構造単位を示している。同図において、１は一個の
不揮発性のメモリトランジスタを備えるメモリセルであ
り、複数のメモリセルＭ₁₁〜Ｍ_mnのうちの任意のメモリ
セルＭ_hkである。２，３は夫々メモリトランジスタの制
御ゲート及び浮遊ゲートである。８は選択トランジスタ
（Ｔr₁）、９は容量素子Ｃ₀である。Ｄ及びＳは夫々メ
モリトランジスタのドレイン電極及びソース電極であ
る。Ｎは記憶ノードであり、メモリトランジスタのドレ
イン電極Ｄ、選択トランジスタ８及び容量素子９の一端
の接続点に相当する。容量素子９の他端は接地電位に維
持されている。メモリトランジスタのソース電極Ｓは図
示しない選択トランジスタを介して接地されている。

【００２５】メモリセル１は、半導体基板に形成された
ソース／ドレイン拡散層と、半導体基板の主表面に形成
されたゲート酸化膜乃至はトンネル酸化膜と、このゲー
ト酸化膜と絶縁膜に囲まれた導電層からなる浮遊ゲート
３と絶縁膜を介して浮遊ゲート上に配置する制御ゲート
２を有しており、電気的に書き込み及び消去可能なスタ
ック型不揮発性メモリセルである。この実施例及び以下
に述べる他の実施例におけるメモリトランジスタは、ト
ンネル酸化膜は約１００Åの厚さであり、トンネル酸化
膜やＯＮＯ膜（シリコン酸化膜，シリコン窒化膜及びシ
リコン酸化膜の積層膜）等の絶縁膜により導電性のポリ
シリコン層からなる浮遊ゲート３が覆われている。ＯＮ
Ｏ膜上に制御ゲート２が形成されている。浮遊ゲート３
は、３μｍ×１μｍの寸法を有し、チャネル領域やソー
ス／ドレイン拡散層の一部とで、ゲート酸化膜を挟むよ
うに配置されている。チャネル領域の寸法は１μｍ×１
μｍである。無論、本発明はこの実施例に限定するもの
ではない。

【００２６】容量素子９は、複数のメモリセルが共通接
続されるビット線及びこのビット線に電気的に接続され
る部分に発生する寄生容量の総和容量Ｃ₀に相当する。
通常、総和容量Ｃ₀への寄与はビット線による寄生容量
が最も大きい。ビット線に電気的に接続する部分の例と
しては、選択トランジスタ８及びメモリセル１に代表さ
れる複数のメモリセルＭ₁₁〜Ｍ_mnが挙げられるが、回路
構成如何ではその他のトランジスタや配線もあり得る。
メモリセルＭ₁₁〜Ｍ_mnの各々及び選択トランジスタ８は
少なくとも一つのトランジスタを有するが、当該トラン
ジスタがビット線に接続している側の不純物拡散層の寄
生容量も総和容量Ｃ₀に寄与する。

【００２７】無論、ビット線がより長い程、又ビット線
に電気的に接続しているメモリトランジスタが多い程、
寄生容量Ｃ₀は大きくなる。通常、より多くのメモリト
ランジスタがビット線に接続されている場合は、そのビ
ット線は長くなり、寄生容量はより大きくなる。例え
ば、ビット線が短いが故に十分な総和容量Ｃ₀が確保で
きない場合には、ビット線に電気的に別の容量素子を補
助的に接続して総和容量を確保してもよい。この別の容
量素子は、メモリセルＭ₁₁〜Ｍ_mnに係るメモリトランジ
スタと並列にビット線に電気的に接続すればよい。

【００２８】次に、図１（ｂ）のタイムチャートを参照
して図１（ａ）に示したメモリトランジスタの閾値調整
方法である交流パルス法について説明する。この調整方
法は、ある振幅を有する交流電圧、例えば正負に振動す
る交流電圧乃至交流パルス信号Ｐを有限回数メモリトラ
ンジスタの制御ゲートに印加して閾値を調整する。先
ず、メモリトランジスタ１のドレイン電極Ｄをソース電
極Ｓに対して高電位に維持する。ドレイン電極Ｄを高電
位に維持するには、容量素子（或いは、総和容量Ｃ₀）
９を充電すればよい。続いて、メモリトランジスタ１の
制御ゲート２に正負に振動する交流パルス信号Ｐを印加
する。制御ゲート２に正の電圧を印加すると、その印加
電圧との相関により決まるある値又はある範囲（以下、
期待値という）よりも低い閾値を有するメモリトランジ
スタはオン状態になり、メモリトランジスタ１のドレイ
ン電極２からソース電極へ電子が移動する。この結果、
ドレイン電圧Ｄは十分低下して、それ以後、負の電圧を
制御ゲート２に印加してもトンネル電流が流れなくな
る。即ち、浮遊ゲート３から電子の引き抜きが起こらな
くなるので、当該不揮発性メモリセルの閾値は以後変動
しなくなる。

【００２９】他方、メモリトランジスタ１の制御ゲート
２に負の電圧を印加すると、その浮遊ゲート３に蓄積さ
れていた電荷はドレイン電極Ｄへ引き抜かれ、その引き
抜かれた分だけメモリトランジスタ１の閾値電圧が低下
する。引き続き制御ゲート２に正の電圧を印加すると、
期待値よりも低い閾値を有するメモリトランジスタ１は
オン状態になり、ドレイン電極Ｄからソース電極Ｓへと
電荷が移動する。この結果、ドレイン電圧は十分低下し
て、以後、負の電圧を制御ゲート２に印加しても浮遊ゲ
ート３から電子の引き抜きが起こらなくなり、当該不揮
発性メモリセルの閾値はそれ以後変動しなくなる。

【００３０】即ち、以上の操作を繰り返すことによっ
て、最終的に総ての不揮発性メモリセルの閾値が期待値
に収束することになる。尚、例えば、以上の操作の繰り
返し数が少ないと十分閾値が一定の値に厳格に収束せず
に、所望の範囲を持つ場合もある。その場合であって
も、上記の方法を用いて不揮発性メモリセルの閾値が適
切に調整されていることは明白であり、厳格に一定値に
収束するか所望の範囲に収束するかは収束の程度の問題
に過ぎない。それ故に、期待値とはある範囲を有する場
合も含むものとする。

【００３１】無論、上記の交流パルス法の原理からも明
らかであるが、不揮発性メモリセルの制御ゲートに印加
する交流パルス信号の波形は特に限定はなく、矩形波で
あっも、又、正弦波、三角波等々であっもよいことは明
らかである。

【００３２】更に、図１（ａ）の不揮発性メモリセルの
構成単位を参照して、より詳細に説明する。例えば、正
のパルスの波高値が３Ｖであり、負のパルスの波高値が
−１０Ｖの交流パルス信号Ｐ（例えば、１０パルス）だ
けある不揮発性メモリの制御ゲートに印加した場合を想
定して説明する。先ず、選択トランジスタＴ_r1のドレイ
ン電圧を５Ｖとし、選択トランジスタＴ _r1のゲート電圧
を５Ｖとし、選択トランジスタＴ_r1をオン状態とする
と、ビット線及びそれに電気的に接続される部分が有す
る寄生容量Ｃ₀等で構成される容量素子９が充電され
る。この容量素子９の充電により任意の不揮発性メモリ
セルＭ _hkに相当するメモリトランジスタのドレイン電極
Ｄの電位（ドレイン電位）を高い値にする。

【００３３】その後、選択トランジスタＴ_r1のゲート電
極に印加されるゲート電圧を０Ｖとして選択トランジス
タＴ_r1をオフ状態とし、不揮発性メモリセルＭ_hkに係る
メモリトランジスタ１の制御ゲート２に交流パルス信号
Ｐの印加を開始する。先ず、このメモリトランジスタ１
の制御ゲート２に３Ｖなる正電圧を印加すると、この正
の電圧との相関で決まる期待値以下の閾値を有するメモ
リトランジスタ１はオン状態になり、そのドレイン電極
からソース電極に向かってチャネル電流が流れる。この
ことは、容量素子９に蓄積されていた電荷の放出による
メモリトランジタ１のドレイン電位の低下を意味する。
このような状態のメモリトランジスタは、以後、負電圧
の制御ゲートへの印加により、トンネル電流が流れるこ
とはない。

【００３４】正電圧（３Ｖ）のパルスの印加に引き続い
て、このメモリトランジスタ１の制御ゲート２に交流パ
ルス信号Ｐの負電圧（−１０Ｖ）を印加すると、浮遊ゲ
ート３の電位は負となり、通常は制御ゲート２の電位の
約半分になる。すると、浮遊ゲート３からドレイン電極
Ｄに少し電子が引き抜かれて、これに対応するトンネル
電流が浮遊ゲート３とドレイン電極Ｄとの間に流れる。
この結果、浮遊ゲート３から引き抜かれた電子の分だけ
メモリセルの閾値電圧が低下する。更に、このメモリト
ランジスタ１の制御ゲート３に３Ｖなる正電圧を印加す
ると、期待値以下の閾値を有するメモリセルに係るメモ
リトランジスタはオン状態になり、容量素子に蓄積され
ていた電荷の放出によるメモリトランジタのドレイン電
位の低下が起こる。以後、この交流パルス信号の印加を
繰り返す。すると、最終的に、総ての不揮発性メモリセ
ルの閾値は期待値に収束するように調整されることにな
る。

【００３５】次に、図２は、メモリトランジスタに対し
て交流パルス状の制御ゲート電圧Ｖ _CG（図２（ｃ））を
印加した場合の浮遊ゲート電圧Ｖ_FGの経時的変化（図２
（ａ））及びビット線電位Ｖ_BLの経時的変化（図２
（ｂ））を示している。図２（ｃ）に示す制御ゲート電
圧Ｖ_CGは、波高値が５Ｖと−１０Ｖとパルスが複数個連
続して結合されることで合成される交流電圧（（１）、
（２）、…（６）、…）である。図２（ａ）の波形
（イ）（ロ）（ハ）に示すように、初期状態では−６
Ｖ，−４Ｖ，−２Ｖのように異なっていた浮遊ゲート電
圧Ｖ_FGが略１００μ秒間で所定の電位（約−２Ｖ）に収
束している。メモリセルの閾値は、浮遊ゲート電圧Ｖ_FG
の絶対値の約２倍と考えてよいので、交流電圧の制御ゲ
ートへの印加により、当初１２Ｖ，８Ｖ，４Ｖのように
分布していた閾値が約４Ｖに収束したことが分かる。こ
の時、図２（ｂ）の（イ）（ロ）（ハ）に示すように、
低い閾値を有するメモリセルでは第１のパルス（図２
（ｃ）の（１））を印加するや否や急速にビット線電位
Ｖ_BLが低下して以後一定値に漸近している。しかし、高
い閾値を有するメモリセルでは第４のパルス（図２
（ｃ）の（４））が印加されるまでビット線電位Ｖ_BLが
急速には低下せず、閾値が大きなもの程ビット線電位Ｖ
_BLの低下する時期が遅く、閾値の大きさに拘らず一定の
ビット線電位Ｖ_BLに漸近している。しかして、図２によ
れば、メモリトランジスタの制御ゲートに交流電圧を印
加した場合、そのメモリセルの閾値を調整できることが
分かる。

【００３６】この効果をより明確に示したのが、図３及
び図４である。これらの図の横軸はメモリセルの初期の
閾値電圧、縦軸は１０個のパルスからなる交流電圧を制
御ゲートに印加することにより収束した閾値電圧であ
る。交流電圧を構成するパルスは、図３の場合は正のピ
ーク値が夫々４Ｖ，３Ｖ又は２Ｖ（パルス幅が１５μ
秒）で負のピーク値が−１０Ｖ（パルス幅が１０μ秒）
の矩形波であり、図４の場合はピーク値が３Ｖ（パルス
幅が１５μ秒）で負のピーク値が夫々−１３Ｖ，−１０
Ｖ，−５Ｖ（パルス幅が１０μ秒）の矩形波である。こ
れらの図から分かるように、少なくとも当初の閾値と制
御ゲートに印加する交流電圧をパラメータとして、閾値
の収束値又は収束範囲は、メモリセルの制御ゲートに印
加する交流電圧、特にその正電圧のピーク値との相関に
より決定できる。又、これらの図面から以下のことが理
解できる。

【００３７】初期の閾値が４Ｖ以上の異なったもので
あっても、期待値は略一定に収束する。制御ゲートに印加する交流電圧の正のピーク電圧より
もメモリセルの初期の閾値の方が大きい場合、初期の閾
値に拘らず期待値は略一定である。制御ゲートに印加する交流電圧の負のピーク電圧は−
１０Ｖ以下であれば初期の閾値に拘らず期待値は略一定
である。初期の閾値（Ｖ_th0）が４Ｖ以上であり、印加する正
電圧をＶ_Gとすると、収束後の閾値は０．７Ｖ_G〜０．
８Ｖ_G（Ｖ_th0＝２Ｖの場合は約０．７０Ｖ_G，Ｖ_th0
＝３Ｖの場合は約０．７３Ｖ_G，Ｖ_th0＝４Ｖの場合は
約０．８０Ｖ_G）である。

【００３８】交流パルス法は、より低い方の電圧（正負
に振動する交流電圧の場合には、負の電圧）を印加する
ことでメモリセルの閾値を低下させ、より高い方の電圧
（正負に振動する交流電圧の場合には、正の電圧）を印
加することでメモリセルの閾値の検証と選別を行ってい
ると言える。ここで、メモリセルの閾値の検証とは、対
象となるメモリセルの実際の閾値と、より高い方の電圧
との相関で決まる閾値の収束値又は収束範囲である期待
値とを比較する操作の意味であり、メモリセルの選別と
は、期待値以下の閾値を有するメモリセルであるかそう
でないかを区別する操作を意味する。より高い方の電圧
に基づきメモリセルの選別が行われると、期待値以下の
閾値を有するに至ったメモリセルでは、当該メモリセル
が有するメモリトランジスタのドレイン電圧が低下し
て、以後より低い方の電圧を印加してもトンネル電流が
流れないので、閾値は変動せず、以後メモリセルの閾値
の検証に供されることがない。他方、未だに期待値より
大きな閾値を有するメモリセルでは、低い方の電圧を印
加すればトンネル電流が流れるので、期待値以下の閾値
になるまでメモリセルの閾値の検証とそれに引き続くメ
モリセルの選別に供される。

【００３９】この場合、メモリセルの閾値が収束すべき
期待値は、制御ゲートに印加するより高い方の電圧に、
より依存している。又、より低い方の電圧の印加時間を
短くする程、その間に流れるトンネル電流をより小さく
することができる。換言するならば浮遊ゲートからより
少しずつ電子を引き抜くことができるので、メモリセル
の閾値の期待値への収束の精度を高めることができる。
他方、より高い方の電圧の印加時間が短いと、その間に
メモリトランジスタのドレイン電圧が低下しきらないう
ちにより低い方の電圧の印加が始まってしまい、メモリ
セルの閾値の収束を適切に制御することができなくな
る。それ故、不揮発性メモリ装置自体の動作速度への支
障が生じない限りにおいて、より高い方の電圧の印加時
間は長いのが好ましい。

【００４０】正負に振幅する交流電圧の場合には、正電
圧の絶対値は、負電圧の絶対値よりも小さい方が好まし
い。ゲート酸化膜内の電界強度分布にもよるが、制御ゲ
ートに正電圧を印加した時の電子の浮遊ゲートへの注入
の起こりやすさと、制御ゲートに負電圧を印加した時の
電子の浮遊ゲートからの引き抜きの起こりやすさとが概
ね同じであるとすると、正電圧の絶対値の方が負電圧の
絶対値より大きい場合、電子の浮遊ゲートへの注入の方
が電子の浮遊ゲートからの引き抜きを上回り、結果とし
てメモリセルの閾値を上昇させる場合があり得る。勿
論、正電圧の印加による電子の浮遊ゲートへの注入を無
視できる条件もあるが、総じて、メモリセルの閾値の変
化に及ぼす正電圧の印加の効果が負電圧の印加の効果を
下回われば、交流パルス法は十分実効的であると言え
る。

【００４１】メモリトランジスタの制御ゲートに印加す
るより低い方の電圧は、そのメモリトランジスタのドレ
イン電圧を基準にして十分低いのが好ましい。このより
低い方の電圧の印加により、浮遊ゲートからの電子の引
き抜きを行うが、交流電圧の印加の過程でドレイン電圧
は徐々に低下して行くと、それに応じて浮遊ゲートから
の電子の引き抜きは困難になる。それ故、制御ゲートに
印加するより低い方の電圧を、そのメモリトランジスタ
のドレイン電圧を基準にして十分低くして、電子の引き
抜き、トンネル電流の流れ具合を容易にする。それ故、
制御ゲートに印加するより低い方の電圧の振幅が、ドレ
イン電圧の変動に応じて変化するのが好ましい。

【００４２】交流パルス法においては、より高い方の電
圧（正負に振動する交流電圧の場合には、正電圧）をよ
り低い方の電圧（正負に振動する交流電圧の場合には、
負電圧）よりも先にメモリトランジスタの制御ゲートに
印加する。なぜならば、対象となるメモリセルがＥＥＰ
ＲＯＭの場合、先に負電圧を印加すると、既に十分低い
閾値を有するメモリセルのその閾値が更に低くなり、こ
のメモリセルは一種の過剰消去状態になる。この結果、
ソース電極とドレイン電極とが短絡状態になり、ドレイ
ン電圧の印加が不能になり、データの読み出し不良、ビ
ット線の充電不能等の支障が生ずるからである。それ
故、交流パルス法によれば、より高い電圧を先に制御ゲ
ートに印加することで、従来の消去前の書き込みを行わ
ないで済むものである。しかし、より低い方の電圧、例
えば、−１０Ｖなる低い電圧でなく、−１Ｖ程度の高い
電圧であるならば、上記のような過剰消去の問題は発生
しないことも実際には多い。それ故、最初により低い方
の電圧を印加しても構わない。但し、例えば最初に−１
Ｖを印加し、次に３Ｖを印加した以後は、例えば−１０
Ｖ、即ちメモリトランジスタのドレイン電圧を基準にし
て十分低くい負電圧を印加した方が、トンネル電流が流
れやすくなるので好ましい。

【００４３】次に、図５に示すブロック図により、上述
の交流パルス法が適用される不揮発性記憶装置の基本構
造について説明する。同図において、５１はメモリアレ
イ、５２（５２１〜５２４）はマルチプレクサに代表さ
れる選択回路、５３は電圧源、５４は交流電圧発生回
路、５５は電圧検出回路、５６はその他の周辺回路、そ
して５７は制御回路である。Ｗi はワード線、Ｓj はソ
ース線、Ｂk はビット線、ＳＴk はゲート選択線、ＳＬ
ｌはソース選択線、Ｔrkは選択トランジスタである。こ
こで、ｉ，ｊ，ｋ及びｌは、ワード線、ソース線等の線
の本数及び選択トランジスタの個数に対応する整数であ
る。

【００４４】メモリアレイ５１は、複数のメモリセルＭ
₁〜Ｍ_nが規則的に配置して構成されている。任意の不
揮発性メモリセルＭk は制御ゲートと浮遊ゲートとを有
するメモリトランジスタを備え、ワード線Ｗi とビット
線Ｂk との交差位置に配置している。メモリトランジス
タのゲート電極、ドレイン電極及びソース電極は、夫々
ワード線Ｗi 、ビット線Ｂk 及びソース線Ｓj に接続し
ている。選択回路５２（５２１〜５２４）は、制御回路
５７からの制御信号により特定のアドレスに対応するワ
ード線、ビット線及びソース線を選択する。この意味か
ら選択回路５２はアドレスデコーダを内蔵していると考
えても構わない。選択回路５２１は選択すべき特定のビ
ット線のみに電圧を印加することで、節電に寄与してい
る。選択回路５２２は特定のゲート選択線を選択して、
そのゲート選択線に対応する選択トランジスタの開閉動
作を可能にする。これらの選択回路５２１及び５２２に
より、交流パルス法に必要なビット線又は補助的に付加
した容量素子を充電することができる。選択回路５２３
及び５２４は、特定のワード線及び特定のソース線を選
択する。交流電圧発生回路５４は、所定の交流パルス信
号を選択回路５２３を介して選択されたワード線に供給
する。この回路５４は、ワード線を選択するための選択
信号である直流電圧信号を発生する回路、即ちワード線
駆動回路と同一又はその一部としても構わない。電圧検
出回路５５は、交流パルス法の適用中又はこれを適用し
た結果低下したビット線の電位を検出する。この回路５
５は、メモリ情報を読み出すためのセンス回路と兼用で
あっても構わない。周辺回路５６は、交流パルス法の適
用上直接的には必要とされない回路を総括的に纏め、簡
潔に表記したものである。

【００４５】制御回路５７は、少なくとも選択回路５２
（５２１〜５２４）、電圧源５３、交流電圧発生回路５
４及び周辺回路５６を統括的に制御するものであり、各
回路の動作タイミングの制御を始めとする交流パルス法
の操作に必要なすべての制御を司る。制御回路５７の一
部又は全部は、メモリアレイ５１が配置するチップ上に
形成されても構わないが、当該チップの外部から制御信
号が入力されて交流パルス法を実行するようにしても構
わない。交流パルス法の操作のために制御回路５７が行
う制御は、例えば下記の通りである。

【００４６】１．選択回路５２（５２１〜５２４）を制
御して、（１）特定のメモリセル、特定のワード線又は特定のビ
ット線を選択する。一度に複数のメモリセル、ワード線
又はビット線を選択することもできる。（２）選択されたメモリセルに係るメモリトランジスタ
のソース電極の電位（以下、ソース電位という）、ドレ
イン電位、基板電位等を所定値に設定することができ
る。これにより、選択されたビット線の電位を相対的に
高くして、その後浮遊状態に維持することを始めとして
メモリトランジスタ内にトンネル電流やチャネル電流が
流れやすい電位条件を設定することができる。

【００４７】２．交流電圧回路５４を制御して、（１）所定の交流パルス信号を選択する。パルスの振
幅、交流電圧を構成するパルスの種類や数或いは周期、
パルス幅、ピーク値、パルスの波形等々を適宜設定する
ことができる。又、正電圧と負電圧の何れを先に印加す
るかを変更することができる。特に、例えば、制御回路
５７は、特定のワード線の電位が低下しつつあることを
検出した電圧検出回路５５からの信号に基づき、負電圧
のピーク値の絶対値を増加させ得る。同様に、制御回路
５７は電圧検出回路５５からの信号に基づき、パルス幅
や交流パルスを構成するパルスの種類を変化させる得
る。（２）所定の交流パルス信号を選択回路５２３を介して
特定のワード線に印加することができる。（３）交流電圧回路５４による交流パルス信号の特定の
ワード線への印加を停止することができる。特に、制御
回路５７は、特定のワード線の電位が十分低下したこと
を検出した電圧検出回路５５からの信号に基づき、その
ワード線への交流電圧の印加を停止する。これにより、
節電に資する。

【００４８】３．電圧源５３を制御して、スイッチト・
キャパシタの動作に必要な電圧源のオン・オフ動作を可
能にする。図５に示す不揮発性記憶装置の基本構造は、以下に更に
言及する各実施例において、特記する場合を除き、基本
的に共通する。従って、各実施例においてはメモリアレ
イ５１の要部のみを原則として説明すれば足りる。

【００４９】次に、本発明に係る不揮発性記憶装置の第
１の実施例について、図６に基づき説明する。同図は、
図５に示した不揮発性記憶装置のメモリアレイ５１の要
部を示し、隣接する一組の構造単位Ｚ₁，Ｚ₂が示され
ている。構造単位Ｚ₁，Ｚ₂の各々は、図１（ａ）に示
す構造単位と等価である。これらの構造単位が連続的に
規則配置することでメモリアレイ５１が構成されてい
る。

【００５０】構造単位Ｚ₁は、メモリセルＭ₁₁，Ｍ₂₁，
…Ｍ_m1と、これらのメモリセルに係るメモリトランジス
タの制御ゲート、ドレイン電極及びソース電極が夫々接
続するワード線Ｗ₁，Ｗ₂，…Ｗ_m、ビット線Ｂ₁及び
ソース線Ｓ₁と、ビット線Ｂ ₁に接続する選択トランジ
スタＴ_r1と、ビット線Ｂ₁及びこれに電気的に接続する
部分が有する寄生容量とこの寄生容量の不足分を補う補
助用容量素子Ｃ₁とからなる容量素子Ｃ₀₁とで構成され
る。構造単位Ｚ₂はメモリセルＭ₁₁，Ｍ₂₂，…Ｍ_m2と、
これらのメモリセルに係るメモリトランジスタの制御ゲ
ート、ドレイン電極及びソース電極が夫々接続するワー
ド線Ｗ₁，Ｗ₂，…Ｗ_m、ビット線Ｂ₂及びソース線Ｓ
₁と、ビット線Ｂ₂に接続する選択トランジスタＴ
_r2と、ビット線Ｂ₂及びこれに電気的に接続する部分が
有する寄生容量とこの寄生容量の不足分を補う補助用容
量素子Ｃ₂とからなる容量素子Ｃ₀₂とで構成される。

【００５１】メモリセル（Ｍ₁₁，Ｍ₁₂，…Ｍ_1n）及び
（Ｍ₂₁，Ｍ₂₂，…Ｍ_2n）の制御ゲートは、選択回路５２
３により選択されるワード線Ｗ₁及びＷ₂に夫々共通に
接続している。ビット線Ｂ₁及びＢ₂は、メモリセル
（Ｍ₁₁，Ｍ₂₁，…Ｍ_m1）に係るメモリトランジスタ及び
（Ｍ₁₂，Ｍ₂₂，…Ｍ_m2）に係るメモリトランジスタのド
レイン電極に夫々接続し、選択トランジスタＴ_r1及びＴ
_r2を夫々介して、更に選択回路５２１を介して電圧源５
３と接続している。選択トランジスタＴ_r1及びＴ_r2のゲ
ート電極は、選択回路５２２により選択されるゲート選
択線ＳＴ₁及びＳＴ ₂に夫々接続している。メモリセル
Ｍ₁₁，Ｍ₁₂，…Ｍ_1n、Ｍ₂₁，Ｍ₂₂，…Ｍ_2nに係るメモリ
トランジタのソース電極は共通のソース線Ｓ₁に接続
し、このソース線Ｓ₁は、ソース選択トランジスタＴ
_rs1に接続している。ソース選択トランジスタＴ_rs1の
ゲート電極は、選択回路５２４により選択されるソース
選択線ＳＬ1 に接続している。補助用容量素子Ｃ₁及び
Ｃ₂は、夫々ビット線Ｂ₁とソース線Ｓ₁間及びソース
線Ｓ₁とビット線Ｂ₂間に接続している。尚、補助用容
量素子Ｃ₁，Ｃ₂はトランジスタを介してビット線やソ
ース線に接続していてもよい。

【００５２】交流パルス法をより効果的に適用する為に
は、容量素子Ｃ₀（構造単位Ｚ₁及びＺ₂の夫々が有す
る容量素子Ｃ₀₁及びＣ₀₂）の値が次の及びを満足し
ている必要がある。（１つのメモリセルの浮遊ゲートの容量）≪（ビット
線とソース線間のキャパシタンス）（浮遊状態のビット線の漏れ電流とそのビット線のキ
ャパシタンスで決まる時定数）≫（ワード線に印加され
る交流電圧のパルス幅）しかも、交流パルス法が適用され、メモリトランジスタ
の制御ゲートに交流電圧が印加されている場合には、こ
の交流電圧を印加している間に生ずるビット線の電位降
下が５％以内であることが望ましい。経験的に言うと、
上記の及びの条件を満足する容量素子Ｃ₀（即ちＣ
₀₁，Ｃ₀₂）は１００〜３００ｆＦ程度である。この意味
から、ビット線及びこれに電気的に接続する部分が有す
る寄生容量がこの値よりも大きい場合には、補助用容量
素子Ｃ₁，Ｃ₂を設ける必要はないと言ってよい。

【００５３】次に、上記の不揮発性記憶装置に交流パル
ス法を適用して、不揮発性メモリセルの閾値を調整する
方法について説明する。最初に、図７の波形図を参照し
て、メモリセルＭ₁₁，Ｍ₁₂，Ｍ₂₁，Ｍ₂₂の閾値電圧が７
Ｖ以上有る場合について説明する。閾値電圧を高い値に
するには、浮遊ゲートに電子が注入される電界分布条件
を実現すれば良い。例えば、メモリセルＭ₁₁に着目する
と、このメモリセルに係るメモリトランジスタの制御ゲ
ートを８Ｖ、ソース電位を０Ｖ、トレイン電位を６Ｖに
して、ソース電極とドレイン電極との間にチャネル電流
を流す。このチャネル電流が流れることにより、ホット
エレクトロンが浮遊ゲートに注入されるので、メモリセ
ルＭ₁₁の閾値電圧を増加させることができる。他のメモ
リセルＭ₁₂，Ｍ₂₁，Ｍ₂₂に対しても同様な操作で閾値電
圧を増加させることができる。

【００５４】先ず、選択回路５２１によりビット線Ｂ₁
の電位及びＢ₂の電位を夫々５Ｖ及び接地電位とし、選
択回路５２４によりソース線Ｓ₁の電位を接地電位とす
る。次に、選択回路５２２によりゲート選択線ＳＴ₁を
介して選択トランジスタＴ _r1をオン状態として、ビッ
ト線Ｂ₁をフローティング状態にする。これにより、ビ
ット線Ｂ₁及びこれに電気的に接続するメモリセル
Ｍ₁₁，Ｍ₁₂，…Ｍ_1n不純物拡散領域のような部分が有す
る寄生容量並びに補助用容量素子Ｃ₁を含む容量素子の
総和である容量素子Ｃ₀₁を充電する。そして、メモリセ
ルＭ₁₁に係るメモリトランジスタのドレイン電極をその
ソース電極よりも高電位に維持する。続いて、ワード線
Ｗ₂を接地電位とし、ワード線Ｗ₁、即ち、メモリセル
Ｍ₁₁に係るメモリトランジスタの制御ゲートに図７
（ａ）に示すような３Ｖと−１０Ｖとの間で振動するパ
ルス電圧を印加する。このパルス電圧は３Ｖ（パルス幅
が２０μ秒），−１０Ｖ（パルス幅が１０μ秒），３Ｖ
（パルス幅が２０μ秒），−１０Ｖ（パルス幅が１０μ
秒）…の順に正負の電圧を繰り返すものである。不揮発
性メモリセルＭ₁₁の制御ゲートに負（−１０Ｖ）のパル
スを繰り返し印加すると浮遊ゲートから電子が引き抜か
れ、図７（ｂ）に示すように徐々に浮遊ゲートの電位が
増加する。ここで、浮遊ゲートの電位の増加は、メモリ
セルＭ₁₁の閾値の低下を意味する。３Ｖという所定の正
電圧の印加によりメモリセルＭ₁₁に係るメモリトランジ
スタがオン状態になる程度までメモリセルＭ₁₁の閾値が
低下すると、そこで始めて当該メモリトタランジスタの
ソース電極とドレイン電極と間にチャネル電流が流れ
る。このチャネル電流により、図７（ｃ）に示すように
高電位状態にあったビット線Ｂ₁が低電位状態になる。

【００５５】この結果、もはや浮遊ゲートとドレイン電
極との間にトンネル電流は流れなくり、以後負電圧を印
加してもメモリセルＭ₁₁の閾値は変化しなくなる。しか
して、メモリセルＭ₁₁の閾値は低い値に収束し、メモリ
セルＭ₂₁の閾値は高い値のままで変わらない。他の不揮
発性メモリセルＭ₁₂では、ビット線Ｂ₂が接地電位であ
る為、浮遊ゲートとドレイン電極との間にトンネル電流
は流れない。不揮発性メモリセルＭ₂₁，Ｍ₂₂では、ワー
ド線Ｗ2 が接地電位であるので、浮遊ゲートの電位は変
化せず、やはり浮遊ゲートとドレイン電極との間にトン
ネル電流は流れない。それ故、不揮発性メモリセルＭ₁₁
のみに対して閾値の調整を行うことができる。上記と同
じ操作を他のメモリセルＭ_a2，Ｍ_b1，Ｍ_b2，…に適用す
れば、任意のメモリセルの閾値の調整が可能になる。

【００５６】この場合、図７（ｂ）に示したようにビッ
ト線の電位、従ってメモリトランジスタのドレイン電位
が、制御ゲートからの電子の引き抜きの過程で徐々に減
少して行くため、電子引き抜きに有効な電界強度分布を
維持するために、ビット線の電位の低下に伴い、制御ゲ
ートに印加する負電圧のピーク値の絶対値を増加させる
のが好適である。この交流電圧の振幅のダイナミックな
制御により、交流パルス法の高速化を図ることができ
る。そしてこの制御は、電圧検出回路５５の出力に基づ
き、制御回路５７が交流電圧発生回路５４を制御するこ
とで行われる。

【００５７】次に、上記の操作は、メモリセルの書き込
み又は消去の新しいアプローチと見ることができる。仮
に浮遊ゲートからの電子の引き抜きをデータの消去と定
義すると、以上の操作は、メモリセルＭ₁₁，Ｍ₁₂，
Ｍ₂₁，Ｍ₂₂に一旦データを書き込み、メモリセルＭ₁₁の
データのみを消去することに対応している。逆に浮遊ゲ
ートへの電子の注入をデータの消去と定義すると、その
操作はメモリセルＭ₁₁，Ｍ ₁₂，Ｍ₂₁，Ｍ₂₂のデータを一
旦すべて消去した後、メモリセルＭ₁₁のみにデータを書
き込むことに対応している。

【００５８】閾値電圧が２Ｖと低いメモリＭ₁₁を対象と
して動作を説明する。先ず、閾値電圧が高い場合と同様
に、ビット線Ｂ₁及びＢ₂の電位を夫々５Ｖ及び接地電
位にして、ソース線Ｓ₁の電位を接地電位とする。次い
で、選択トランジスタＴ_r1をオンにして、ビット線Ｂ₁
をフローティング状態にする。これにより、容量素子Ｃ
₀₁は充電し、メモリセルＭ₁₁に係るメモリトランジスタ
のドレイン電極をそのソース電極よりも高電位に維持す
る。続いて、ワード線Ｗ₂は接地電位とし、ワード線Ｗ
₁、即ち、メモリセルＭ₁₁の制御ゲートに図８（ａ）に
示すような３Ｖと−１０Ｖとの間で振動するパルス電圧
を印加する。このパルス電圧は、３Ｖ（パルス幅が２０
μ秒），−１０Ｖ（パルス幅が１０μ秒），３Ｖ（パル
ス幅が２０μ秒），−１０Ｖ（パルス幅が１０μ秒）…
の順に正負電圧を繰り返すものである。閾値が始めから
低いメモリセルＭ₁₁に、最初に正（３Ｖ）の電圧を印加
すると、その直後にメモリトランジスタのソース電極と
ドレイン電極との間にチャネル電流が流れ、メモリセル
Ｍ₁₁の閾値は当初の値のまま変化することなく、図８
（ｂ），（ｃ）に示すように高電位状態にあったビット
線Ｂ₁が急激に低電位状態になる。

【００５９】この結果、もはや浮遊ゲートとドレイン電
極との間にトンネル電流は流れなくり、以後負電圧（−
１０Ｖ）を印加してもメモリセルＭ₁₁の閾値は変化しな
くなる。このように、正の電圧を最初に印加すれば、既
に低い閾値を有する不揮発性メモリの浮遊ゲートから電
荷を引き抜き過ぎることがないので、過消去状態が発生
することはない。特に閾値の異なる複数の不揮発性メモ
リセルを同時に消去した場合であっても、正の電圧を最
初に印加すれば、特定のメモリセルだけ過消去状態にな
ることはない。尚、他の不揮発性メモリセルＭ₁₂，
Ｍ₂₁，Ｍ₂₂，…は、浮遊ゲートとドレイン電極との間に
トンネル電流が流れる条件にない。

【００６０】従って、交流パルス法によれば、消去前に
書き込みを行うことで閾値を揃えるという従来の煩雑な
手法を採用する必要はなく、簡易で汎用的な不揮発性メ
モリセルの消去（又は書き込み）を、過剰消去を起こす
ことなく行うことができる。特に、交流パルス法を適用
する場合、ドレイン電極の高電位化のための容量素子が
必要になるが、本発明に係不揮発性メモリセル及びこれ
を内蔵する不揮発性記憶装置によれば、それ自体が内蔵
する配線及びそれに接続する部分が有する寄生容量をそ
の容量素子として用いているので、装置を徒に複雑にす
ることなく、そのまま交流パルス法を適用することがで
きるという大きな長所がある。

【００６１】又、ビット線を介して制御ゲートに交流電
圧を印加する際に、最初に正電位から印加すれば、この
正電圧に対応する期待値よりも低い閾値を有するメモリ
セルを予め、以後の交流電圧の印加の対象外とすること
ができるので、効率的に閾値を調整できる。又、正電圧
のパルス幅を広くすれば（例えば２０μ秒）、閾値の低
下の過渡的状態にあるメモリセルやビット線の電位の低
下の過渡的状況にあるメモリセルに対して十分な閾値の
検証と選別を行うことができるので、高精度の閾値調整
が可能になる。又、負電圧のパルス幅を狭くすれば（例
えば１０μ秒）、負電圧の一回当たりの印加で生ずる閾
値の変化量を小さくすることができるので、より精度の
高い閾値制御を行うことができる。更に正電圧のピーク
値を３Ｖのように低く抑え、正電圧の印加時にトンネル
電流が流れないようにしているので、負電圧の印加の役
割と正電圧の印加の役割が明確に区別される。それ故、
合理的な閾値調整メカニズムに基づき閾値の制御を的確
に且つ高速に行うことができる。パルス幅や電圧のピー
ク値の調整は、制御回路５７により交流電圧発生回路５
４を必要に応じて制御することにより実現できる。

【００６２】上記の実施例においては、あるワード線に
交流電圧を印加して、このワード線に接続する複数のメ
モリセルの閾値を同時に調整することができる。この並
列処理により、メモリセルの閾値の調整、特にデータの
消去時間を大幅に短縮することができる。又、並列度の
点からすると、メモリセルの寸法が同一であるとすれ
ば、従来の並列度が６４程度、即ち１本のワード線に接
続できるメモリセルの数が６４程度であったのに対し
て、上記実施例では１０００程度にまで並列度を向上で
きる。通常はパルス電圧の１０周期以内で閾値の収束が
可能なので、並列接続されるメモリセルの数の上限を例
えば１２８程度に設定することにより、メモリセルの閾
値の調整に要する時間を最適化することができる。

【００６３】又、既にビット線の電位が十分低下してい
るにも拘らず、交流電圧をメモリトランジスタの制御ゲ
ートに印加し続けるのは意味がなく、消費電力の点、処
理の高速化の点からしても好ましくない。このような場
合には、閾値の調整の処理自体を停止したり、別のワー
ド線に交流電圧の印加を切り換えて、低消費電力化、処
理の高速化を図るべきである。この点に鑑みて、電圧検
出回路５５の出力に基づき、制御回路５７がビット線の
電位の低下の程度を検知して、ビット線の電位が予め設
定した値よりも十分低下している時に、次のいずれかの
制御を行うことができるようにしている。

【００６４】（Ｉ）電圧源５３又は交流電圧発生回路５
４をオフ状態にする。（II）選択回路５２１のビット線の選択状態を変更し
て、電位が低下しているビット線への電圧印加を停止す
る。（III)選択回路５２３のワード線の選択状態を変更し
て、別のワード線に交流電圧を印加して、未だに閾値の
調整が行われていないメモリセルに対して交流パルス法
を適用する。（IV）総てのワード線への交流電圧の印加を終了した場
合には、上記（Ｉ）の処理を行う。

【００６５】次に、本発明に係る不揮発性記憶装置の第
２の実施例について、図９を参照して説明する。同図
は、その不揮発性記憶装置のメモリアレイ５１の要部を
示し、隣接する一組の構造単位Ｚ₃，Ｚ₄が示されてい
る。構造単位Ｚ₃，Ｚ₄の各々は、図１（ａ）に示す構
造単位と等価である。これらの構造単位が連続的に規則
配置することでメモリアレイ５１が構成されている。

【００６６】構造単位Ｚ₃は、メモリセルＭ₁₁，Ｍ₂₁，
…Ｍ_m1と、これらのメモリセルに係るメモリトランジス
タの制御ゲート、ドレイン電極及びソース電極が夫々接
続するワード線Ｗ₁，Ｗ₂，…Ｗ_m、ビット線Ｂ₁及び
ソース線Ｓ₁，Ｓ₂，…Ｓ_mと、ビット線Ｂ₁に接続す
る選択トランジスタＴ_r1と、ビット線Ｂ₁及びこれに電
気的に接続する部分が有する寄生容量とこの寄生容量の
不足分を補う補助用容量素子Ｃ₁とからなる容量素子Ｃ
₀₃とで構成されている。構造単位Ｚ₂はメモリセル
Ｍ₁₁，Ｍ₂₂，…Ｍ_m2と、これらのメモリセルに係るメモ
リトランジスタの制御ゲート、ドレイン電極及びソース
電極が夫々接続するワード線Ｗ₁，Ｗ₂，…Ｗ_m、ビッ
ト線Ｂ₂及びソース線Ｓ₁，Ｓ₂，…Ｓ_mと、ビット線
Ｂ₂に接続する選択トランジスタＴ_r2と、ビット線Ｂ₂
及びこれに電気的に接続する部分が有する寄生容量とこ
の寄生容量の不足分を補う補助用容量素子Ｃ₂とからな
る容量素子Ｃ₀₂とで構成されている。

【００６７】この第２の実施例は、同一の構造単位内で
ソース線を共有していないこと、ソース線がワード線と
平行であること、ソース線Ｓ₁〜Ｓ_mを広域ソース線Ｓ
_iに接続していること、補助用容量素子専用の接地電位
線Ｓ₀があること以外は、第１の実施例と同じである。
従って、交流パルス法の適用に関して、第１の実施例と
第２の実施例との非本質的な相違は認められるものの、
第１の実施例に関する本発明に係る不揮発性記憶装置の
説明は、第２の実施例に関してもそのまま当てはまると
言ってよいので、説明を省略する。

【００６８】

【発明の効果】本発明によれば、不揮発性メモリセルの
閾値の調整を簡便且つ高速に行うことができ、高精度に
閾値を制御することができる。更に詳しくは、下記の通
りである。（１）従来行われてきたデータの消去前の書き込みを行
うまでもなく過剰消去の問題が生じないので消去時間を
大幅に短縮することができる。（２）並列に接続された多数のメモリセルの閾値の調整
を同時に行うことができるので、非常に高速な処理がで
きる。（３）メモリトランジスタの制御ゲートに印加する交流
電圧のピーク値、パルス幅を制御したり、印加順序、正
電圧の値域を制御することにより、高精度で高速の閾値
の制御が可能になる。（４）あるワード線に関して閾値の調整が完了したこと
を検知して、引き続き別のワード線を選択して閾値の調
整を行うこととしたので、メモリアレイ全体にわたるメ
モリセルの閾値の調整を最適化し且つ高速化できる。し
かも、無用な電力消費を回避することもできる。（５）それ故、従来のように不揮発性メモリの閾値のば
らつきによる誤動作を解消するための特別な帰還回路や
論理回路を必要としないので、同じ記憶容量であるとす
るならば、従来よりも小型で簡素な不揮発性半導体記憶
装置を提供することができ、しかも製造コストを低減す
ることができる利点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性メモリセルの構成と交流
パルス法を説明する為の図であり、（ａ）がその不揮発
性メモリセルの構成単位を示す回路図であり、（ｂ）が
その交流パルス法の原理を示す波形図である。

【図２】本発明に係る不揮発性メモリセルの閾値電圧の
変化を説明するための波形図であり、（ａ）は浮遊ゲー
ト電圧Ｖ_FG、(b) はビット線電圧Ｖ_BL、（ｃ）は制御ゲ
ート電圧Ｖ_CGである。

【図３】本発明に係る不揮発性メモリセルの初期の閾値
と調整した閾値との関係を示す図である。

【図４】本発明に係る不揮発性メモリセルの初期の閾値
と調整した閾値との関係を示す図である。

【図５】本発明に係る不揮発性記憶装置の基本構成を示
すブロック回路図である。

【図６】本発明に係る不揮発性記憶装置の第１の実施例
であるメモリアレイの要部を示す回路図である。

【図７】本発明に係る不揮発性記憶装置の第１の実施例
の動作を説明する為の波形図であり、（ａ）はワード線
に印加される交流パルス電圧、（ｂ）は浮遊ゲートの電
位、（ｃ）はビット線の電位である。

【図８】本発明に係る不揮発性記憶装置の第１の実施例
の動作を説明する為の他の波形図であり、（ａ）はワー
ド線に印加される交流パルス電圧、（ｂ）は浮遊ゲート
の電位、（ｃ）はビット線の電位である。

【図９】本発明に係る不揮発性記憶装置の第２の実施例
であるメモリアレイの要部を示す回路図である。

【図１０】（ａ），（ｂ）はフラッシュＥＥＰＲＯＭの
閾値電圧の頻度を示し、（ｃ）はＮＡＮＤ型ＥＥＰＲＯ
Ｍの閾値電圧の頻度を示し、（ｄ）はＵＶＥＰＲＯＭの
閾値電圧の頻度を示している。

【図１１】（ａ）は従来の不揮発性メモリセルの閾値調
整方法を示す回路図、（ｂ）は従来の不揮発性メモリセ
ルの他の閾値調整方法を示す回路図である。

【符号の説明】

１メモリセル２制御ゲート３浮遊ゲート８選択トランジスタ９容量素子５１メモリアレイ５２，５２１〜５２４選択回路５３電圧源５４交流電圧発生回路５５電圧検出回路５６周辺回路５７制御回路Ｂ₁，Ｂ₂ ビット線Ｃ₁，Ｃ₂ 補助用容量素子Ｍ₁₁，Ｍ₁₂，Ｍ₂₁，Ｍ₂₂，Ｍ₃₁，Ｍ₃₂，Ｍ₄₁，Ｍ₄₂ メ
モリセルＳ₀ 接地電位線Ｓ₁〜Ｓ₃ ソース線ＳＴ₁，ＳＴ₂ ゲート選択線ＳＬ₁ ソース選択線Ｓｉ広域ソース線Ｔ_r1，Ｔ_r2 選択トランジスタＴ_rs1 ソース選択トランジスタＷ₁〜Ｗ₄ ワード線Ｚ₁〜Ｚ₄ 構造単位

Claims

(57)【特許請求の範囲】

【請求項１】浮遊ゲートと制御ゲートとを有するトラ
ンジスタを備える不揮発性メモリセルにおいて、前記トランジスタのドレイン電極又はソース電極の一方
に電気的に接続する容量素子と、前記容量素子を充電し、前記ドレイン電極又はソース電
極の一方を他方と異なる電位に設定する電位設定手段
と、前記制御ゲートに第１電位と第２電位との間を変動する
変動電位を印加する電圧発生手段とを具備し、前記電圧発生手段は、前記制御ゲートへの負電圧の印加
により、この制御ゲートと前記ソース電極又はドレイン
電極間にトンネル電流が流れ、前記制御ゲートへの正電
圧の印加により、前記ソース電極とドレイン電極との間
にチャネル電流が流れるように、正電圧のピーク値と負
のピーク値が設定されたパルス電圧を発生することを特
徴とする不揮発性メモリセル。
【請求項２】前記変動電圧は正電位と負電位との間で
変動する交流電圧であることを特徴とする請求項１に記
載の不揮発性メモリセル。
【請求項３】前記電圧発生手段は、前記正電圧を前記
負電圧よりも先に前記制御ゲートに印加することを特徴
とする請求項１に記載の不揮発性メモリセル。
【請求項４】前記パルス電圧は、正電圧のピーク値の
絶対値が負電圧のピーク値の絶対値よりも小さく設定し
たことを特徴とする請求項１に記載の不揮発性メモリセ
ル。
【請求項５】前記パルス電圧は、正電圧のパルス幅の
方が負電圧のパルス幅よりも広く設定したことを特徴と
する請求項１に記載の不揮発性メモリセル。
【請求項６】請求項１に記載の不揮発性メモリセルに
おける不揮発性メモリセルの閾値の調整方法において、前記トランジスタのドレイン電極又はソース電極の一方
を他方と異なる電位に維持する第１のステップと、前記制御ゲートに第１電位と第２電位との間を変動する
変動電圧を印加して、前記ドレイン電極の電位を低下さ
せる第２のステップとを有し、前記第１のステップは、前記ドレイン電極に電気的に接
続する容量素子に電荷を充電するステップであり、前記
第２のステップは、前記容量素子に蓄積された電荷を放
電するステップであることを特徴とする不揮発性メモリ
セルの閾値の調整方法。
【請求項７】前記第２のステップは、交流電圧の正電
圧と負電圧とを前記制御ゲートに印加するパルス電圧と
するステップであることを特徴とする請求項６記載の不
揮発性メモリセルの閾値の調整方法。
【請求項８】前記正電圧を前記負電圧よりも先に前記
制御ゲートに印加することを特徴とする請求項７に記載
の不揮発性メモリセルの閾値の調整方法。
【請求項９】前記パルス電圧は、正電圧のピーク値の
絶対値が負電圧のピーク値の絶対値よりも小さく設定し
たことを特徴とする請求項７に記載の不揮発性メモリセ
ルの閾値の調整方法。
【請求項１０】前記正電圧のパルス幅の方が負電位の
パルス幅よりも広く設定したことを特徴とする請求項７
に記載の不揮発性メモリセルの閾値の調整方法。
【請求項１１】前記不揮発性メモリセルの初期の閾値
が４Ｖ以上であることを特徴とする請求項７記載の不揮
発性メモリセルの閾値の調整方法。
【請求項１２】前記正電圧のピーク値を不揮発性メモ
リセルの初期の閾値より小さい値に設定したことを特徴
とする請求項７に記載の不揮発性メモリセルの閾値の調
整方法。
【請求項１３】前記負電圧のピーク値が−１０Ｖ以下
であることを特徴とする請求項７に記載の不揮発性メモ
リセルの閾値の調整方法。
【請求項１４】浮遊ゲートと制御ゲートとを有するト
ランジスタを備える請求項１〜５の何れかに記載の不揮
発性メモリセルの閾値の調整方法において、前記トランジスタのドレイン又はソースにうち一方の電
極を他方の電極と異なる電位に充電する第１のステップ
と、前記制御ゲートに正電圧と負電圧とを印加して、前記一
方の電極の電位を変化させ、その印加電圧との相関で定
まる所望値又は所望の範囲に前記不揮発性メモリセルの
閾値を収束させる第２のステップとを有し、前記第２のステップは、前記制御ゲートに負電圧を印加
することにより前記浮遊ゲートと前記トランジスタのソ
ース電極又はドレイン電極との間にトンネル電流が流
れ、前記制御ゲートに正電圧を印加することにより前記
トランジスタのソース電極とドレイン電極との間にチャ
ネル電流が流れるステップであることを特徴とする不揮
発性メモリセルの閾値の調整方法。
【請求項１５】４Ｖ以上の正電圧を前記制御ゲートに
印加する場合、前記正電圧との相関で定まる所望値又は
所望の範囲が、正電圧の７０〜８０％の値又は範囲であ
ることを特徴する請求項１４に記載の不揮発性メモリセ
ルの閾値の調整方法。
【請求項１６】請求項１に記載の不揮発生メモリセル
における複数のトランジスタの閾値の調整方法におい
て、前記トランジスタのドレイン電極又はソース電極の一方
を他方と異なる電位に充電する第１のステップと、前記制御ゲートに正電圧を印加して、前記正電圧との相
関で定まる値以下の閾値を有するトランジスタを導通す
る第２のステップと、前記正電圧との相関で定まる値より大きな閾値を有する
トランジスタの制御ゲートに負電圧を印加して、当該ト
ランジスタの閾値を低下させる第３のステップとを有
し、前記複数のトランジスタのすべての閾値が前記正電圧と
の相関で定まる所望値又は所望の範囲に収束する迄、前
記第２のステップ及び第３のステップを交互に繰り返す
手段を備えることを特徴とする複数のトランジスタの閾
値の調整方法。
【請求項１７】請求項１に記載の不揮発生メモリセル
における複数のトランジスタの閾値の調整方法におい
て、前記複数のトランジスタの閾値を高い値に設定する第１
のステップと、前記複数のトランジスタのうち特定のトランジスタのド
レイン電極又はソース電極の一方を他方と異なる電位に
充電する第２のステップと、前記特定のトランジスタの制御ゲートに第１電位と第２
電位との間で変動する変動電圧を印加して、この特定の
トランジスタの閾値を低い値に設定する第３のステップ
と、を有することを特徴とする複数のトランジスタの閾値の
調整方法。
【請求項１８】浮遊ゲートと制御ゲートとを有するト
ランジスタを備える不揮発性メモリセルと、前記トランジスタの制御ゲートの複数が共通に電気的に
接続するワード線と、前記トランジスタのドレイン電極
又はソース電極の一方の複数が共通に電気的に接続する
ビット線と、前記ビット線に接続する容量素子と、前記トランジスタのドレイン電極又はソース電極の一方
を他方と異なる電位に設定する電位設定手段と、第１電圧と第２電圧の成分を有する変動電圧を前記ワー
ド線に印加する電圧発生手段とを有し、前記電圧発生手段は、前記制御ゲートへの負電圧の印加
により、この制御ゲートと前記ソース電極またはドレイ
ン電極間にトンネル電流が流れ、前記制御ゲートへの正
電圧の印加により、前記ソース電極とドレイン電極との
間にチャネル電流が流れるように、正電圧のピーク値と
負のピーク値が設定されたパルス電圧を発生することを
特徴とする不揮発性記憶装置。
【請求項１９】請求項１８に記載の不揮発性記憶装置
の動作方法であって、前記ビット線の電位の低下に応じて、前記ワード線への
交流電圧の印加を停止することを特徴とする不揮発性記
憶装置の動作方法。
【請求項２０】請求項１８に記載の不揮発性記憶装置
の動作方法であって、前記変動電圧は正電圧と負電圧の成分を有する交流電圧
であり、前記ビット線の電位の低下に応じて、前記負電
圧のピーク値の絶対値が増加する交流電圧を発生するこ
とを特徴とする不揮発性記憶装置の動作方法。