JPH0629495A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JPH0629495A JPH0629495A JP4020495A JP2049592A JPH0629495A JP H0629495 A JPH0629495 A JP H0629495A JP 4020495 A JP4020495 A JP 4020495A JP 2049592 A JP2049592 A JP 2049592A JP H0629495 A JPH0629495 A JP H0629495A
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- polysilicon
- gate electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 セル特性を均一化しつつ敷詰め型のフラット
セル構造を達成でき集積度を向上できるものを、ＥＰＲ
ＯＭ，ＥＥＰＲＯＭに対し同一プロセスで実現する。 【構成】 Ｎ+ 拡散層４をポリシリコン３により自己整
合的に形成し、ポリシリコン６をパターニングする。そ
の後、ポリシリコン６をマスクにして第１メモリセルを
形成する際、凹部となる第２メモリセルのチャネル領域
をポリシリコン３で埋め、ポリシリコン１０をパターニ
ングし、第２メモリセルを形成する。
セル構造を達成でき集積度を向上できるものを、ＥＰＲ
ＯＭ，ＥＥＰＲＯＭに対し同一プロセスで実現する。 【構成】 Ｎ+ 拡散層４をポリシリコン３により自己整
合的に形成し、ポリシリコン６をパターニングする。そ
の後、ポリシリコン６をマスクにして第１メモリセルを
形成する際、凹部となる第２メモリセルのチャネル領域
をポリシリコン３で埋め、ポリシリコン１０をパターニ
ングし、第２メモリセルを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、フラットセル型のＥＰＲＯＭ，Ｅ
ＥＰＲＯＭセルにおいて、メモリ領域を敷き詰め型にす
ることによって高集積化の実現を図ったものの改良に関
するものである。
造方法に関し、特に、フラットセル型のＥＰＲＯＭ，Ｅ
ＥＰＲＯＭセルにおいて、メモリ領域を敷き詰め型にす
ることによって高集積化の実現を図ったものの改良に関
するものである。
【０００２】
【従来の技術】図４に従来型のフラットセル型ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭの構成を示す。図において、１はＳｉ
基板、４はこのＳｉ基板１の表面領域に、相互に平行に
なるように形成されたＮ+ 拡散層、２はこのＮ+ 拡散層
が形成された表面平坦なＳｉ基板１上に形成されたゲー
ト酸化膜、３はその両端部が相互に隣接するＮ+ 拡散層
４上にかかるようにゲート酸化膜２上に形成された第１
層目ポリシリコン、５はこの１層目ポリシリコン３の上
面およびＮ+ 拡散層４の長手方向に沿う方向の両側壁に
形成された層間膜、６はこの層間膜５およびＮ+ 拡散層
４上のゲート酸化膜上をＮ+ 拡散層４の長手方向と直交
する方向に形成された第２層目ポリシリコンである。
Ｍ，ＥＥＰＲＯＭの構成を示す。図において、１はＳｉ
基板、４はこのＳｉ基板１の表面領域に、相互に平行に
なるように形成されたＮ+ 拡散層、２はこのＮ+ 拡散層
が形成された表面平坦なＳｉ基板１上に形成されたゲー
ト酸化膜、３はその両端部が相互に隣接するＮ+ 拡散層
４上にかかるようにゲート酸化膜２上に形成された第１
層目ポリシリコン、５はこの１層目ポリシリコン３の上
面およびＮ+ 拡散層４の長手方向に沿う方向の両側壁に
形成された層間膜、６はこの層間膜５およびＮ+ 拡散層
４上のゲート酸化膜上をＮ+ 拡散層４の長手方向と直交
する方向に形成された第２層目ポリシリコンである。
【０００３】図５は図４の装置のメモリセルのレイアウ
トを示し、４はビットラインとなるＮ+ 拡散層、６はワ
ードラインとなる第２層目ポリシリコン、７は１つのメ
モリセルである。
トを示し、４はビットラインとなるＮ+ 拡散層、６はワ
ードラインとなる第２層目ポリシリコン、７は１つのメ
モリセルである。
【０００４】また、図６は従来のフラット型敷き詰めセ
ルの構造を示す図であり、６は第１コントロールゲート
となる第２層目ポリシリコン、１０は第２コントロール
ゲートとなる第４層目ポリシリコンである。
ルの構造を示す図であり、６は第１コントロールゲート
となる第２層目ポリシリコン、１０は第２コントロール
ゲートとなる第４層目ポリシリコンである。
【０００５】図４に示された従来装置は、Ｓｉ基板１に
薄い酸化膜（ゲート酸化膜）２を形成し、その後、メモ
リセルのフローティングゲートとなるべき第１層目ポリ
シリコン３をデポし、層間膜５を形成したのち、これを
くし型にパターニングする。このあと、この第１層目の
ポリシリコンに対して自己整合的に、メモリのビットラ
インとなるべきＮ+ 拡散層を形成したのち、メモリのコ
ントロールゲートとなる２層目のポリシリコン６をデポ
しパターニングする。このとき、２層目のポリシリコン
をマスクとして、１層目のポリシリコンをエッチングす
ることにより、そのメモリセルが形成される。
薄い酸化膜（ゲート酸化膜）２を形成し、その後、メモ
リセルのフローティングゲートとなるべき第１層目ポリ
シリコン３をデポし、層間膜５を形成したのち、これを
くし型にパターニングする。このあと、この第１層目の
ポリシリコンに対して自己整合的に、メモリのビットラ
インとなるべきＮ+ 拡散層を形成したのち、メモリのコ
ントロールゲートとなる２層目のポリシリコン６をデポ
しパターニングする。このとき、２層目のポリシリコン
をマスクとして、１層目のポリシリコンをエッチングす
ることにより、そのメモリセルが形成される。
【０００６】
【発明が解決しようとする課題】従来のフラットセル形
の半導体装置は以上のように構成されており、各トラン
ジスタ間に分離用の厚い酸化膜が存在しないため、通常
のＥＰＲＯＭ，ＥＥＰＲＯＭに比し、高い集積度が達成
されている。
の半導体装置は以上のように構成されており、各トラン
ジスタ間に分離用の厚い酸化膜が存在しないため、通常
のＥＰＲＯＭ，ＥＥＰＲＯＭに比し、高い集積度が達成
されている。
【０００７】しかしながら、この従来の装置では、 (1) 通常は図４のようにメモリトランジスタ間に分離の
ための隙間がある。 (2) そこで、この隙間を埋めて集積度を向上すべく敷き
詰め型のメモリ構造をとる場合、図６に示すように、図
４のメモリセル−メモリセル間にその間隙を埋める型で
メモリトランジスタを形成し、かつ第２のフローティン
グゲート８，第２のコントロールゲート１０が第１のコ
ントロールゲート６及びＮ+ 拡散層４とパターニング時
のアライメントずれを考慮して、Ｎ+ 拡散層４及び第１
のコントロールゲート電極６に対してオーバーラップさ
せる必要がある（１０１，１０２）。このため、メモリ
セルサイズが従来のものに比較して大きくなるという欠
点があり、メモリセル間の寄生容量が増大する。また、
フローティングゲートの面積及びカップリング係数が第
１のメモリセルと第２のメモリセルの間で大きく異なる
ため、プログラミング（書込，消去）の特性が大きく異
なる。さらに、１セル当たりの面積が増大する、等の問
題がある。
ための隙間がある。 (2) そこで、この隙間を埋めて集積度を向上すべく敷き
詰め型のメモリ構造をとる場合、図６に示すように、図
４のメモリセル−メモリセル間にその間隙を埋める型で
メモリトランジスタを形成し、かつ第２のフローティン
グゲート８，第２のコントロールゲート１０が第１のコ
ントロールゲート６及びＮ+ 拡散層４とパターニング時
のアライメントずれを考慮して、Ｎ+ 拡散層４及び第１
のコントロールゲート電極６に対してオーバーラップさ
せる必要がある（１０１，１０２）。このため、メモリ
セルサイズが従来のものに比較して大きくなるという欠
点があり、メモリセル間の寄生容量が増大する。また、
フローティングゲートの面積及びカップリング係数が第
１のメモリセルと第２のメモリセルの間で大きく異なる
ため、プログラミング（書込，消去）の特性が大きく異
なる。さらに、１セル当たりの面積が増大する、等の問
題がある。
【０００８】この発明は、上記のような従来のものの問
題点を解決するためになされたもので、従来のものに比
し１メモリセルの集積度を約２倍にすることができる、
高集積な敷き詰め型のメモリセル（ＥＰＲＯＭ，ＥＥＰ
ＲＯＭ）が得られる半導体装置及びその製造方法を提供
することを目的とする。
題点を解決するためになされたもので、従来のものに比
し１メモリセルの集積度を約２倍にすることができる、
高集積な敷き詰め型のメモリセル（ＥＰＲＯＭ，ＥＥＰ
ＲＯＭ）が得られる半導体装置及びその製造方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、フラットセル型の電気的書込みが可能な不揮発性
メモリセルのゲート電極を形成する際に、４層ポリシリ
コン構成とし、メモリセルのＮ+ 拡散層の間の半導体基
板上にその長手方向に繰り返し配設された第１のメモリ
セルのフローティングゲートと、この第１メモリセルの
フローティングゲートとＮ+ 拡散層の長手方向に沿って
半導体基板上に形成された絶縁膜によって形成される凹
部に埋め込まれた第２メモリセルのフローティングゲー
トと、第１メモリセルのフローティングゲートおよび上
記絶縁膜上にＮ+ 拡散層の長手方向と直交する方向に形
成された第１メモリセルのコントロールゲートと、第２
メモリセルのフローティングゲートおよび上記絶縁膜上
にＮ+ 拡散層の長手方向と直交する方向に形成された第
２メモリセルのフローティングゲートとを備えるように
したものである。
置は、フラットセル型の電気的書込みが可能な不揮発性
メモリセルのゲート電極を形成する際に、４層ポリシリ
コン構成とし、メモリセルのＮ+ 拡散層の間の半導体基
板上にその長手方向に繰り返し配設された第１のメモリ
セルのフローティングゲートと、この第１メモリセルの
フローティングゲートとＮ+ 拡散層の長手方向に沿って
半導体基板上に形成された絶縁膜によって形成される凹
部に埋め込まれた第２メモリセルのフローティングゲー
トと、第１メモリセルのフローティングゲートおよび上
記絶縁膜上にＮ+ 拡散層の長手方向と直交する方向に形
成された第１メモリセルのコントロールゲートと、第２
メモリセルのフローティングゲートおよび上記絶縁膜上
にＮ+ 拡散層の長手方向と直交する方向に形成された第
２メモリセルのフローティングゲートとを備えるように
したものである。
【００１０】また、この発明に係る半導体装置の製造方
法は、メモリセルのＮ+ 拡散層（ビットライン）を１層
目のポリシリコンを用いて自己整合的に形成し、このあ
と１層目ポリシリコンの溝を酸化膜で埋め、次に２層目
のポリシリコンをデポしパターニングし、メモリセルの
コントロールゲートを形成する。この際に１層目のポリ
シリコンも、２層目ポリシリコンをマスクにしてエッチ
ングし、第１のメモリセルを形成する。このとき、第２
メモリセルのチャネル領域のみが凹んだ形状となるの
で、ここに３層めのポリシリコンをデポし、エッチバッ
ク法等を用いてこの凹み部分をポリシリコンで埋め、第
２メモリセルのフローティングゲートとする。このあと
４層目のポリシリコンをデポ，パターニングし、第２メ
モリセルを形成するようにしたものである。
法は、メモリセルのＮ+ 拡散層（ビットライン）を１層
目のポリシリコンを用いて自己整合的に形成し、このあ
と１層目ポリシリコンの溝を酸化膜で埋め、次に２層目
のポリシリコンをデポしパターニングし、メモリセルの
コントロールゲートを形成する。この際に１層目のポリ
シリコンも、２層目ポリシリコンをマスクにしてエッチ
ングし、第１のメモリセルを形成する。このとき、第２
メモリセルのチャネル領域のみが凹んだ形状となるの
で、ここに３層めのポリシリコンをデポし、エッチバッ
ク法等を用いてこの凹み部分をポリシリコンで埋め、第
２メモリセルのフローティングゲートとする。このあと
４層目のポリシリコンをデポ，パターニングし、第２メ
モリセルを形成するようにしたものである。
【００１１】
【作用】本発明においては、第２メモリセルのチャネル
領域のみが凹んだ形状となり、この凹み部分をポリシリ
コンで埋めることにより第２メモリセルのフローティン
グゲートを形成するので、フラット型のＥＰＲＯＭ，Ｅ
ＥＰＲＯＭセルにおいて、敷き詰め型のセル構造が実現
でき、フローティングゲートの面積及びカップリング係
数が第１のメモリセルと第２のメモリセルの間で異なる
ことがなくなる。
領域のみが凹んだ形状となり、この凹み部分をポリシリ
コンで埋めることにより第２メモリセルのフローティン
グゲートを形成するので、フラット型のＥＰＲＯＭ，Ｅ
ＥＰＲＯＭセルにおいて、敷き詰め型のセル構造が実現
でき、フローティングゲートの面積及びカップリング係
数が第１のメモリセルと第２のメモリセルの間で異なる
ことがなくなる。
【００１２】また、本発明においては、３層目のポリシ
リコンで構成される第２メモルセルのフローティングゲ
ートが、メモリセルのＮ+ 拡散層（ビットライン）及び
第１のメモリセルのフローティングゲートあるいはコン
トロールゲートに対して自己整合的に形成できるので、
ＥＰＲＯＭ，ＥＥＰＲＯＭセルの高集積化を同一のプロ
セスで実現できる。
リコンで構成される第２メモルセルのフローティングゲ
ートが、メモリセルのＮ+ 拡散層（ビットライン）及び
第１のメモリセルのフローティングゲートあるいはコン
トロールゲートに対して自己整合的に形成できるので、
ＥＰＲＯＭ，ＥＥＰＲＯＭセルの高集積化を同一のプロ
セスで実現できる。
【００１３】
【実施例】以下、この発明の実施例を図について説明す
る。図１は本発明の一実施例による半導体装置の構成を
示す。図１において、１はＳｉ基板、４はこのＳｉ基板
の表面領域に相互に平行になるように形成されたＮ+ 拡
散層、３はＮ+ 拡散層４の間に相当するＳｉ基板１上に
所定間隔をおいて形成された、１層目ポリシリコン、８
はこの１層目ポリシリコン３同士の間に形成された３層
目ポリシリコン、１１はＮ+ 拡散層４上にその長手方向
に沿って形成された絶縁膜、６は１層目ポリシリコン３
および絶縁膜１１上にＮ+ 拡散層４の長手方向と直交す
る方向に形成された２層目ポリシリコン、１０は３層目
ポリシリコン８および絶縁膜１１上にＮ+ 拡散層４の長
手方向と直交する方向に形成された４層目ポリシリコン
である。
る。図１は本発明の一実施例による半導体装置の構成を
示す。図１において、１はＳｉ基板、４はこのＳｉ基板
の表面領域に相互に平行になるように形成されたＮ+ 拡
散層、３はＮ+ 拡散層４の間に相当するＳｉ基板１上に
所定間隔をおいて形成された、１層目ポリシリコン、８
はこの１層目ポリシリコン３同士の間に形成された３層
目ポリシリコン、１１はＮ+ 拡散層４上にその長手方向
に沿って形成された絶縁膜、６は１層目ポリシリコン３
および絶縁膜１１上にＮ+ 拡散層４の長手方向と直交す
る方向に形成された２層目ポリシリコン、１０は３層目
ポリシリコン８および絶縁膜１１上にＮ+ 拡散層４の長
手方向と直交する方向に形成された４層目ポリシリコン
である。
【００１４】次に、この実施例の製造方法を図２，図３
に示すＬＳＩのフローに基づいて説明する。
に示すＬＳＩのフローに基づいて説明する。
【００１５】最初に、通常のＣＭＯＳあるいはＮＭＯＳ
プロセス工程をへて、トランジスタのゲートとなる薄い
酸化膜２をＳｉ基板１上に形成する。その膜厚は８０〜
３００オングストロームである（図２(a) ，図３(a)
）。
プロセス工程をへて、トランジスタのゲートとなる薄い
酸化膜２をＳｉ基板１上に形成する。その膜厚は８０〜
３００オングストロームである（図２(a) ，図３(a)
）。
【００１６】次に第１のメモリセルのフローティングゲ
ートとなるべき１層目のポリシリコン３をＣＶＤ法を用
いて２０００〜４０００オングストローム厚にデポし、
イオン注入法等で不純物を導入する。このあとこのポリ
シリコン３表面を酸化し、窒化膜テポを行って絶縁膜５
を形成し、このポリシリコンをパターニングする（図２
(b) ，図３(b) ）。
ートとなるべき１層目のポリシリコン３をＣＶＤ法を用
いて２０００〜４０００オングストローム厚にデポし、
イオン注入法等で不純物を導入する。このあとこのポリ
シリコン３表面を酸化し、窒化膜テポを行って絶縁膜５
を形成し、このポリシリコンをパターニングする（図２
(b) ，図３(b) ）。
【００１７】次に、１層目のポリシリコン３に対してセ
ルフアラインでメモリセルのビットラインとなるべきＮ
+ 拡散層４を形成する。なお、このとき１層目ポリシリ
コン３の側壁に絶縁膜のサイドウォールを先に形成して
おいてもよい（図２(c) ，図３(c) ）。
ルフアラインでメモリセルのビットラインとなるべきＮ
+ 拡散層４を形成する。なお、このとき１層目ポリシリ
コン３の側壁に絶縁膜のサイドウォールを先に形成して
おいてもよい（図２(c) ，図３(c) ）。
【００１８】次に、ＣＶＤ法等により酸化膜を５０００
オングストローム前後にデポし、ＳＯＧ＋エッチバック
等によりデポ酸化膜１１をビットライン上に残す（図２
(d)，図３(d) ）。
オングストローム前後にデポし、ＳＯＧ＋エッチバック
等によりデポ酸化膜１１をビットライン上に残す（図２
(d)，図３(d) ）。
【００１９】次に、第１メモリセルのコントロールゲー
トとなるべき３層目ポリシリコン６をＣＶＤ法により２
０００〜４０００オングストローム厚にデポし、不純物
を導入したのち、パターニングを行い、第１メモリセル
を形成する。このとき１層目のポリシリコン３及びその
上の絶縁膜５を、２層目のポリシリコン６をマスクとし
てエッチングする（図２(e) ，図２(f) 図３(e) ）。
トとなるべき３層目ポリシリコン６をＣＶＤ法により２
０００〜４０００オングストローム厚にデポし、不純物
を導入したのち、パターニングを行い、第１メモリセル
を形成する。このとき１層目のポリシリコン３及びその
上の絶縁膜５を、２層目のポリシリコン６をマスクとし
てエッチングする（図２(e) ，図２(f) 図３(e) ）。
【００２０】次に、熱酸化法により１層目，２層目のポ
リシリコン３，６の露出部分に酸化膜７を形成する。こ
のあと、３層目のポリシリコンをデポし、エッチバック
法等を用いて第２のメモリセルのチャネル領域のみにポ
リシリコン８を残す。このときＮ+ 拡散上にはＣＶＤ法
等による厚い絶縁膜が形成されているので、３層目のポ
リシリコン８はチャネル領域にのみセルフアラインで残
すことが可能である。このあと３層目のポリシリコンを
酸化し、窒化膜をデポして絶縁膜９を形成する（図２
(f) ，図３(g) ）。
リシリコン３，６の露出部分に酸化膜７を形成する。こ
のあと、３層目のポリシリコンをデポし、エッチバック
法等を用いて第２のメモリセルのチャネル領域のみにポ
リシリコン８を残す。このときＮ+ 拡散上にはＣＶＤ法
等による厚い絶縁膜が形成されているので、３層目のポ
リシリコン８はチャネル領域にのみセルフアラインで残
すことが可能である。このあと３層目のポリシリコンを
酸化し、窒化膜をデポして絶縁膜９を形成する（図２
(f) ，図３(g) ）。
【００２１】次に、第２のメモリセルのコントロールゲ
ートとなるべき４層目のポリシリコン１０をデポしパタ
ーニングして、第２メモリセルを形成する。このあと熱
酸化によりポリシリコンの露出部分を酸化膜で覆う（図
２(g) ，図３(h) ）。
ートとなるべき４層目のポリシリコン１０をデポしパタ
ーニングして、第２メモリセルを形成する。このあと熱
酸化によりポリシリコンの露出部分を酸化膜で覆う（図
２(g) ，図３(h) ）。
【００２２】このあとは通常のＣＭＯＳあるいはＮＭＯ
Ｓプロセスと同様に絶縁膜をデポし、コンタクト工程，
メタル工程へ進める。
Ｓプロセスと同様に絶縁膜をデポし、コンタクト工程，
メタル工程へ進める。
【００２３】このように、上記実施例によれば、フラッ
ト型のＥＰＲＯＭ，ＥＥＰＲＯＭセルにおいて、敷き詰
め型のセル構造が実現でき集積度の向上が可能であると
ともに、第１メモリセル，第２メモリセルともにトラン
ジスタサイズ，カップリング係数を同程度に実現するこ
とが可能なため、プログラミング特性（書込，消去）を
均一化することができる。
ト型のＥＰＲＯＭ，ＥＥＰＲＯＭセルにおいて、敷き詰
め型のセル構造が実現でき集積度の向上が可能であると
ともに、第１メモリセル，第２メモリセルともにトラン
ジスタサイズ，カップリング係数を同程度に実現するこ
とが可能なため、プログラミング特性（書込，消去）を
均一化することができる。
【００２４】また、上記実施例は ４層ポリシリコン構
造でメモリセルを形成するプロセスであるが、第１メモ
リセルと第２メモリセルともにフローティングゲートの
構成がＮ+ 拡散層（ビットライン）及び第１メモリセル
のコントロールゲートに対してセルフアラインで形成さ
れるので、図６に示すような通常の４層ポリ構造の敷き
詰め型のセルよりも集積度が向上する。
造でメモリセルを形成するプロセスであるが、第１メモ
リセルと第２メモリセルともにフローティングゲートの
構成がＮ+ 拡散層（ビットライン）及び第１メモリセル
のコントロールゲートに対してセルフアラインで形成さ
れるので、図６に示すような通常の４層ポリ構造の敷き
詰め型のセルよりも集積度が向上する。
【００２５】
【発明の効果】以上のように、本発明に係る半導体装置
によれば、フラット型のＥＰＲＯＭ，ＥＥＰＲＯＭセル
において、第１メモリセルの第１ゲート電極に対し第２
メモリセルの第１のゲート電極と第２メモリセルの第２
の第２のゲート電極とをオーバーラップさせることなく
敷き詰め型のセル構造を実現するようにしたので、集積
度の向上を図りつつ、第１メモリセルと第２メモリセル
とのプログラミング特性の均一化が可能となる。
によれば、フラット型のＥＰＲＯＭ，ＥＥＰＲＯＭセル
において、第１メモリセルの第１ゲート電極に対し第２
メモリセルの第１のゲート電極と第２メモリセルの第２
の第２のゲート電極とをオーバーラップさせることなく
敷き詰め型のセル構造を実現するようにしたので、集積
度の向上を図りつつ、第１メモリセルと第２メモリセル
とのプログラミング特性の均一化が可能となる。
【００２６】また、本発明に係る半導体装置の製造方法
によれば、拡散層及び第２メモリセルの第１のゲート電
極がそれぞれ第１メモリセルの第１のゲート電極及び第
１メモリセルの第２ゲート電極に対してセルフアライン
で形成されるので、従来の通常の４層ポリ構造の敷き詰
め型のセルに比し集積度を向上できるものが、ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭセルに対し同一のプロセスによって実
現できる。
によれば、拡散層及び第２メモリセルの第１のゲート電
極がそれぞれ第１メモリセルの第１のゲート電極及び第
１メモリセルの第２ゲート電極に対してセルフアライン
で形成されるので、従来の通常の４層ポリ構造の敷き詰
め型のセルに比し集積度を向上できるものが、ＥＰＲＯ
Ｍ，ＥＥＰＲＯＭセルに対し同一のプロセスによって実
現できる。
【図１】本発明の一実施例による半導体装置のセルの３
次元的な構成を示す図である。
次元的な構成を示す図である。
【図２】本発明の一実施例による半導体装置のフラット
型敷き詰めセルのプロセスステップごとの断面およびそ
のレイアウトを示す図である。
型敷き詰めセルのプロセスステップごとの断面およびそ
のレイアウトを示す図である。
【図３】本発明の一実施例による半導体装置のフラット
型敷き詰めセルのプロセスステップごとの断面およびそ
のレイアウトを示す図である。
型敷き詰めセルのプロセスステップごとの断面およびそ
のレイアウトを示す図である。
【図４】従来型のフラット型ＥＰＲＯＭ，ＥＥＰＲＯＭ
の３次元的な構成を示す図である。
の３次元的な構成を示す図である。
【図５】従来型のフラット型セルのレイアウトを示す図
である。
である。
【図６】従来型のフラット型敷き詰めセル構造を示す図
である。
である。
１ Ｓｉ基板 ４ Ｎ+ 拡散層 ６ ２層目ポリシリコン ８ ３層目ポリシリコン １０ ４層目ポリシリコン
Claims (2)
- 【請求項１】 半導体基板の表面に相互に平行に形成さ
れた第１導電形の不純物拡散層と、 該第１導電形の不純物拡散層の間に相当する半導体基板
上に該不純物拡散層の長手方向に沿って繰り返し配設さ
れた第１メモリセルの第１のゲート電極および第２メモ
リセルの第１のゲート電極と、 上記第１メモリセルの第１のゲート電極上に上記第１導
電形の不純物拡散層の長手方向と直交する方向に相互に
平行に形成された第１メモリセルの第２のゲート電極
と、 上記第２メモリセルの第１のゲート電極上に上記第１導
電形の不純物拡散層の長手方向と直交する方向に相互に
平行に形成された第２メモリセルの第２のゲート電極と
を備えたことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、メモリセルの拡散層を
第１メモリセルの第１のゲート電極となるべき層を用い
て自己整合的に形成する工程と、 上記拡散層の長手方向と直交する方向に第１メモリセル
の第２のゲート電極を形成し、この第２のゲート電極を
マスクにして上記第１のゲート電極となるべき層をパタ
ーニングし、第１メモリセルの第１のゲート電極を形成
する工程と、 上記パターニングにより形成された、第２メモリセルの
チャネル領域となるべき凹んだ領域に第２メモリセルの
第１のゲート電極を自己整合的に埋め込む工程と、 該第２メモリセルの第１のゲート電極上に第２メモリセ
ルの第２の電極を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020495A JPH0629495A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020495A JPH0629495A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及び製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629495A true JPH0629495A (ja) | 1994-02-04 |
Family
ID=12028745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020495A Pending JPH0629495A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及び製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514245A (ja) * | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
-
1992
- 1992-01-07 JP JP4020495A patent/JPH0629495A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514245A (ja) * | 2005-10-31 | 2009-04-02 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 二重層フローティングゲートを備えているｅｐｒｏｍセル |
| US9899539B2 (en) | 2005-10-31 | 2018-02-20 | Hewlett-Packard Development Company, L.P. | Modified-layer EPROM cell |
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